KR100809174B1 - 탄소막 성장에 사용되는 표면 처리 방법 - Google Patents

탄소막 성장에 사용되는 표면 처리 방법 Download PDF

Info

Publication number
KR100809174B1
KR100809174B1 KR1020027003400A KR20027003400A KR100809174B1 KR 100809174 B1 KR100809174 B1 KR 100809174B1 KR 1020027003400 A KR1020027003400 A KR 1020027003400A KR 20027003400 A KR20027003400 A KR 20027003400A KR 100809174 B1 KR100809174 B1 KR 100809174B1
Authority
KR
South Korea
Prior art keywords
substrate
carbon film
metal layer
treated
deposited
Prior art date
Application number
KR1020027003400A
Other languages
English (en)
Other versions
KR20020030823A (ko
Inventor
지히단 리 톨트
즈비 야니브
리차드 리 핑크
Original Assignee
나노-프로프리어터리, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 나노-프로프리어터리, 인크. filed Critical 나노-프로프리어터리, 인크.
Publication of KR20020030823A publication Critical patent/KR20020030823A/ko
Application granted granted Critical
Publication of KR100809174B1 publication Critical patent/KR100809174B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
    • H01J1/02—Main electrodes
    • H01J1/30—Cold cathodes, e.g. field-emissive cathode
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
    • H01J1/02—Main electrodes
    • H01J1/30—Cold cathodes, e.g. field-emissive cathode
    • H01J1/304—Field-emissive cathodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
    • H01J9/02—Manufacture of electrodes or electrode systems
    • H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
    • H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
  • Cold Cathode And The Manufacture (AREA)
  • Electrodes For Cathode-Ray Tubes (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

컴퓨터 디스플레이 내에서 활용될 수 있는 전계 방출 장치(80)를 위한 탄소 및/또는 다이아몬드 막(501)은 기판의 처리 및 막의 증착을 이용하는 공정에 의해 형성된다. 처리 단계는 핵을 형성하여 막 증착 공정을 위해 기판(101) 상에 사이트를 성장시키고 증착된 막의 전자 방출을 개선한다. 이러한 공정으로, 패턴화된 방출이 막의 후 증착 공정 없이 달성될 수 있다. 전계 방출 장치(80)는 이러한 막으로 제조될 수 있다.

Description

탄소막 성장에 사용되는 표면 처리 방법{A SURFACE TREATMENT PROCESS USED IN GROWING A CARBON FILM}
본 발명은 탄소막의 성장, 특히 처리된 기판 상에 탄소막을 성장시키는 것에 관한 것이다.
전계 방출 디스플레이 장치는 특히 랩톱(laptop) 컴퓨터와 관련하여 LCD 디스플레이에 택일적으로 비용 절감을 제공할 것으로 기대되고 있다. 또한, 전계 방출 장치는 빌보드형 디스플레이 장치와 같이, 실질적으로 다른 분야에도 응용되기 시작했다.
양호한 전계 방출 장치 또는 디스플레이를 제조하기 위한 방법 중 하나는 전력 소비 면에서 효율적이며 디스플레이 특성에 부합하여 제조하기에 비용이 저렴한 전계 방출 물질을 제조하는 것이다. 탄소 및/또는 다이아몬드 전계 방출 물질은 이러한 제약을 충족시킬 것으로 기대된다.
이러한 막을 사용하여 어드레스 가능한 매트릭스 디스플레이를 제조하는 현재 방법이 갖는 문제점 중 하나는 막을 패턴화하기 위해, 막이 증착된 후 하나 이상의 리소그라피 및 에칭 공정이 막에 적용되어야 한다는 것이다. 이러한 공정들은 막의 성능 및 방출 능력을 저하시켜, 막 방출을 부적절하게 하는 경향이 있다. 결과적으로, 제조 공정을 위해 막에서 수행되는 후 증착을 이용하지 않는 제조 기술이 요구된다.
또한, 경제적으로 바람직한 전계 방출 디스플레이를 제조하기 위해, 증착된 막의 전계 방출 특성을 강화시키는 것이 요구된다. 따라서, 탄소 및 다이아몬드와 같은 막의 방출 특성을 강화시키기 위한 기술이 요구된다.
본 발명에 의해 상기 요구사항이 해결된다. 본 발명에서 세라믹 또는 글라스와 같은 기판은 세척되고 전자-빔(e-빔) 증발 또는 티타늄(Ti)과 같은 금속의 스퍼터링에 의해 금속화된다. 종래의 포토리소그라피 및 금속 에칭에 의해 원하는 금속 피드라인(feedline) 패턴이 형성된다. 또한, 이러한 패턴은 섀도우 마스크를 통한 금속화에 의해 제조될 수 있다. 그 다음, 방출 영역 또는 픽셀이 다른 리소그라피 공정에 의해 형성된다. 이들 영역에서의 금속층은 에칭에 의해 다시 제거된다. 마스크로서 동일한 포토레지스트를 이용하여, 산성 또는 염기성 에칭과 같은 표면 처리 공정이 적용되어, 픽셀 영역에서 기판의 표면 형태 및 가능한 화학적 조성(비원소적인 물질이 사용되는 경우)이 변화한다. 그 다음, 얇은 제 2 금속층이 추가로 증착된다. 포토레지스트가 스트립되고, 처리된 픽셀 영역만이 남게 되며 얇은 금속층이 코팅된다. 마지막으로, 방출 탄소막의 얇은 층이 전체 표면상에 증착된다. 픽셀 영역은 이들 영역 상의 표면 형태가 핵 형성뿐만 아니라, 탄소막의 성장을 크게 강화시키도록 처리되기 때문에, 전자 방출이 이들 픽셀 영역에서 탄소막으로부터 조장된다. 결과적으로, 비록 탄소막이 패턴화되지 않더라도, 전계가 막에 인가될 때 픽셀 영역만이 방출된다.
활성 영역 상에 어떠한 다른 얇은 금속층도 증착되지 않는 방법이 있다; 방출 탄소막이 처리된 기판 상에 직접 증착된다. 이러한 방법은 각각의 픽셀 영역이 작은(예를 들어, 수백 마이크로미터 스퀘어 이하) 경우 적용할 수 있다.
다른 방법은 기판이 금속화되기 전에 기판에 리소그라피를 사용하거나 또는 사용하지 않고 기판 처리를 행하는 것이다. 그 다음, 임의의 패터닝을 사용하거나 또는 사용하지 않고 금속층이 기판 상에 증착된다. 그 다음, 탄소막이 증착된다. 활성 영역 및 금속화를 위한 패터닝 없이, 전체 기판 표면이 효과적으로 전자를 방출할 수 있고, 이는 라이팅(lighting) 또는 냉각 전자 소스와 같은 응용에 사용된다.
본 발명의 상세한 설명을 보다 잘 이해할 수 있도록 본 발명의 특징 및 기술적 장점을 다소 광범위하게 서술하였다. 본 발명의 추가의 특징 및 장점은 발명의 청구항을 통해 설명될 것이다.
도 1-9는 본 발명에 따른 증착 공정을 나타내는 도면.
도 10은 본 발명에 따른 흐름도.
도 11-14는 본 발명에 따라 제조된 캐소드로부터의 방출 이미지를 나타내는 도면.
도 15A 및 도 15B는 도 10에서 처리 단계(1006)로 인한 기판 표면에서의 차이를 나타내는 도면.
도 16은 본 발명에 따른 전계 방출기로 제조된 표시 장치를 이용하는 데이터 처리 시스템을 나타내는 도면.
도 17은 본 발명에 따른 막으로 제조된 전계 방출 장치를 나타내는 도면.
이하 설명에서, 다수의 상세한 설명은 본 발명의 이해를 돕기 위한 것이다. 그러나 본 발명은 이러한 상세한 설명 없이 실시될 수 있음을 당업자는 알 것이다. 다른 예로서, 불필요한 설명으로 본 발명이 불명료해지지 않도록 공지된 회로는 회로도에 도시된다. 대부분, 상세한 설명은 본 발명의 완벽한 이해를 위해 필요한 것이 아니기 때문에 시간상 상세한 설명에서는 생략되며, 관련기술의 당업자는 이를 이해할 것이다.
도면을 참조로, 설명되는 부재는 일정비율로 반드시 도시된 것은 아니며 동일 또는 유사한 부재는 몇 개의 도면에 걸쳐 동일한 참조 부호로 도시된다.
도 1-10을 참조로, 본 발명에 따른 전계 방출 장치를 위한 막을 제조하는 공정이 도시된다. 단계(1001)에서, 글라스, 세라믹 또는 다른 임의의 적절한 물질로 구성될 수 있는 기판(101)이 세척되고 전자빔(e-빔) 증발 또는 스퍼터링에 의해 티타늄(Ti)과 같은 금속(102)으로 코팅된다(도 1 참조). 그러나 기판(101) 상에 금속층(102)을 증착하는 어떠한 공정이라도 사용될 수 있다는 것을 주목해야 한다.
다음, 단계(1002)에서, 금속층(102)은 포토리소그라피를 사용하여 원하는 방식으로 패턴화된다. 포토레지스트층(201)이 금속층(102) 상에 증착되고(도 2 참조) 공지된 기술을 사용하여 패턴화된다(도 2, 3A 및 3B 참조). 패턴은 포토레지스트막으로 현상된 스트립 어레이일 수 있다. 그러나 어떠한 패턴 디자인이라도 사용될 수 있다는 것을 주목해야 한다.
이러한 패턴은 섀도우 마스크를 통해 금속화 공정(금속 라인의 증착)에서 선택적으로 제조될 수 있다(단계(1003)).
방출 영역, 또는 픽셀이 다른 리소그라피 공정에 의해 형성된다. 도 4에서, 포토레지스트(201)가 패턴으로 현상된다(단계(1004)). 포토레지스트 윈도우로 커버되지 않은 금속층은 도 5A 및 도 5B에 도시된 것처럼 에칭 단계에 의해 제거된다(단계(1005)).
다음, 마스크로서 동일한 포토레지스트(201)를 사용하는 단계(1006)에서, 산성 또는 염기성 에칭과 같은 표면 처리 공정이 적용되어, 픽셀 영역의 기판(101)의 표면 형태 및 화학적 조성(어떠한 비원소적 물질이 사용되는 경우)이 변한다. 이는 도 6A 및 도 6B에 도시된 것처럼 처리된 기판 표면(301)을 형성한다.
처리 후에 표면이 러프해진다. 상기 설명된 것처럼, 산성 및 염기성에 의한 표면 처리는 형태의 변화뿐만 아니라 기판 표면의 화학적 조성을 변화시킨다. 예를 들어, 어떤 처리는 수소 또는 불소 원자와의 결합으로 완성된 기판의 표면을 형성하게 된다. 기판이 상이한 물질의 조성을 갖는 경우, 처리는 기판의 벌크 물질보다 상이한 조성을 갖는 표면을 형성하게 된다. 왜냐하면, CVD 성장 공정은 종종 기판 표면과의 화학 반응을 수반하기 때문에, 기판 표면의 화학적 조성을 변화시키는 처리는 처리되지 않은 표면보다 바람직하게 방출막 성장을 개시하는 표면을 형성한다.
다음 단계(1007)에서, 도 7에 도시된 것처럼 처리된 활성 영역(301)과 포토레지스트(201)의 상부에 얇은 금속층(401)을 증착하는 선택적 단계가 수행된다. 단계(1008)에서, 포토레지스트(201)와 그 위의 얇은 금속층(401)이 스트립되어, 도 8A 및 도 8B에 도시된 것처럼, 위에 얇은 금속 코팅(401)을 갖는 처리된 픽셀 영역만이 남게 된다. 다음 단계(1009)에서, 방출 탄소막(501)의 얇은 층이 도 9A 및 도 9B에 도시된 것처럼 얇은 금속층(401), 금속 라인(102) 및 기판(101)의 표면 전체에 증착된다. 픽셀 영역은 이들 영역 상에 표면 형태 또는 화학적 조성이 핵 형성 및 탄소막의 성장을 크게 강화시키도록 처리되기 때문에 탄소막으로부터 전자 방출이 크게 개선된다. 비록 탄소막이 패턴화되지 않더라도 막(501)에 전계가 인가되는 경우, 픽셀 영역(301)만이 방출된다.
단계(1009)의 증착 공정은 핫-필라멘트 공정과 같은 다른 활성화 수단에 의해 보조되는 화학적 기상 증착 공정을 사용하여 수행된다.
설명된 것처럼, 이러한 공정의 장점은 리소그라피 또는 에칭 단계와 같은 마이크로일렉트로닉 형태의 공정이 탄소층의 증착에 이어 수행될 필요가 없어, 탄소층이 이러한 공정을 수행하지 않는다는 것이다. 이는 막의 방출을 보다 개선하며 방출막에 대한 손상을 방지한다.
선택적인 실시예는 단계(1007)를 수행하지 않는다. 대신에, 방출 탄소막(501)이 처리된 기판(301) 상에 직접 증착된다.
또 다른 실시예에서, 금속화되기 전에 표면에 리소그라피에 의해 또는 리소그라피 없이 표면 처리(1006)가 적용된다. 그 다음, 금속층이 임의의 패터닝을 사용하여 또는 사용하지 않고 표면상에 증착된다. 그 다음, 마지막으로 탄소막(501)이 증착된다.
다음에, 도 17을 참조로, 도 10에 도시된 공정으로 형성된 막으로 구성된 전계 방출 장치(80)가 도시된다. 장치(80)는 도 16을 참조로 이하 설명되는 디스플레이(938)와 같은 디스플레이 장치 내의 픽셀로서 이용될 수 있다.
또한, 장치(80)는 애노드(84)를 포함하며, 이는 공지된 임의의 구조를 포함한다. 상부에 도전성 스트립(806)이 증착된 기판(805)을 포함하는 애노드(84)가 도시된다. 다음, 인(phosphor)층(807)이 도전성 막(806) 위에 위치된다. 전계를 형성하기 위해 도시된 것처럼 애노드(84)와 캐소드(82) 사이에 전위(V+)가 인가되며 전자가 막(501)으로부터 인층(807)을 향하게 하여, 글라스 기판(805)을 통하는 광자의 형성을 일으킨다. 주목할 것은 다른 실시예는 막(501)과 기판(101) 사이에 증착되는 전도성층을 포함할 수 있다는 것이다. 또 다른 실시예는 1개 이상의 게이트 전극(도시되지 않음)을 포함할 수 있다.
애노드(84)와 캐소드(82) 사이의 갭은 0.75밀리미터(750 미크론)일 수 있다.
다음에, 도 11-13을 참조로, 상이하게 인가된 전압을 갖는 장치(80)로부터 광자 방출의 실제 이미지를 나타내며, 애노드(84)와 캐소드(82) 사이에는 상이한 전계가 인가된다. 도 11-13에서의 이미지는 10 마이크로초 펄스 폭을 갖는 1000Hz 주파수에서의 펄스 전압을 인가함으로써 취해진다. 애노드와 캐소드 사이의 갭은 0.75 mm이다. 도 11에서, 피크 방출 전류는 4mA로 3230 볼트의 인가된 전압을 갖는다. 도 12에서, 피크 방출 전류는 4mA로 4990 볼트의 인가된 전압을 갖는다. 도 13에서, 피크 방출 전류는 20mA로 3270 볼트의 인가된 전압을 갖는다. 앞서 도시된 것처럼, 캐소드(82)로부터의 전자가 인(807)을 가격하는 영역에서만 인 스크린(84)에서 광이 발생한다. 도 11-13에서는 처리 공정을 수행한 기판(101) 영역이 전자 방출이 발생하는 곳으로부터의 영역임을 나타낸다.
도 14는 애노드(84)와 캐소드(82)의 갭이 상당히 작고(43 마이크론) 보다 높은 해상도 이미지가 제공된 이러한 이미지를 선택하도록 카메라를 배치하는 것을 제외하고 유사한 테스트로부터의 유사한 실제 이미지를 나타낸다. 다시, 처리 공정을 거친 캐소드(82) 상의 영역은 거의 모든 전자 방출이 발생하는 영역으로부터의 영역인 인의 발광 영역으로부터 볼 수 있다.
도 15A는 단계(1006)에서 처리되기 전에 기판의 공초점 레이저 스캐닝 현미경 이미지의 디지털 사진을 나타낸다. 도 15B는 단계(1006)에서 표면 처리 후 동일한 기판을 나타낸다. 표면 처리가 기판의 표면 거칠기를 강화시킨다는 것이 분명하며, 이 경우에 0.27에서 0.39 마이크로미터로 변화된다.
상기 주목된 것처럼, 전계 방출 장치(80)는 도 16에 도시된 전계 방출 디스플레이(938) 내에서 이용될 수 있다. 본 발명을 실행하기 위한 대표적인 하드웨어 환경이 도 16에 도시되며, 이는 종래의 마이크로프로세서와 같은 중앙 처리 장치(CPU)(910), 및 시스템 버스(912)를 통해 상호 연결된 다수의 다른 장치를 갖는 발명에 따라 워크스테이션(913)의 전형적인 하드웨어 구성을 나타낸다. 워크스테이션(913)은 랜덤 액서스 메모리(RAM)(914), 리드 온리 메모리(ROM)(916), 및 디스크 유닛(920) 및 버스(912)와 테입 드라이브(940)와 같은 주변 장치를 버스(912)에 연결하기 위한 입출력(I/O) 어댑터(918), 키보드(924)와 연결을 위한 사용자 인터페이스 어댑터(922), 마우스(926), 스피커(928), 마이크로폰(932), 및/또는 버스(912)와의 터치 스크린 장치(도시되지 않음)와 같은 다른 사용자 인터페이스 장치, 데이터 처리 네트워크와 워크스테이션(913)을 연결하기 위한 통신 어댑터(934), 및 디스플레이 장치(938)와 버스(912)를 연결하기 위한 디스플레이 어댑터(936)를 포함한다. CPU(910)는 여기서 도시되지 않은 다른 회로를 포함할 수 있으며, 이들은 예를 들어, 실시 유닛, 버스 인터페이스 유닛, 연산 논리 유닛 등과 같이 마이크로프로세서 내에서 일반적으로 발견되는 회로를 포함할 수 있다. 또한, CPU는 단일 집적 회로 상에 포함될 수 있다.
본 발명 및 본 발명의 장점을 상세한 설명에 설명하였지만, 첨부된 청구항에 한정된 발명의 범주 및 범위를 이탈하지 않는 한 다양한 변형, 치환 및 변조가 가능하다.

Claims (16)

  1. 전계 방출 장치를 제조하는 방법으로서,
    기판을 제공하는 단계;
    상기 기판의 형태(morphology)를 변화시키기 위해 상기 기판을 화학적으로 처리하는 단계; 및
    상기 처리된 기판 상에 탄소막을 성장시키는 단계를 포함하는, 전계 방출 장치 제조 방법.
  2. 제 1 항에 있어서, 상기 기판의 일부에만 상기 처리 단계를 수행하고, 상기 기판의 처리된 부분 상에 성장한 탄소막은 상기 기판의 미처리 부분 상에 성장한 탄소막보다 우수한 전계 방출기인 것을 특징으로 하는 전계 방출 장치 제조 방법.
  3. 제 2 항에 있어서, 상기 기판의 상기 처리된 부분 상에 성장한 탄소막은 특정 전계가 가해질 때 상기 기판의 상기 미처리 부분 상의 탄소막보다 많은 전자를 방출하는 것을 특징으로 하는 전계 방출 장치 제조 방법.
  4. 제 1 항에 있어서, 상기 기판은 염기성으로 처리되며, 상기 처리 단계는 상기 기판 표면의 화학적 조성을 변화시키는 것을 특징으로 하는 전계 방출 장치 제조 방법.
  5. 제 1 항에 있어서, 상기 기판은 산성으로 처리되는 것을 특징으로 하는 전계 방출 장치 제조 방법.
  6. 제 5 항에 있어서, 상기 기판은 세라믹인 것을 특징으로 하는 전계 방출 장치 제조 방법.
  7. 제 5 항에 있어서, 상기 기판은 금속인 것을 특징으로 하는 전계 방출 장치 제조 방법.
  8. 제 5 항에 있어서, 상기 기판은 글라스인 것을 특징으로 하는 전계 방출 장치 제조 방법.
  9. 제 1 항에 있어서, 상기 성장 단계 전에, 상기 처리된 기판의 상부에 금속층을 증착시키는 단계를 더 포함하는 것을 특징으로 하는 전계 방출 장치 제조 방법.
  10. 제 1 항에 있어서, 상기 화학적 처리 단계 전에 상기 기판 상에 금속층을 증착하는 단계를 더 포함하며, 상기 금속층은 상기 기판의 일부가 상기 금속층을 통해 접근 가능하도록 소정 패턴을 갖고, 상기 화학적 처리 단계는 상기 성장 단계 전에 수행되는 것을 특징으로 하는 전계 방출 장치 제조 방법.
  11. 제 10 항에 있어서, 상기 탄소막을 성장시키는 단계는 상기 금속층 상에 상기 탄소막을 증착시키며, 상기 탄소막은 연속적인 막인 것을 특징으로 하는 전계 방출 장치 제조 방법.
  12. 제 1 항에 있어서,
    상기 화학적 처리 단계 전에 상기 기판 상에 금속층을 증착하는 단계;
    상기 화학적 처리 단계 전에 상기 금속층을 패터닝하는 단계; 및
    상기 패턴화된 금속층을 에칭하여 상기 기판의 일부를 노출하는 단계를 더 포함하며, 그 다음에 상기 화학적 처리 단계가 수행되는 것을 특징으로 하는 전계 방출 장치 제조 방법.
  13. 제 12 항에 있어서, 상기 처리된 기판 상에 제 2 금속층을 증착하는 단계를 더 포함하며, 상기 제 2 금속층 상에 상기 탄소막이 성장하는 것을 특징으로 하는 전계 방출 장치 제조 방법.
  14. 전계 방출 장치로서,
    표면의 형태(morphology)가 변화하도록 표면 부분들이 화학적으로 처리된 기판; 및
    상기 기판 상에 증착된 탄소막을 포함하며, 상기 기판의 처리된 부분들 상에 증착된 탄소막은 상기 기판의 미처리 부분들 상에 증착된 탄소막보다 우수한 전계 방출기이며, 상기 기판의 상기 처리된 부분들 상에 증착된 상기 탄소막은 특정 전계가 가해질 때 상기 기판의 미처리 부분들 상의 탄소막보다 많은 전자를 방출하는, 전계 방출 장치.
  15. 제 14 항에 있어서, 상기 기판의 처리된 부분 부근의 기판 상에 증착된 금속 피드라인을 더 포함하며, 상기 탄소막은 상기 금속 피드라인 상에 증착되는 것을 특징으로 하는 전계 방출 장치.
  16. 제 14 항에 있어서, 상기 기판의 처리된 부분과 상기 탄소막 사이에 증착되는 금속층을 더 포함하는 것을 특징으로 하는 전계 방출 장치.
KR1020027003400A 1999-09-15 2000-08-31 탄소막 성장에 사용되는 표면 처리 방법 KR100809174B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/396,343 US6310432B1 (en) 1997-05-21 1999-09-15 Surface treatment process used in growing a carbon film
US09/396,343 1999-09-15

Publications (2)

Publication Number Publication Date
KR20020030823A KR20020030823A (ko) 2002-04-25
KR100809174B1 true KR100809174B1 (ko) 2008-02-29

Family

ID=23566834

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027003400A KR100809174B1 (ko) 1999-09-15 2000-08-31 탄소막 성장에 사용되는 표면 처리 방법

Country Status (4)

Country Link
US (2) US6310432B1 (ko)
JP (1) JP4975923B2 (ko)
KR (1) KR100809174B1 (ko)
WO (1) WO2001020638A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7125308B2 (en) * 2003-12-18 2006-10-24 Nano-Proprietary, Inc. Bead blast activation of carbon nanotube cathode
US7736209B2 (en) * 2004-09-10 2010-06-15 Applied Nanotech Holdings, Inc. Enhanced electron field emission from carbon nanotubes without activation
TWI380070B (en) * 2007-01-17 2012-12-21 Taiwan Tft Lcd Ass Optical film and manufacturing method thereof and substrate structure and display panel using the optical film
KR100883332B1 (ko) * 2007-05-23 2009-02-11 한국과학기술연구원 고품질 박막 증착을 위한 화학적 기판처리 방법 및 이를이용한 박막형 열전소재의 제조 방법
US20170105287A1 (en) * 2015-10-12 2017-04-13 Tyco Electronics Corporation Process of Producing Electronic Component and an Electronic Component

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5449970A (en) 1992-03-16 1995-09-12 Microelectronics And Computer Technology Corporation Diode structure flat panel display
US5659224A (en) 1992-03-16 1997-08-19 Microelectronics And Computer Technology Corporation Cold cathode display device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5749763A (en) * 1987-07-15 1998-05-12 Canon Kabushiki Kaisha Display device with electron-emitting device with electron-emitting region insulted from electrodes
JP2637508B2 (ja) * 1988-02-08 1997-08-06 キヤノン株式会社 気相合成ダイヤモンド結晶の形成方法及びダイヤモンド結晶を有する基材
US5285129A (en) * 1988-05-31 1994-02-08 Canon Kabushiki Kaisha Segmented electron emission device
US5698328A (en) * 1994-04-06 1997-12-16 The Regents Of The University Of California Diamond thin film electron emitter
US5637950A (en) * 1994-10-31 1997-06-10 Lucent Technologies Inc. Field emission devices employing enhanced diamond field emitters
US5852341A (en) * 1994-11-14 1998-12-22 Crystallume Diamond film with sharp field emission turn-on
US5628659A (en) * 1995-04-24 1997-05-13 Microelectronics And Computer Corporation Method of making a field emission electron source with random micro-tip structures
JPH0927263A (ja) * 1995-07-11 1997-01-28 Fuji Electric Co Ltd 冷陰極素子
US5696385A (en) * 1996-12-13 1997-12-09 Motorola Field emission device having reduced row-to-column leakage
JPH10203810A (ja) * 1997-01-21 1998-08-04 Canon Inc カーボンナノチューブの製法
US7070651B1 (en) * 1997-05-21 2006-07-04 Si Diamond Technology, Inc. Process for growing a carbon film

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5449970A (en) 1992-03-16 1995-09-12 Microelectronics And Computer Technology Corporation Diode structure flat panel display
US5659224A (en) 1992-03-16 1997-08-19 Microelectronics And Computer Technology Corporation Cold cathode display device

Also Published As

Publication number Publication date
JP4975923B2 (ja) 2012-07-11
US6630023B2 (en) 2003-10-07
KR20020030823A (ko) 2002-04-25
US20010001679A1 (en) 2001-05-24
US6310432B1 (en) 2001-10-30
JP2003509824A (ja) 2003-03-11
WO2001020638A1 (en) 2001-03-22

Similar Documents

Publication Publication Date Title
JP4061394B2 (ja) フィールドエミッションデバイス
US5219310A (en) Method for producing planar electron radiating device
KR20050071480A (ko) 탄소 나노튜브 평판 디스플레이용 장벽 금속층
JP4549446B2 (ja) カーボンフィルムを成長させるプロセス
KR100809174B1 (ko) 탄소막 성장에 사용되는 표면 처리 방법
KR100519754B1 (ko) 이중 게이트 구조를 가진 전계방출소자 및 그 제조방법
KR20070012134A (ko) 집속 전극을 갖는 전자방출소자 및 그 제조방법
US6213837B1 (en) Inhibiting edge emission for an addressable field emission thin film flat cathode display
JPH11510949A (ja) フアイバー状の電界放射体を使用したデイスプレーパネル
JP2002520770A (ja) 電界放射素子
US6824698B2 (en) Uniform emitter array for display devices, etch mask for the same, and methods for making the same
KR100928965B1 (ko) 전자빔 프로젝션 리소그라피용 에미터와 그 작동 방법 및제조 방법
JP2002015659A (ja) 電子放出装置
KR100260262B1 (ko) 전계방출소자의 메탈 팁 어레이 형성방법
CN101599538A (zh) 有机el发光元件及其制造方法以及显示装置
KR20070014842A (ko) 집속 전극을 갖는 전자방출소자 및 그 제조방법
TWI267106B (en) Structure for electron emission source of field emission display and the fabrication method thereof
KR970048758A (ko) 액정 디스플레이용 배면광원 및 그 제조방법
KR19990043878A (ko) 필드 에미터 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130131

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150202

Year of fee payment: 8