KR100799113B1 - Method for manufacturing of non volatile memory cell - Google Patents
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Abstract
Description
도 1a 내지 도 1e는 공지된 ASA-STI 공정을 적용하는 플래시 메모리 셀 제조방법을 설명하기 위해 도시한 공정단면도.1A to 1E are cross-sectional views illustrating a method of manufacturing a flash memory cell applying a known ASA-STI process.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 플래시 메모리 셀 제조방법을 설명하기 위해 도시한 공정단면도.2A through 2J are cross-sectional views illustrating a method of manufacturing a flash memory cell according to an exemplary embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for the main parts of the drawings>
100 : 기판 101 : 패드 산화막100
102 : 패드 질화막 103 : 트렌치102: pad nitride film 103: trench
104 : 소자분리막 105 : 게이트 절연막104: device isolation film 105: gate insulating film
106 : 도전막 107, 107A : 제1 절연막106:
108, 110, 112 : 식각공정 109, 109A : 제2 절연막108, 110, 112:
111 : 하드마스크 106A : 플로팅 게이트111:
본 발명은 반도체 메모리 소자 제조기술에 관한 것으로, 특히 비휘발성 메모리 소자, 더욱 구체적으로는 플래시(FLASH) 메모리 셀 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory device manufacturing technology, and more particularly to a nonvolatile memory device, and more particularly to a flash memory cell manufacturing method.
반도체 메모리는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리(volatile memory)와 전기의 공급이 중단되어도 정보를 계속적으로 유지시킬 수 있는 비휘발성 메모리(non-volatile memory)로 구별된다. 비휘발성 메모리에는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically EPROM) 및 플래시 메모리(flash memory) 등이 있다.Semiconductor memories are classified into volatile memory, in which stored information is lost when electricity supply is interrupted, and non-volatile memory, which can maintain information even when electricity supply is interrupted. Nonvolatile memories include erasable programmable read only memory (EPROM), electrically EPROM (EEPROM), and flash memory.
이러한 비휘발성 메모리 소자 중 근래에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 플래시 메모리 소자의 수요가 증가하고 있다. Recently, the demand for flash memory devices that can be electrically programmed and erased, and that does not require a refresh function that rewrites data at regular intervals is increasing. .
한편, 반도체 메모리 소자의 미세화와 함께 플래시 메모리 소자(flash memory device)의 대용량화를 실현하기 위하여 플래시 메모리 소자의 셀 형성기술은 다양한 변화를 거듭하고 있다. On the other hand, in order to realize miniaturization of semiconductor memory devices and large capacity of flash memory devices, the cell formation technology of flash memory devices has undergone various changes.
예컨대, 80㎚급 플래시 메모리 소자에서는 일반적인 스택(stack) 구조, 예컨대 기판 상에 플로팅 게이트(floating gate), 유전체막 및 콘트롤 게이트(control gate)가 차례로 적층된 구조로 플래시 메모리 셀을 형성하였는데, 이는 고집적화에 한계가 있다. 이에 따라, 최근에는 이보다 좀 더 고집적화된 70㎚급 이하의 플래시 메모리 소자의 구현을 위해 ASA-STI(Advanced Self Aligned-Shallow Trench Isolation) 공정을 적용하여 플래시 메모리 셀을 형성하는 방법이 제안되었다.For example, in an 80 nm class flash memory device, a flash memory cell is formed in a general stack structure, for example, a structure in which a floating gate, a dielectric layer, and a control gate are sequentially stacked on a substrate. There is a limit to high integration. Accordingly, recently, a method of forming a flash memory cell by applying an advanced self aligned-shallow trench isolation (ASA-STI) process has been proposed to implement a flash memory device having a higher density than 70 nm.
도 1a 내지 도 1e는 공지된 ASA-STI 공정을 적용하는 플래시 메모리 셀 제조방법을 설명하기 위해 도시한 공정단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a flash memory cell applying a known ASA-STI process.
먼저, 도 1a에 도시된 바와 같이, 기판(10) 상에 패드 산화막(11) 및 패드 질화막(12)을 차례로 증착한 후, 패드 질화막(12), 패드 산화막(11) 및 기판(10)의 일부를 식각하여 트렌치(trench, 13)를 형성한다.First, as shown in FIG. 1A, after the
이어서, 도 1b에 도시된 바와 같이, 트렌치(13, 도 1a 참조) 내에 매립되는 소자분리막(14)을 형성한다.Subsequently, as shown in FIG. 1B, the
이어서, 도 1c에 도시된 바와 같이, 인산(H3PO4)용액을 이용한 습식식각공정을 실시하여 패드 질화막(12, 도 1b 참조)을 제거한 후 산화막 식각용액을 이용한 습식식각공정을 실시하여 패드 산화막(11, 도 1b 참조)을 제거한다. Subsequently, as shown in FIG. 1C, the pad is etched using a phosphoric acid (H 3 PO 4 ) solution to remove the pad nitride layer 12 (see FIG. 1B), followed by a wet etch process using an oxide film etching solution. The oxide film 11 (see FIG. 1B) is removed.
이어서, 노출된 기판(10) 상에 게이트 산화막(15)을 형성한다.Subsequently, a
이어서, 도 1d에 도시된 바와 같이, 게이트 산화막(15)을 포함한 소자분리막(14) 상에 플로팅 게이트용 폴리실리콘막(16)을 증착한다.Subsequently, as shown in FIG. 1D, a floating
이어서, 도 1e에 도시된 바와 같이, 폴리실리콘막(16, 도 1d 참조) 상에 소정의 포토레지스트 패턴(17)을 형성한 후, 이를 식각 마스크(mask)로 이용한 식각공정(18)을 실시하여 폴리실리콘막(16)을 식각한다. 이로써, 이웃하는 것끼리 서로 분리된 복수의 플로팅 게이트(16A)가 형성된다.Subsequently, as shown in FIG. 1E, a predetermined
그러나, 이와 같이 공지된 ASA-STI 공정을 적용하여 플래시 메모리 셀을 제 조하다 보면 다음과 같은 문제가 발생될 수 있다. However, when manufacturing a flash memory cell by applying the known ASA-STI process, the following problems may occur.
예컨대, 포토레지스트 패턴(17) 형성을 위한 마스크 공정의 정렬 마진(align margin) 부족으로 인해 이웃하는 플로팅 게이트(16A)가 소자분리막(14)을 기점으로 서로 오정렬(mis-align, 'M' 부위 참조)되어 형성된다. 이에 따라, 이웃하는 플로팅 게이트(16A)의 가장자리(edge)부로부터 활성 영역의 기판(10) 간의 거리가 서로 달라져(D1≠D2) 소자 특성을 열화시키게 된다. 심한 경우에는, 이웃하는 플래시 메모리 셀 간 단락(short)을 유발하게 된다.For example, due to the lack of an alignment margin in the mask process for forming the
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 이웃하는 플로팅 게이트가 소자분리막을 기점으로 오정렬되어 형성되는 것을 방지할 수 있는 비휘발성 메모리 셀 제조방법을 제공하는데 그 목적이 있다. Accordingly, an object of the present invention is to provide a method of manufacturing a nonvolatile memory cell that can prevent a neighboring floating gate from being misaligned with a device isolation layer.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 소자분리막의 양측으로 노출된 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막을 포함한 상기 소자분리막 상부면 단차를 따라 플로팅 게이트용 도전막을 형성하는 단계와, 상기 도전막의 형성시 발생된 상기 도전막의 단차부 내에 매립된 제1 절연막을 형성하는 단계와, 상기 제1 절연막 사이로 노출된 상기 도전막을 일정 두께 식각하는 단계와, 상기 제1 절연막의 양측벽이 수직 프로파일을 갖도록 상기 제1 절연막의 양측벽에 제2 절연막을 형성하는 단계와, 상기 소자분리막이 노출되도록 상기 제1 및 제2 절연막을 하드마스크로 이용한 식각공정을 통해 상기 도전막을 식각하는 단계를 포함하는 비휘발성 메모리 셀 제조방법을 제공한다.According to an aspect of the present invention, a gate insulating film is formed on a substrate exposed to both sides of a device isolation layer, and a floating gate conductive layer is formed along a top surface of the device isolation layer including the gate insulating layer. Forming a film, forming a first insulating film embedded in the stepped portion of the conductive film generated during formation of the conductive film, etching the conductive film exposed between the first insulating film to a predetermined thickness, and Forming a second insulating film on both sidewalls of the first insulating film so that both sidewalls of the insulating film have a vertical profile, and etching the conductive film using an etching process using the first and second insulating films as a hard mask to expose the device isolation layer. It provides a method of manufacturing a nonvolatile memory cell comprising etching the film.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 구성요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and in the case where the layers are said to be "on" another layer or substrate, they may be formed directly on another layer or substrate or Or a third layer may be interposed therebetween. In addition, parts denoted by the same reference numerals (reference numbers) throughout the specification represent the same components.
실시예Example
도 2a 내지 도 2j는 본 발명의 실시예에 따른 플래시 메모리 셀 제조방법을 설명하기 위해 도시한 공정단면도이다.2A through 2J are cross-sectional views illustrating a method of manufacturing a flash memory cell according to an exemplary embodiment of the present invention.
먼저, 도 2a에 도시된 바와 같이, 전처리 세정에 의해 세정된 기판(100)을 준비한다. 여기서, 전처리 세정공정은 DHF(Diluted HF)로 세정한 후 SC-1(NH4OH/H2O2/H2O)으로 실시되거나, BOE(Buffer Oxide Etchant)로 세정한 후 SC-1로 순차적으로 실시될 수 있다. First, as shown in FIG. 2A, the
이어서, 웰(well) 형성용 이온주입공정과 문턱전압 조절용 이온주입공정을 실시할 수 있다.Subsequently, an ion implantation process for forming a well and an ion implantation process for adjusting a threshold voltage may be performed.
이어서, 기판(100) 상에 패드 산화막(101) 및 패드 질화막(102)을 차례로 형성한다. Subsequently, the
이어서, 마스크 공정 및 공지된 STI(Shallow Trench Isolation) 식각공정을 실시하여 패드 질화막(102), 패드 산화막(101) 및 기판(100)의 일부를 식각하여 일정 깊이의 트렌치(103)를 형성한다. Subsequently, a mask process and a known shallow trench isolation (STI) etching process are performed to form a
이어서, 도 2b에 도시된 바와 같이, 트렌치(103, 도 2a 참조)가 매립되도록 패드 질화막(102) 상에 소자분리막(104)을 증착한다. 여기서, 소자분리막(104)은 매립 특성이 우수하다고 검증된 산화막 물질을 이용한다. 대표적으로는, 고밀도 플라즈마(High Density Plasma, HDP) 화학적기상증착(Chemical Vapor Deposition, CVD)방식으로 증착하는 HDP 산화막을 이용한다.Subsequently, as shown in FIG. 2B, the
이어서, 화학적기계적연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정을 실시하여 패드 질화막(102) 상의 산화막 물질을 제거한다. 즉, 패드 질화막(102)을 연마 정지막으로 하는 CMP 공정을 실시하여 패드 질화막(102) 상의 소자분리막(104)을 제거한다.Subsequently, a chemical mechanical polishing (hereinafter referred to as CMP) process is performed to remove the oxide material on the
이어서, 도 2c에 도시된 바와 같이, 습식식각공정을 실시하여 패드 질화막(102, 도 2b 참조) 및 패드 산화막(101, 도 2b 참조)을 제거한다. 예컨대, 먼저 인산용액(H3PO4)을 이용하여 패드 질화막(102)을 제거하고, HF 또는 BOE(Buffered Oxide Etchant) 용액을 이용하여 패드 산화막(101)을 제거한다. Subsequently, as shown in FIG. 2C, a wet etching process is performed to remove the pad nitride film 102 (see FIG. 2B) and the pad oxide film 101 (see FIG. 2B). For example, the
여기서, 패드 산화막(101)을 제거하는 이유는 패드 질화막(102)의 제거시 패드 산화막(101)이 일부 손상되므로, 이를 게이트 절연막으로 이용하게 되면 소자 특성을 열화시키는 원인으로 작용하기 때문이다.The reason why the
이어서, 소자분리막(104)의 양측으로 노출된 기판(100) 상에 게이트 절연막(105)을 형성한다. 예컨대, 산화공정(oxidation)을 실시하여 산화막 물질의 게이트 절연막(105)을 형성한다. 이러한 산화공정시에는 산화공정시 주입되는 O2 가스에 의해 소자분리막(104)의 일부가 산화될 수도 있다.Subsequently, the
이어서, 도 2d에 도시된 바와 같이, 게이트 절연막(105)을 포함한 소자분리막(104) 상에 플로팅 게이트용 도전막(106)을 증착한다. 예컨대, 도전막(106)은 도프트(doped) 또는 언도프트(un-doped) 폴리실리콘막을 이용하는 것이 바람직하다.Subsequently, as shown in FIG. 2D, a floating gate
이어서, 도전막(106) 상에 하드마스크용 제1 절연막(107)을 증착한다. 예컨대, 제1 절연막(107)으로 산화막 계열의 물질을 증착한다.Next, the first insulating
이어서, 도 2e에 도시된 바와 같이, CMP 공정을 실시하여 도전막(106) 상의 제1 절연막(107A)을 제거한다. 즉, 도전막(106)을 연마 정지막으로 하는 CMP 공정을 실시하여 도전막(106) 상의 산화막 계열의 물질을 모두 제거한다. 이로써, 도전막(106) 증착시 발생된 도전막(106)의 단차부 내에 매립된 형태의 제1 절연막(107A)이 형성된다.Next, as shown in FIG. 2E, a CMP process is performed to remove the first insulating
특히, CMP 공정시에는 도전막(106)을 구성하는 폴리실리콘막과 제1 절연 막(107A)을 구성하는 산화막 간의 연마 선택비 차이를 이용한다. 이를 위해, CMP 공정은 산화막에 대한 연마 속도가 폴리실리콘에 대한 연마 속도보다 현저히 빠른 특성을 갖는 슬러리(slurry)를 사용한다. 예컨대, 이때 사용되는 슬러리는 세리아(ceria)를 연마제로 사용하고 pH가 6~8 정도가 되어야 한다. In particular, in the CMP process, the difference in polishing selectivity between the polysilicon film constituting the
이어서, 도 2f에 도시된 바와 같이, 제1 절연막(107A)을 식각 마스크로 이용한 식각공정(108)을 실시하여 제1 절연막(107A) 사이로 노출된 도전막(106)을 일정 두께 식각한다. 예컨대, 도전막(106)을 100~500Å정도 식각해낸다. 즉, 식각공정(108)은 제1 절연막(107A)을 구성하는 산화막 물질과 도전막(106)을 구성하는 폴리실리콘 물질 간의 식각 선택비를 이용하여 실시한다.Subsequently, as illustrated in FIG. 2F, an
이어서, 도 2g에 도시된 바와 같이, 제1 절연막(107A)을 포함한 도전막(106) 상에 스페이서용 제2 절연막(109)을 증착한다. 예컨대, 제2 절연막(109)으로는 산화막 계열의 물질을 증착한다.Next, as shown in FIG. 2G, a second
이어서, 도 2h에 도시된 바와 같이, 에치백 공정(110)을 실시하여 제2 절연막(109, 도 2g 참조)을 식각한다. 이로써, 제1 절연막(107A)의 양측벽에 스페이서 형태의 제2 절연막(109A)이 잔류하게 되고, 이를 통해 제1 절연막(107A)의 양측벽이 수직(vertical) 프로파일(profile)을 갖게 된다. 이와 같이 형성된 제1 절연막(107A) 및 제2 절연막(109A)은 하나의 하드마스크(111)로 기능하게 되고, 이를 통해 후속으로 형성될 플로팅 게이트(106A, 도 2i 참조)의 선폭을 조절할 수 있다.Subsequently, as illustrated in FIG. 2H, an etch back
이어서, 도 2i에 도시된 바와 같이, 하드마스크(111)를 식각 마스크로 이용한 식각공정(112)을 실시하여 하드마스크(111) 사이로 노출된 도전막(106, 도 2h 참조)을 식각한다. 이로써, 소자분리막(104)을 기점으로 서로 자동 정렬되어 분리된 복수의 플로팅 게이트(106A)가 형성된다. 이때, 이웃하는 플로팅 게이트(106A)는 액티브 영역의 기판(100)과 서로 동일한 폭(D)으로 이격되어 형성된다. 즉, 플로팅 게이트(106A)는 자동 정렬되어 형성된다.Subsequently, as illustrated in FIG. 2I, an
이어서, 도 2j에 도시된 바와 같이, 산화막 식각용액을 이용한 습식식각공정을 실시하여 하드마스크(111, 도 2i 참조)를 제거한다.Subsequently, as shown in FIG. 2J, a wet etching process using an oxide film etching solution is performed to remove the hard mask 111 (see FIG. 2I).
상기에서 본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 설명한 바와 같이, 본 발명에 의하면, 플로팅 게이트 형성을 위한 식각공정시 포토레지스트 패턴을 직접 식각 마스크로 이용하지 않고 플로팅 게이트용 도전막 증착시 발생된 단차부 내에 매립된 제1 절연막과 제1 절연막의 양측벽에 형성된 제2 절연막을 하드마스크로 이용함으로써, 소자분리막을 기점으로 자동정렬되어 서로 전기적으로 분리되는 플로팅 게이트를 형성할 수 있다. As described above, according to the present invention, the first insulating film and the first insulating film embedded in the step portion generated during the deposition of the conductive film for the floating gate without using the photoresist pattern as an etching mask in the etching process for forming the floating gate. By using the second insulating film formed on both side walls of the insulating film as a hard mask, a floating gate can be formed which is automatically aligned with the device isolation film as a starting point and electrically separated from each other.
따라서, 소자분리막을 기점으로 서로 이웃하는 플로팅 게이트가 액티브 영역의 기판으로부터 동일한 폭으로 이격되고 서로 동일한 폭을 갖게 되므로, 소자 특성을 향상시킬 수 있다. Therefore, the floating gates adjacent to each other based on the device isolation film are spaced apart from each other by the same width and have the same width from the substrate in the active region, thereby improving device characteristics.
이를 통해, 나아가서는, 이웃하는 플로팅 게이트 간에 단락이 발생하는 것을 미연에 방지할 수 있다.As a result, the occurrence of a short circuit between neighboring floating gates can be prevented.
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KR20060029327A (en) * | 2004-10-01 | 2006-04-06 | 주식회사 하이닉스반도체 | Non-volatile random access memory with sidewall- floating- polysilicon and method for fabricating the same |
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