KR100912961B1 - Method for forming isolation layer of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 소자분리막 형성공정시 게이트 절연막의 측벽을 보호하는 소자분리막용 절연막의 손실을 방지하여 소자의 싸이클링(cycling) 특성 및 신뢰성(reliability)을 개선시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 게이트 절연막, 게이트 도전막 및 패드 질화막을 차례로 형성하는 단계와, 상기 패드 질화막, 상기 게이트 도전막, 상기 게이트 절연막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 매립되는 소자분리막용 제1 절연막 및 제2 절연막을 차례로 형성하는 단계와, 서로 농도를 달리하는 식각 용액을 이용하는 습식식각공정을 적어도 2회 이상 실시하여 상기 제2 절연막을 리세스시키는 단계와, 상기 트렌치 내에 매립되도록 상기 제2 절연막 상에 소자분리막용 제3 절연막을 형성하는 단계와, 상기 패드 질화막을 제거하는 단계와, 상기 제1 및 제3 절연막을 일정 깊이 리세스시키는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.The present invention prevents the loss of the insulating film for the device isolation film that protects the sidewalls of the gate insulating film during the device isolation film forming process of the semiconductor device to form a device isolation film of the semiconductor device that can improve the cycling characteristics and reliability of the device The present invention provides a method for forming a gate insulating film, a gate conductive film, and a pad nitride film on a substrate, and etching the pad nitride film, the gate conductive film, the gate insulating film, and a portion of the substrate. Forming a trench, sequentially forming a first insulating film and a second insulating film for a device isolation layer embedded in the trench, and performing a wet etching process using an etching solution having a different concentration. Recessing a second insulating film, and filling the second trench with the second insulating film; Forming a third insulating film for a device isolation film, removing the pad nitride film, and recessing the first and third insulating films to a predetermined depth. do.

SOD, PSZ, 소자분리막, 습식식각공정, 식각 용액, 농도 SOD, PSZ, device separator, wet etching process, etching solution, concentration

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1g는 SOD 및 HDP를 소자분리막으로 이용하는 종래기술에 따른 플래시 메모리 소자의 소자분리막 형성방법을 설명하기 위하여 도시한 공정 단면도.1A to 1G are cross-sectional views illustrating a method of forming a device isolation film of a flash memory device according to the related art using SOD and HDP as device isolation films.

도 2 내지 도 4는 종래기술에 따른 경우 소자의 싸이클링 특성 저하를 설명하기 위해 도시한 도면.2 to 4 are diagrams for explaining the deterioration of the cycling characteristics of the device in accordance with the prior art.

도 5는 종래기술에 따라 플래시 메모리 소자의 소자분리막이 형성된 상태를 도시한 SEM(Scanning Electron Microscope) 사진.5 is a scanning electron microscope (SEM) photograph showing a state in which a device isolation film of a flash memory device is formed according to the related art.

도 6a 내지 도 6i는 SOD 및 HDP를 소자분리막으로 이용하는 본 발명의 실시예1에 따른 플래시 메모리 소자의 소자분리막 형성방법을 설명하기 위하여 도시한 공정 단면도.6A to 6I are cross-sectional views illustrating a method of forming a device isolation film of a flash memory device according to a first embodiment of the present invention using SOD and HDP as device isolation films;

도 7a 및 도 7b는 SOD 및 HDP를 소자분리막으로 이용하는 본 발명의 실시예2에 따른 플래시 메모리 소자의 소자분리막 형성방법을 설명하기 위하여 도시한 공정 단면도.7A and 7B are cross-sectional views illustrating a method of forming a device isolation film of a flash memory device according to a second embodiment of the present invention using SOD and HDP as device isolation films;

도 8은 본 발명의 실시예1 및 2에 따라 플래시 메모리 소자의 소자분리막이 형성된 상태를 도시한 SEM 사진.FIG. 8 is a SEM photograph showing a state in which a device isolation film of a flash memory device is formed according to Embodiments 1 and 2 of the present invention. FIG.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10, 100 : 기판 11 : 게이트 산화막10, 100: substrate 11: gate oxide film

101, 201 : 게이트 절연막 102, 202 : 게이트 도전막101, 201: gate insulating film 102, 202: gate conductive film

12 : 플로팅 게이트용 폴리실리콘막 12: polysilicon film for floating gate

13, 103, 203 : 버퍼 산화막13, 103, 203: buffer oxide film

14, 104, 204 : 패드 질화막 15, 105 : 트렌치14, 104, 204: pad nitride film 15, 105: trench

16, 106, 205 : 라이너 HDP막 17, 107 : PSZ막16, 106, 205: liner HDP film 17, 107: PSZ film

18, 108, 207 : 1차 습식식각공정 19, 110 : HDP막18, 108, 207: first wet etching process 19, 110: HDP film

109, 208 : 2차 습식식각공정 20, 111 : 소자분리막109, 208: secondary wet etching process 20, 111: device isolation film

본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 반도체 소자의 소자분리막 형성방법, 더욱 구체적으로는 SOD(Spin On Dielectric) 및 HDP(High Density Plasma) USG(Undoped Silicate Glass)를 소자분리막으로 이용하는 플래시 메모리 소자의 소자분리막 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a method of forming a device isolation layer of a semiconductor device, more specifically, a flash memory using spin on dielectric (SOD) and high density plasma (HDP) undoped silicate glass (USG) as device isolation layers. A device isolation film formation method of a device is provided.

메모리 공정 기술의 발달과 더불어 반도체 소자의 선폭은 점차 감소하게 되 었다. 이에 따라, 액티브 영역(active region) 사이의 필드 영역(field region) 폭이 감소하게 되었고, 이로 인해, 필드 영역에 형성되는 트렌치(trench)의 종횡비가 증가하여 트렌치 내에 소자분리막을 매립시키는 공정이 어려워졌다.With the development of memory process technology, the line width of semiconductor devices has gradually decreased. As a result, the width of the field region between the active regions is reduced, which increases the aspect ratio of the trenches formed in the field region and makes it difficult to embed the device isolation layer in the trench. lost.

따라서, 이러한 소자분리막의 매립 특성을 향상시키기 위해 기존에 t용하던 HDP USG(이하, HDP라 함) 대신에 스핀 코팅(spin coating) 방식으로 증착되는 SOD(Spin On Dielectric)막의 일종인 PSZ(PolySilaZane)를 이용하여 트렌치를 매립하는 기술이 제안되었다. 그러나, PSZ는 습식식각율이 빠르고 불균일하다는 물질 특성을 갖고 있어 습식식각공정 적용시 소자분리막의 유효높이(EFH, Effective Field oxide Height)를 불균일하게 하는 문제가 있다.Therefore, PSS (PolySilaZane), which is a type of spin on dielectric (SOD) film deposited by spin coating instead of HDP USG (hereinafter referred to as HDP), which is conventionally used to improve the buried property of the device isolation layer. Has been proposed to fill the trench. However, PSZ has a material property that the wet etch rate is fast and uneven, so that the effective field oxide height (EFH) of the device isolation layer is uneven when the wet etch process is applied.

이러한 문제를 해결하기 위하여 최근에는 소자분리막 형성시 PSZ막을 이용하여 트렌치를 먼저 매립한 후, 이를 일정 깊이 리세스(recess)시킨 다음 그 상부에 다시 HDP를 증착하는 방법이 제안되었다. 이 방법을 도 1a 내지 도 1g를 참조하여 설명하면 다음과 같다.In order to solve this problem, a method of recently filling a trench using a PSZ film when forming a device isolation layer, and then recessing the trench to a predetermined depth and then depositing HDP on the upper portion thereof has been proposed. This method is described with reference to FIGS. 1A to 1G as follows.

도 1a 내지 도 1g는 SOD 및 HDP를 소자분리막으로 이용하는 종래기술에 따른 플래시 메모리 소자의 소자분리막 형성방법을 설명하기 위하여 도시한 공정 단면도이다.1A to 1G are cross-sectional views illustrating a method of forming a device isolation film of a flash memory device according to the related art using SOD and HDP as device isolation films.

먼저, 도 1a에 도시된 바와 같이, 기판(10) 상에 게이트 산화막(11), 플로팅 게이트용 폴리실리콘막(12), 버퍼 산화막(13) 및 패드 질화막(14)을 차례로 형성한다. First, as shown in FIG. 1A, a gate oxide film 11, a floating silicon polysilicon film 12, a buffer oxide film 13, and a pad nitride film 14 are sequentially formed on the substrate 10.

이어서, 패드 질화막(14), 버퍼 산화막(13), 폴리실리콘막(12), 게이트 산화 막(11) 및 기판(10)의 일부를 식각하여 일정 깊이의 트렌치(15)를 형성한다.Subsequently, a portion of the pad nitride film 14, the buffer oxide film 13, the polysilicon film 12, the gate oxide film 11, and the substrate 10 is etched to form a trench 15 having a predetermined depth.

이어서, 도 1b에 도시된 바와 같이, 트렌치(15, 도 1a 참조)이 일부가 매립되도록 전체 구조 상부에 얇은 HDP USG막(16, 이하 라이너 HDP막이라 함)을 증착한다.Subsequently, as shown in FIG. 1B, a thin HDP USG film (hereinafter referred to as a liner HDP film) is deposited over the entire structure so that a portion of the trench 15 (see FIG. 1A) is embedded.

이어서, 도 1c에 도시된 바와 같이, 트렌치(15, 도 1a 참조)가 완전히 매립되도록 라이너 HDP막(16)을 포함하는 전체 구조 상부에 SOD막으로 PSZ막(17)을 형성한다.Subsequently, as shown in FIG. 1C, the PSZ film 17 is formed as an SOD film over the entire structure including the liner HDP film 16 so that the trench 15 (see FIG. 1A) is completely embedded.

이어서, 도 1d에 도시된 바와 같이, 화학적기계적연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정을 실시하여 패드 질화막(14) 상부의 산화막 물질을 모두 제거한다. 즉, CMP 공정시 패드 질화막(14)을 연마 정지막으로 이용하여 패드 질화막(14) 상부에 형성된 PSZ막(17) 및 라이너 HDP막(16)을 모두 제거한다.Subsequently, as shown in FIG. 1D, a chemical mechanical polishing (hereinafter referred to as CMP) process is performed to remove all oxide material on the pad nitride layer 14. That is, during the CMP process, both the PSZ film 17 and the liner HDP film 16 formed on the pad nitride film 14 are removed using the pad nitride film 14 as the polishing stop film.

이어서, 도 1e에 도시된 바와 같이, 습식식각공정(18)을 실시하여 PSZ막(17)을 게이트 산화막(11) 저부까지 리세스시킨다. 통상, 습식식각공정(18)시에는 100:1의 비율로 H20에 희석된 HF용액을 이용한다. Subsequently, as shown in FIG. 1E, the wet etching process 18 is performed to recess the PSZ film 17 to the bottom of the gate oxide film 11. Usually, in the wet etching process, HF solution diluted in H 2 0 is used at a ratio of 100: 1.

이어서, 도 1f에 도시된 바와 같이, 트렌치(15, 도 1a 참조)가 매립되도록 PSZ막(17)을 포함한 전체 구조 상부에 HDP막(19)을 두껍게 증착한다. 이는, 도 1e에서와 같이 실시한 습식식각공정시 PSZ막(17)이 빠르게 식각되어 소자분리막의 유효높이가 최적화되지 못함을 보상하기 위함이다.Subsequently, as shown in FIG. 1F, a thick HDP film 19 is deposited over the entire structure including the PSZ film 17 so that the trench 15 (see FIG. 1A) is embedded. This is to compensate for the fact that the effective height of the device isolation layer is not optimized because the PSZ layer 17 is rapidly etched during the wet etching process as shown in FIG. 1E.

이어서, CMP 공정을 실시하여 패드 질화막(14)의 상부 표면까지 HDP막(19)을 여마한다. 이로써, 트렌치(15) 내에 고립된 소자분리막(20)이 형성된다.Next, the CMP process is performed to open the HDP film 19 to the upper surface of the pad nitride film 14. As a result, an isolation layer 20 is formed in the trench 15.

이어서, 도 1g에 도시된 바와 같이, 인산용액(H3PO4)을 이용하여 패드 질화막(14, 도 1f 참조)을 제거하고, 습식 또는 건식식각공정을 통해 HDP막(19)을 일정 깊이 리세스시킨다. 이때, 버퍼 산화막(13, 도 1f 참조) 또한 제거된다. 이를 통해, 소자분리막의 유효높이를 최적화할 수 있다.Subsequently, as illustrated in FIG. 1G, the pad nitride film 14 (see FIG. 1F) is removed using a phosphoric acid solution (H 3 PO 4 ), and the HDP film 19 is removed to a predetermined depth through a wet or dry etching process. Set it. At this time, the buffer oxide film 13 (see FIG. 1F) is also removed. Through this, the effective height of the device isolation layer can be optimized.

그러나, 상기에서 설명한 종래 기술에 따른 플래시 메모리 소자의 소자분리막 형성방법을 적용하는 경우 다음과 같은 문제가 발생한다.However, the following problem occurs when the method of forming an isolation layer of a flash memory device according to the related art described above occurs.

즉, 도 1e에서와 같이, 동일한 식각 용액의 농도로 한번에 걸쳐 진행되는 습식식각공정(18)을 통해 PSZ막(17)을 리세스시키다 보면 PSZ막(17)이 제거되면서 노출되는 부분의 라이너 HDP막(16)이 손실('L' 부위 참조)되는 되는데, 이와 같이 라이너 HDP막(16)이 손실된 상태에서, 도 1f에서와 같이 HDP막(19)을 증착하다 보면 라이너 HDP막(16)이 손실로 인해 노출된 부분의 게이트 산화막(11)이 플라즈마에 의한 손상(damage, 'D' 부위 참조)을 입게 되는 문제가 발생한다.That is, as shown in FIG. 1E, when the PSZ film 17 is recessed through the wet etching process 18 which is performed at the same concentration of the etching solution at a time, the liner HDP is exposed while the PSZ film 17 is removed. The film 16 is lost (refer to the 'L' region). As the liner HDP film 16 is lost in this manner, when the HDP film 19 is deposited as shown in FIG. 1F, the liner HDP film 16 is lost. This loss causes the gate oxide film 11 in the exposed portion to be damaged by plasma (see 'D' region).

이에 따라, 소자의 싸이클링(cycling) 특성이 저하되고, 소자의 신뢰성 또한 저하되는 문제가 발생한다. 여기서, 싸이클링 특성이라 함은 반복되는 프로그램 및 소거 동작의 동작 특성을 말하는데, 게이트 산화막(11)이 손상되게 되면 프로그램 및 소거 동작시 플로팅 게이트가 정상적으로 동작할 수 없게 되므로 싸이클링 특성이 저하되는 것이다.Accordingly, there is a problem that the cycling characteristics of the device is lowered and the reliability of the device is also lowered. Here, the cycling characteristics refer to the operating characteristics of repeated program and erase operations. When the gate oxide layer 11 is damaged, the floating gates cannot operate normally during the program and erase operations, and thus the cycling characteristics are deteriorated.

도 2 내지 도 4는 종래기술에 따른 경우 소자의 싸이클링 특성 저하를 설명 하기 위해 도시한 도면이다. 도 2 내지 도 5를 참조하면, 검출되는 셀들이 모두 정상적인 문턱전압 범위(1~3V)내에 있지 않고 일부 셀들이 비정상적인 문턱전압 분포를 보임을 알 수 있다. 여기서, 'Vread'란 검출동작시 게이트에 인가되는 검출전압을 말하고, ISPP(Incremental Step Pulse Programming scheme)란 일반적으로 플래시 메모리 소자의 검출동작을 진행하는 방식을 말한다. 2 to 4 are diagrams for explaining the deterioration of the cycling characteristics of the device in accordance with the prior art. 2 to 5, it can be seen that the detected cells are not all within the normal threshold voltage range (1 to 3V) and some cells exhibit abnormal threshold voltage distribution. Here, 'Vread' refers to a detection voltage applied to a gate during a detection operation, and an incremental step pulse programming scheme (ISPP) generally refers to a method of performing a detection operation of a flash memory device.

또한, 도 5는 종래기술에 따라 플래시 메모리 소자의 소자분리막이 형성된 상태를 도시한 SEM(Scanning Electron Microscope) 사진이다. 도 5를 참조하면, 종래 기술에 따른 플래시 메모리 소자의 소자분리막 형성방법에 따른 경우 라이너 HDP막(16)의 측벽이 매우 취약한 구조('A' 부위 참조, 즉 측벽 두께가 매우 얇음)를 갖게 됨을 알 수 있다. 5 is a scanning electron microscope (SEM) photograph showing a state in which a device isolation film of a flash memory device is formed according to the related art. Referring to FIG. 5, according to the method of forming a device isolation layer of a flash memory device according to the related art, the sidewall of the liner HDP layer 16 has a very fragile structure (see 'A' portion, that is, the sidewall thickness is very thin). Able to know.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 반도체 소자의 소자분리막 형성공정시 게이트 절연막의 측벽을 보호하는 소자분리막용 절연막의 손실을 방지하여 소자의 싸이클링 특성 및 신뢰성을 개선시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.Therefore, the present invention has been proposed to solve the above problems, and can prevent the loss of the insulating film for the device isolation film to protect the sidewall of the gate insulating film during the device isolation film forming process of the semiconductor device can improve the cycling characteristics and reliability of the device An object of the present invention is to provide a method for forming a device isolation film of a semiconductor device.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 게이트 절연막, 게이트 도전막 및 패드 질화막을 차례로 형성하는 단계와, 상기 패드 질화 막, 상기 게이트 도전막, 상기 게이트 절연막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 매립되는 소자분리막용 제1 절연막 및 제2 절연막을 차례로 형성하는 단계와, 서로 농도를 달리하는 식각 용액을 이용하는 습식식각공정을 적어도 2회 이상 실시하여 상기 제2 절연막을 리세스시키는 단계와, 상기 트렌치 내에 매립되도록 상기 제2 절연막 상에 소자분리막용 제3 절연막을 형성하는 단계와, 상기 패드 질화막을 제거하는 단계와, 상기 제1 및 제3 절연막을 일정 깊이 리세스시키는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.According to an aspect of the present invention, a gate insulating film, a gate conductive film, and a pad nitride film are sequentially formed on a substrate, the pad nitride film, the gate conductive film, the gate insulating film, and the substrate. Etching a portion of the trench to form a trench, sequentially forming a first insulating layer and a second insulating layer for the device isolation layer embedded in the trench, and performing a wet etching process using etching solutions having different concentrations. Performing the above steps to recess the second insulating film, forming a third insulating film for device isolation film on the second insulating film so as to be buried in the trench, removing the pad nitride film, the first and A method of forming a device isolation film for a semiconductor device, the method including: recessing a third insulating film to a predetermined depth.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 구성요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and in the case where the layers are said to be "on" another layer or substrate, they may be formed directly on another layer or substrate or Or a third layer may be interposed therebetween. In addition, parts denoted by the same reference numerals (reference numbers) throughout the specification represent the same components.

실시예1Example 1

도 6a 내지 도 6i는 SOD 및 HDP를 소자분리막으로 이용하는 본 발명의 실시예1에 따른 플래시 메모리 소자의 소자분리막 형성방법을 설명하기 위하여 도시한 공정 단면도이다.6A through 6I are cross-sectional views illustrating a method of forming a device isolation film of a flash memory device according to a first embodiment of the present invention using SOD and HDP as device isolation films.

먼저, 도 6a에 도시된 바와 같이, 기판(100) 상에 게이트 절연막(101), 게이트 전극(플로팅 게이트)용 도전막(102, 이하 게이트 도전막이라 함), 버퍼 산화막(103) 및 패드 질화막(104)을 차례로 형성한다. 이때, 게이트 절연막(101)은 습식 또는 건식 또는 라디컬(radical) 산화공정을 이용하여 형성할 수 있고, 도전막(102)은 도프트(doped) 또는 언도프트(un-doped) 폴리실리콘막을 이용하여 형성할 수 있다.First, as shown in FIG. 6A, a gate insulating film 101, a conductive film 102 for a gate electrode (floating gate) (hereinafter referred to as a gate conductive film), a buffer oxide film 103, and a pad nitride film are formed on a substrate 100. 104 are formed in sequence. In this case, the gate insulating film 101 may be formed using a wet, dry, or radical oxidation process, and the conductive film 102 may be formed of a doped or un-doped polysilicon film. Can be formed.

이어서, 패드 질화막(104), 버퍼 산화막(103), 게이트 도전막(102), 게이트 절연막(101) 및 기판(100)의 일부를 식각하여 일정 깊이의 트렌치(105)를 형성한다.Subsequently, a portion of the pad nitride film 104, the buffer oxide film 103, the gate conductive film 102, the gate insulating film 101, and the substrate 100 are etched to form a trench 105 having a predetermined depth.

이어서, 도 6b에 도시된 바와 같이, 트렌치(105, 도 6a 참조)의 일부가 매립되도록 전체 구조 상부에 라이너 HDP막(106)을 증착한다.6B, a liner HDP film 106 is deposited over the entire structure so that a portion of the trench 105 (see FIG. 6A) is embedded.

이어서, 도 6c에 도시된 바와 같이, 트렌치(105, 도 6a 참조)가 완전히 매립되도록 라이너 HDP막(106)을 포함하는 전체 구조 상부에 SOD막으로 PSZ막(107)을 형성한다.Next, as shown in FIG. 6C, a PSZ film 107 is formed as an SOD film over the entire structure including the liner HDP film 106 so that the trench 105 (see FIG. 6A) is completely embedded.

이어서, 도 6d에 도시된 바와 같이, CMP 공정을 실시하여 패드 질화막(104) 상부의 산화막 물질을 모두 제거한다. 즉, CMP 공정시 패드 질화막(104)을 연마 정지막으로 이용하여 패드 질화막(104) 상부에 형성된 PSZ막(107) 및 라이너 HDP막(106)을 모두 제거한다.Subsequently, as illustrated in FIG. 6D, a CMP process is performed to remove all oxide material on the pad nitride film 104. That is, during the CMP process, both the PSZ film 107 and the liner HDP film 106 formed on the pad nitride film 104 are removed using the pad nitride film 104 as the polishing stop film.

이어서, 도 6e에 도시된 바와 같이, 1차 습식식각공정(108)을 실시하여 PSZ막(107)을 일정 깊이 리세스시킨다. 예컨대, 1차 습식식각공정(108)은 1~500:1의 비율로 H20에 희석된 HF 용액 또는 HF와 NH4F가 1~500:1의 비율로 혼합된 BOE(Buffered Oxide Etchant) 용액을 이용한다. 바람직하게는, 1차 습식식각공정(108)은 100:1의 비율로 H2O에 희석된 HF 용액(이하, 100:1 HF 용액이라 함) 또는 HF와 NH4F가 100:1의 비율로 혼합된 BOE 용액(이하, 100:1 BOE 용액이라 함)을 이용한다.Next, as shown in FIG. 6E, the first wet etching process 108 is performed to recess the PSZ film 107 to a predetermined depth. For example, the primary wet etching process 108 is a buffered oxide etchant (BOE) in which HF solution diluted in H 2 0 at a ratio of 1 to 500: 1 or HF and NH 4 F are mixed at a ratio of 1 to 500: 1. Use a solution. Preferably, the primary wet etching process 108 is a HF solution diluted in H 2 O at a ratio of 100: 1 (hereinafter referred to as a 100: 1 HF solution) or a ratio of 100: 1 of HF and NH 4 F. Mixed BOE solution (hereinafter referred to as 100: 1 BOE solution).

이때, 100:1 HF 또는 100:1 BOE 용액을 이용하여 1차 습식식각공정(108)을 진행하다 보면, 동도면에서와 같이 PSZ막(107)에 의해 노출된 부분의 라이너 HDP막(106)이 일정 두께 손실될 수 있다. At this time, when the first wet etching process 108 is performed using 100: 1 HF or 100: 1 BOE solution, the liner HDP film 106 of the portion exposed by the PSZ film 107 as shown in FIG. This constant thickness can be lost.

또한, 1차 습식식각공정(108) 진행시에는 습식식각 시간을 적절히 조절하여 PSZ막(107)의 유효높이(H1)가 약 200Å이 되도록 하는 것이 바람직하다. 여기서, PSZ막(107)의 유효높이(H1)라 함은 기판(100) 상으로 돌출된 PSZ막(107)의 높이를 말한다.In addition, during the first wet etching process 108, the wet etching time may be appropriately adjusted so that the effective height H 1 of the PSZ film 107 is about 200 μs. Here, the effective height H 1 of the PSZ film 107 refers to the height of the PSZ film 107 protruding onto the substrate 100.

이어서, 도 6f에 도시된 바와 같이, 1차 습식식각공정(108)과는 식각 용액의 농도를 달리하는 2차 습식식각공정(109)을 실시하여 PSZ막(107)을 게이트 절연막(101) 저부까지 리세스시킨다. 특히, 2차 습식식각공정(109)은 1차 습식식각공정(108)에서보다 식각 용액의 농도를 낮게 조절하는 것이 바람직하다.Subsequently, as shown in FIG. 6F, the second wet etching process 109 in which the concentration of the etching solution is different from the first wet etching process 108 is performed to form the PSZ film 107 at the bottom of the gate insulating film 101. Recess until. In particular, in the second wet etching process 109, it is preferable to control the concentration of the etching solution lower than in the first wet etching process 108.

예컨대, 2차 습식식각공정(109)은 50~1000:1의 비율로 H20에 희석된 HF 용액 또는 HF와 NH4F가 50~1000:1의 비율로 혼합된 BOE 용액을 이용한다. 바람직하게는, 2차 습식식각공정(109)은 500:1의 비율로 H2O에 희석된 HF 용액(이하, 500:1 HF 용액이라 함) 또는 HF와 NH4F가 500:1의 비율로 혼합된 BOE 용액(이하, 500:1 BOE 용액이라 함)을 이용한다.For example, the secondary wet etching process 109 uses a HF solution diluted in H 2 0 at a ratio of 50 to 1000: 1 or a BOE solution in which HF and NH 4 F are mixed at a ratio of 50 to 1000: 1. Preferably, the secondary wet etching process 109 is a HF solution diluted in H 2 O at a ratio of 500: 1 (hereinafter referred to as a 500: 1 HF solution) or a ratio of 500: 1 of HF and NH 4 F. Mixed BOE solution (hereinafter referred to as 500: 1 BOE solution).

이때, 500:1 HF 또는 500:1 BOE 용액을 이용하여 2차 습식식각공정(109)을 진행하다 보면, 동도면에서와 같이 PSZ막(107)에 의해 노출된 부분의 라이너 HDP막(106)이 거의 손실되지 않고 원래 두께를 유지할 수 있다.At this time, when the second wet etching process 109 is performed using the 500: 1 HF or 500: 1 BOE solution, the liner HDP film 106 of the portion exposed by the PSZ film 107 as shown in FIG. This hardly loses and the original thickness can be maintained.

즉, 본 발명의 실시예1에 따르면, 도 6e에서 먼저 일정 두께만큼의 PSZ막(107)을 고농도의 식각 용액으로 이용하여 1차 식각하고, 이후 이보다 저농도의 식각 용액으로 PSZ막(107)을 2차 식각한다. 이때, 1차 식각은 라이너 HDP막(106)이 손실이 최소화되도록 그 시간을 조절하여 실시하고 2차 식각은 1차 식각시보다 저농도의 식각 용액을 이용하기 때문에 라이너 HDP막(106)에 비해 PSZ막(107)이 선택적으로 식각이 잘 이루어지도록 할 수 있어, 기존보다 라이너 HDP막(106)의 손실을 현저히 감소시킬 수 있다.That is, according to the first embodiment of the present invention, first etching using a PSZ film 107 of a predetermined thickness as a high concentration of the etching solution in Figure 6e, and then etching the PSZ film 107 with a lower concentration of the etching solution than this. Second etching At this time, the first etching is performed by adjusting the time so that the loss of the liner HDP film 106 is minimized, and the second etching uses an etching solution having a lower concentration than the first etching, so that the PSZ is higher than the liner HDP film 106. The film 107 can be selectively etched well, significantly reducing the loss of the liner HDP film 106 than before.

특히, 이와 같이 서로 농도를 달리하는 습식식각공정은 1차 및 2차에 걸쳐 실시하는데 한정되지 않고 적어도 2회 이상에 걸쳐 반복적으로 실시할 수 있다. In particular, the wet etching process of different concentrations in this manner is not limited to the first and second steps, but may be repeatedly performed at least two times.

이어서, 도 6g에 도시된 바와 같이, 트렌치(105, 도 6a 참조)가 매립되도록 PSZ막(107) 상에 HDP막(110)을 두껍게 증착한다.Next, as shown in FIG. 6G, the HDP film 110 is thickly deposited on the PSZ film 107 so that the trench 105 (see FIG. 6A) is embedded.

이어서, CMP 공정을 실시하여 패드 질화막(104) 상의 산화막 물질을 모두 제거한다. 즉, 패드 질화막(104)을 연마 정지막으로 하는 CMP 공정을 실시하여 패드 질화막(104) 상으로 노출된 HDP막(110)을 제거한다.Subsequently, a CMP process is performed to remove all of the oxide material on the pad nitride film 104. That is, the CMP process using the pad nitride film 104 as the polishing stop film is performed to remove the HDP film 110 exposed on the pad nitride film 104.

이어서, 도 6h에 도시된 바와 같이, 인산용액을 이용한 습식식각공정을 실시하여 패드 질화막(104, 도 6g 참조)을 제거한다.Subsequently, as shown in FIG. 6H, the pad nitride film 104 (see FIG. 6G) is removed by performing a wet etching process using a phosphoric acid solution.

이어서, 도 6i에 도시된 바와 같이, 습식 또는 건식식각공정을 통해 HDP막(110) 및 라이너 HDP막(106)을 일정 깊이 리세스시킨다. 이때, 산화막 계열의 물질로 이루어진 버퍼 산화막(103, 도 6h 참조) 또한 제거된다. 이를 통해, 소자분리막(111)의 최종 유효높이를 적절하게 제어할 수 있다.6I, the HDP film 110 and the liner HDP film 106 are recessed to a predetermined depth through a wet or dry etching process. At this time, the buffer oxide film 103 (see FIG. 6H) made of an oxide film-based material is also removed. Through this, the final effective height of the device isolation film 111 can be properly controlled.

실시예2Example 2

도 7a 및 도 7b는 SOD 및 HDP를 소자분리막으로 이용하는 본 발명의 실시예2에 따른 플래시 메모리 소자의 소자분리막 형성방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는, 설명의 편의를 위해 본 발명의 실시예1과 동일한 공정에 대한 도면의 도시 및 이에 대한 설명은 생략하기로 한다. 본 발명의 실시예2는 실시예1과 모두 동일하게 진행하되, 1차 습식식각공정시 식각되는 PSZ막의 리세스 정도를 달리한다.7A and 7B are cross-sectional views illustrating a method of forming a device isolation film of a flash memory device according to a second embodiment of the present invention using SOD and HDP as device isolation films. Here, for the convenience of explanation, illustration of the drawings and description thereof for the same process as in the first embodiment of the present invention will be omitted. Example 2 of the present invention proceeds in the same manner as in Example 1, but differs in the degree of recess of the PSZ film to be etched during the first wet etching process.

먼저, 본 발명의 실시예1의 도 6d까지의 공정이 완료된 구조물을 제공한다.First, to provide a structure in which the process up to Figure 6d of Example 1 of the present invention is completed.

이어서, 도 7a에 도시된 바와 같이, 1차 습식식각공정(207)을 실시하여 PSZ막(206)을 일정 깊이 리세스시킨다. 예컨대, 1차 습식식각공정(207)은 1~500:1의 비율로 H20에 희석된 HF 용액 또는 HF와 NH4F가 1~500:1의 비율로 혼합된 BOE 용액을 이용한다. 바람직하게는, 1차 습식식각공정(207)은 100:1 HF 용액 또는 100:1 BOE 용액을 이용한다.Subsequently, as shown in FIG. 7A, the first wet etching process 207 is performed to recess the PSZ film 206 to a predetermined depth. For example, the first wet etching process 207 uses a HF solution diluted in H 2 O at a ratio of 1 to 500: 1 or a BOE solution in which HF and NH 4 F are mixed at a ratio of 1 to 500: 1. Preferably, the first wet etching process 207 uses a 100: 1 HF solution or a 100: 1 BOE solution.

이때, 100:1 HF 또는 100:1 BOE 용액을 이용하여 1차 습식식각공정(207)을 진행하다 보면, 동도면에서와 같이 PSZ막(206)에 의해 노출된 부분의 라이너 HDP막(205)이 일정 두께 손실될 수 있다. At this time, when the first wet etching process 207 is performed using 100: 1 HF or 100: 1 BOE solution, the liner HDP film 205 of the portion exposed by the PSZ film 206 as shown in FIG. This constant thickness can be lost.

이때, 본 발명의 실시예2에 따른 1차 습식식각공정(207) 진행시에는 실시예1에서와 달리 습식식각 시간을 적절히 조절하여 PSZ막(206)의 유효높이(H1)가 약 700Å이 되도록 하는 것이 바람직하다. 여기서, PSZ막(206)의 유효높이(H1)라 함은 기판(200) 상으로 돌출된 PSZ막(206)의 높이를 말한다. 이를 통해, 본 발명의 실시예1에서보다 고농도의 식각 용액에 노출되는 시간을 더욱 감소시켜 라이너 HDP막(205)의 손실을 최대한 감소시킬 수 있다.At this time, when the first wet etching process 207 according to the second embodiment of the present invention proceeds, the effective height (H 1 ) of the PSZ film 206 is about 700 kW by appropriately adjusting the wet etching time as in the first embodiment. It is desirable to. Here, the effective height H 1 of the PSZ film 206 refers to the height of the PSZ film 206 protruding onto the substrate 200. Through this, the loss of the liner HDP film 205 can be reduced as much as possible by further reducing the time exposed to the etching solution of high concentration than in the first embodiment of the present invention.

이어서, 도 7b에 도시된 바와 같이, 1차 습식식각공정(207)과는 식각 용액의 농도를 달리하는 2차 습식식각공정(208)을 실시하여 PSZ막(206)을 게이트 절연막(201) 저부까지 리세스시킨다. 특히, 2차 습식식각공정(208)은 1차 습식식각공정(207)에서보다 식각 용액의 농도를 낮게 조절하는 것이 바람직하다.Subsequently, as illustrated in FIG. 7B, the PSZ film 206 is formed on the bottom of the gate insulating film 201 by performing a second wet etching process 208 in which the concentration of the etching solution is different from that of the first wet etching process 207. Recess until. In particular, the second wet etching process 208 preferably controls the concentration of the etching solution to be lower than that of the first wet etching process 207.

예컨대, 2차 습식식각공정(208)은 50~1000:1의 비율로 H20에 희석된 HF 용액 또는 HF와 NH4F가 50~1000:1의 비율로 혼합된 BOE 용액을 이용한다. 바람직하게는, 2차 습식식각공정(208)은 500:1 HF 용액 또는 500:1 BOE 용액을 이용한다.For example, the second wet etching process 208 uses a HF solution diluted in H 2 O at a ratio of 50 to 1000: 1 or a BOE solution in which HF and NH 4 F are mixed at a ratio of 50 to 1000: 1. Preferably, the secondary wet etching process 208 uses a 500: 1 HF solution or a 500: 1 BOE solution.

이때, 500:1 HF 또는 500:1 BOE 용액을 이용하여 2차 습식식각공정(208)을 진행하다 보면, 동도면에서와 같이 PSZ막(206)에 의해 노출된 부분의 라이너 HDP 막(205)이 거의 손실되지 않고 원래 두께를 유지할 수 있다.At this time, when the second wet etching process 208 is performed using the 500: 1 HF or 500: 1 BOE solution, the liner HDP film 205 of the portion exposed by the PSZ film 206 as shown in FIG. This hardly loses and the original thickness can be maintained.

즉, 2차 식각시 1차 식각시보다 저농도의 식각 용액을 이용하기 때문에 라이너 HDP막(205)에 비해 PSZ막(206)이 선택적으로 식각이 잘 이루어지도록 할 수 있어, 기존보다 라이너 HDP막(205)의 손실을 현저히 감소시킬 수 있다.That is, since the etching solution uses a lower concentration of the etching solution at the time of the second etching than the first etching, the PSZ film 206 can be selectively etched better than the liner HDP film 205, so that the liner HDP film ( 205) loss can be significantly reduced.

특히, 이와 같이 서로 농도를 달리하는 습식식각공정은 1차 및 2차에 걸쳐 실시하는데 한정되지 않고 적어도 2회 이상에 걸쳐 반복적으로 실시할 수 있다. In particular, the wet etching process of different concentrations in this manner is not limited to the first and second steps, but may be repeatedly performed at least two times.

이후에는, 본 발명의 실시예1에서와 동일한 공정을 진행하여 소자분리막을 완성한다.Thereafter, the same process as in Example 1 of the present invention is performed to complete the device isolation film.

도 7a 및 도 7b에 도시되었으나, 미설명된 도면 부호 '200'은 기판, '201'은 게이트 절연막, '202'는 게이트 도전막, '203'은 버퍼 산화막이고, '204'는 패드 질화막이다. 7A and 7B, reference numeral 200 denotes a substrate, 201 a gate insulating film, 202 a gate conductive film, 203 a buffer oxide film, and 204 a pad nitride film. .

도 8은 본 발명의 실시예1 및 2에 따라 플래시 메모리 소자의 소자분리막이 형성된 상태를 도시한 SEM 사진이다. 도 8을 참조하면, 본 발명의 실시예에 따른 플래시 메모리 소자의 소자분리막 형성방법에 따른 경우 라이너 HDP막의 측벽이 기존에 비해 강화된 구조('B' 부위 참조, 즉 측벽 두께가 기존보다 현저히 두꺼워짐)를 갖게 됨을 알 수 있다. FIG. 8 is a SEM photograph showing a state in which an isolation layer of a flash memory device is formed according to Embodiments 1 and 2 of the present invention. Referring to FIG. 8, according to the method of forming a device isolation layer of a flash memory device according to an embodiment of the present invention, the sidewall of the liner HDP layer is strengthened as compared to the conventional structure (see 'B' region, that is, the sidewall thickness is significantly thicker than the conventional structure. You will have a burden.

본 발명의 기술 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예1 및 실시예2에서는 1차 식각공정에서보다 2차 식각공정에서 식각 용액의 농도를 낮게 하여 PSZ막을 리세스시키는 것에 한정하여 설명 하였으나, 본 발명은 이에 한정되지 않고 1차 식각공정에서보다 2차 식각공정에서 식각 용액의 농도를 높게 하여 PSZ막을 리세스시킬 수도 있다. 이때에는, 2차 식각공정시 라이너 HDP막에 대한 손실을 유발하지 않는 식각 용액이 필요하다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. Particularly, in Examples 1 and 2 of the present invention, the concentration of the etching solution is lowered in the secondary etching process than in the primary etching process so as to recess the PSZ film, but the present invention is not limited thereto. The PSZ film may be recessed by increasing the concentration of the etching solution in the secondary etching process rather than in the secondary etching process. In this case, an etching solution that does not cause loss to the liner HDP film during the secondary etching process is required. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, SOD 및 HDP를 소자분리막으로 이용하는 비휘발성 메모리 소자 제조공정에 있어서, SOD막의 일종인 PSZ막을 리세스시키기 위한 습식식각공정을 적어도 2회 이상에 걸쳐 진행하되, 최초로 실시하는 1차 습식식각공정과 이후로 실시하는 2차 습식식각공정시 사용되는 식각 용액의 농도를 서로 달리함으로써, PSZ막 증착 전에 형성되는 라이너 HDP막의 손실을 최소화할 수 있다. 따라서, 게이트 절연막 양측부의 라이너 HDP막 손실을 억제하여 소자의 싸이클링 특성을 개선시킬 수 있다.As described above, according to the present invention, in the nonvolatile memory device manufacturing process using SOD and HDP as the device isolation film, a wet etching process for recessing the PSZ film, which is a type of SOD film, is performed at least two times. By varying the concentration of the etching solution used in the first wet etching process and the second wet etching process, which are performed first, the loss of the liner HDP film formed before the deposition of the PSZ film can be minimized. Therefore, the liner HDP film loss on both sides of the gate insulating film can be suppressed to improve the cycling characteristics of the device.

또한, 본 발명에 의하면, 후속으로 진행되는 HDP막 증착시 플라즈마에 대한 영향성, 습기(moisture)에 대한 영향성, 후속 세정공정시 세정 용액에 대한 영향성을 최소화하여 소자의 싸이클링 특성 및 신뢰성을 개선시킬 수 있다. In addition, according to the present invention, the cycling characteristics and reliability of the device are minimized by minimizing the effects on plasma, the effects on moisture, and the cleaning solution during the subsequent cleaning process. Can be improved.

Claims (9)

기판 상에 게이트 절연막, 게이트 도전막 및 패드 질화막을 차례로 형성하는 단계;Sequentially forming a gate insulating film, a gate conductive film, and a pad nitride film on the substrate; 상기 패드 질화막, 상기 게이트 도전막, 상기 게이트 절연막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계;Etching a portion of the pad nitride film, the gate conductive film, the gate insulating film, and the substrate to form a trench; 상기 트렌치를 포함한 상기 패드 질화막 상부면 단차를 따라 제1 절연막을 증착하는 단계;Depositing a first insulating film along a step of an upper surface of the pad nitride film including the trench; 상기 트렌치가 완전히 매립되도록 상기 제1 절연막 상에 제2 절연막을 증착하는 단계;Depositing a second insulating film on the first insulating film to completely fill the trench; 상기 패드 질화막 상으로 노출된 상기 제1 및 제2 절연막을 제거하는 단계;Removing the first and second insulating layers exposed on the pad nitride layer; 서로 농도를 달리하는 식각 용액을 이용하는 습식식각공정을 적어도 2회 이상 실시하여 상기 제2 절연막을 리세스시키는 단계;Recessing the second insulating layer by performing at least two wet etching processes using etching solutions having different concentrations; 상기 트렌치 내에 매립되도록 상기 제2 절연막 상에 소자분리막용 제3 절연막을 형성하는 단계;Forming a third insulating film for the isolation layer on the second insulating film so as to be embedded in the trench; 상기 패드 질화막을 제거하는 단계; 및Removing the pad nitride film; And 상기 제1 및 제3 절연막을 일정 깊이 리세스시키는 단계Recessing the first and third insulating layers to a predetermined depth 를 포함하는 반도체 소자의 소자분리막 형성방법.Device isolation film forming method of a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 제2 절연막을 리세스시키는 단계는,Recessing the second insulating film, 최초로 실시하는 제1 습식식각공정시 사용되는 식각 용액의 농도가 이후로 실시하는 제2 습식식각공정시 사용되는 식각 용액의 농도보다 높도록 하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.A method of forming an isolation layer in a semiconductor device, characterized in that the concentration of the etching solution used in the first wet etching process to be performed first is higher than the concentration of the etching solution used in the second wet etching process to be performed later. 제 2 항에 있어서,The method of claim 2, 상기 제1 습식식각공정은,The first wet etching process, 1~500:1의 비율로 H20에 희석된 HF 용액 또는 HF와 NH4F가 1~500:1의 비율로 혼합된 BOE 용액을 이용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.A method of forming an isolation layer in a semiconductor device, comprising using a HF solution diluted in H 2 O at a ratio of 1 to 500: 1 or a BOE solution in which HF and NH 4 F are mixed at a ratio of 1 to 500: 1. 제 3 항에 있어서,The method of claim 3, wherein 상기 제2 습식식각공정은,The second wet etching process, 50~1000:1의 비율로 H20에 희석된 HF 용액 또는 HF와 NH4F가 50~1000:1의 비율로 혼합된 BOE 용액을 이용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.A method of forming an isolation layer in a semiconductor device, comprising using a HF solution diluted in H 2 0 at a ratio of 50 to 1000: 1 or a BOE solution in which HF and NH 4 F are mixed at a ratio of 50 to 1000: 1. 제 1 항에 있어서, The method of claim 1, 상기 제2 절연막을 리세스시키는 단계는,Recessing the second insulating film, 최초로 실시하는 제1 습식식각공정시 사용되는 식각 용액의 농도가 이후로 실시하는 제2 습식식각공정시 사용되는 식각 용액의 농도보다 낮도록 하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the concentration of the etching solution used in the first wet etching process is lower than the concentration of the etching solution used in the second wet etching process. 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 5, 상기 제1 및 제3 절연막은 동일한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And the first and third insulating layers are formed of the same material. 제 6 항에 있어서,The method of claim 6, 상기 제1 및 제3 절연막은 HDP(High Density Plasma)막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.The first and third insulating layers are HDP (High Density Plasma) film forming method of the device isolation film, characterized in that formed by. 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 5, 상기 제2 절연막은 SOD(Spin On Dielectric)막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And the second insulating layer is formed of a spin on dielectric (SOD) film. 삭제delete
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