KR100893595B1 - Method for forming isolation layer of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 소자분리막 형성시, 소자의 싸이클링 특성을 개선시킬 수 있고, 게이트 전극 측벽에 인접하여 형성되는 소자분리막용 절연막의 오버행을 제거하여 소자분리막의 보이드 발생을 억제할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 게이트 절연막, 게이트 도전막 및 패드 질화막을 차례로 형성하는 단계와, 상기 패드 질화막, 상기 게이트 도전막, 상기 게이트 절연막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 일부가 매립되도록 상기 트렌치를 포함한 전체 구조 상부면 단차를 따라 소자분리막용 제1 절연막을 두번에 나누어 증착하되, 제1 증착시보다 제2 증착시 인가되는 전력을 높게 하는 단계와, 상기 제1 절연막 상에 상기 트렌치 내에 매립되는 소자분리막용 제2 절연막을 형성하는 단계와, 제1 습식식각공정을 실시하여 상기 제1 절연막 증착시 발생된 상기 제1 절연막의 오버행을 제거함과 동시에 상기 제2 절연막을 리세스시키는 단계와, 상기 제1 습식식각공정보다 낮은 농도로 제2 습식식각공정을 실시하여 상기 제2 절연막을 리세스시키는 단계와, 상기 제2 절연막 상에 상기 트렌치 내에 매립되는 소자분리막용 제3 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.The present invention can improve the cycling characteristics of the device when forming the device isolation film of the semiconductor device, and can suppress the generation of voids in the device isolation film by removing the overhang of the insulating film for the device isolation film formed adjacent to the sidewall of the gate electrode To provide a device isolation film forming method of the present invention, to form a gate insulating film, a gate conductive film and a pad nitride film in turn on the substrate, the pad nitride film, the gate conductive film, the gate insulating film and the substrate Forming a trench by etching a portion of the trench, and depositing the first insulating layer for the device isolation layer in two portions along the step height of the entire structure including the trench so that a portion of the trench is filled, Increasing the power applied during deposition, and in the trench on the first insulating film Forming a buried second insulating film for the device isolation film; performing a first wet etching process to remove an overhang of the first insulating film generated during the deposition of the first insulating film, and simultaneously recessing the second insulating film; And recessing the second insulating film by performing a second wet etching process at a concentration lower than that of the first wet etching process, and forming a third insulating film for device isolation layer embedded in the trench on the second insulating film. It provides a device isolation film forming method of a semiconductor device comprising the step.

반도체 소자, 소자분리막, 저전력, 습식식각공정, PSZ Semiconductor device, device isolation film, low power, wet etching process, PSZ

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위하여 도시한 공정 단면도.1A to 1H are cross-sectional views illustrating a method of forming a device isolation film of a semiconductor device in accordance with an embodiment of the present invention.

도 2는 라이너 HDP막의 전체 두께를 1000Å으로 하여 증착하였을 때의 오버행 정도를 도시한 TEM(Transmission Electron Microscope) 사진.FIG. 2 is a TEM (Transmission Electron Microscope) photograph showing the degree of overhang when the entire thickness of the liner HDP film is deposited at 1000 GPa.

도 3은 라이너 HDP막의 전체 두께를 1300Å으로 하여 증착하였을 때의 오버행 정도를 도시한 TEM 사진.3 is a TEM photograph showing the degree of overhang when the entire thickness of the liner HDP film is deposited at 1300 GPa.

도 4는 상기한 바와 같이 본 발명의 실시예에 따라 라이너 HDP막을 두번에 나누어 증착하되 이를 인시튜로 실시하는 경우와, 기존과 같이 고전력 조건으로 라이너 HDP막을 한번에 증착하는 경우의 문턱전압 분포 특성을 도시한 도면.FIG. 4 shows the threshold voltage distribution characteristics when the liner HDP film is divided into two layers according to an embodiment of the present invention, but is deposited in-situ, and when the liner HDP film is deposited at a time under a high power condition as before. Figure shown.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 기판 11 : 게이트 절연막10 substrate 11 gate insulating film

12 : 게이트 도전막 13 : 버퍼 산화막12 gate conductive film 13 buffer oxide film

14 : 패드 질화막 15 : 트렌치14 pad nitride film 15 trench

16 : 월산화막 17 : 라이너 HDP막16: moon oxide film 17: liner HDP film

A : 오버행 18 : PSZ막A: overhang 18: PSZ film

19 : 제1 습식식각공정 20 : 제2 습식식각공정19: the first wet etching process 20: the second wet etching process

21 : HDP막 22, 22A : 소자분리막21: HDP film 22, 22A: device isolation film

23 : 건식식각공정23: dry etching process

본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 반도체 소자의 소자분리막 형성방법, 더욱 구체적으로는 HDP(High Density Plasma) USG(Undoped Silicate Glass) 및 PSZ(PolySilaZane)를 소자분리막으로 이용하는 플래시 메모리 소자의 소자분리막 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a method of forming a device isolation layer of a semiconductor device, and more particularly, to a flash memory device using HDP (High Density Plasma) USG (Undoped Silicate Glass) and PSZ (PolySilaZane) as device isolation layers. The present invention relates to a device isolation film forming method.

메모리 공정 기술의 발달과 더불어 반도체 소자의 선폭은 점차 감소하게 되었다. 이에 따라, 액티브 영역(active region) 사이의 필드 영역(field region) 폭이 감소하게 되었고, 이로 인해, 필드 영역에 형성되는 트렌치(trench)의 종횡비가 증가하여 트렌치 내에 소자분리막을 매립시키는 공정이 어려워졌다.With the development of memory processing technology, the line width of semiconductor devices has gradually decreased. As a result, the width of the field region between the active regions is reduced, which increases the aspect ratio of the trenches formed in the field region and makes it difficult to embed the device isolation layer in the trench. lost.

따라서, 이러한 소자분리막의 매립 특성을 향상시키기 위해 기존에 이용하던 HDP USG(이하, HDP라 함) 대신에 스핀 코팅(spin coating) 방식으로 증착되는 SOD(Spin On Dielectric)막의 일종인 PSZ를 이용하여 트렌치를 매립하는 기술이 제 안되었다. 그러나, PSZ는 습식식각율이 빠르고 불균일하다는 물질 특성을 갖고 있어 습식식각공정 적용시 소자분리막의 유효높이(EFH, Effective Field oxide Height)를 불균일하게 하는 문제가 있다.Therefore, PSZ, which is a type of spin on dielectric (SOD) film that is deposited by spin coating instead of HDP USG (hereinafter referred to as HDP), which is conventionally used to improve the buried property of the device isolation layer, is used. Techniques for filling trenches have been proposed. However, PSZ has a material property that the wet etch rate is fast and uneven, so that the effective field oxide height (EFH) of the device isolation layer is uneven when the wet etch process is applied.

이러한 문제를 해결하기 위하여 최근에는 소자분리막 형성시 얇은 라이너(liner) HDP막을 이용하여 트렌치의 일부를 먼저 매립한 후, 다시 PSZ막을 이용하여 트렌치를 완전히 매립시킨 다음 이를 일정 깊이 리세스(recess)시키고, 그 상부에 다시 두꺼운 HDP막을 증착하는 방법이 제안되었다. In order to solve this problem, recently, when forming a device isolation layer, a portion of the trench is first filled with a thin liner HDP film, and then the trench is completely filled using a PSZ film, and then recessed to a certain depth. A method of depositing a thick HDP film on top of the same has been proposed.

그러나, 이러한 종래 기술에 따른 플래시 메모리 소자의 소자분리막 형성방법을 적용하는 경우 다음과 같은 문제가 발생한다.However, when the device isolation film forming method of the flash memory device according to the prior art is applied, the following problems occur.

첫째, 통상 라이너 HDP막은 고전력(high power) 조건에서 증착하게 되는데, 이때, 고전력을 인가하게 됨에 따라 라이너 HDP막의 측벽에 인접하여 형성된 플로팅 게이트가 플라즈마 데미지(plasma damage)를 입는 문제가 발생하게 된다. 이는 소자의 싸이클링(cycling) 특성을 저하시키는 원인이 된다. 여기서, 싸이클링 특성이라 함은 반복되는 프로그램 및 소거 동작의 동작 특성을 말하는데, 플로팅 게이트가 데미지를 입게 되면 프로그램 및 소거 동작시 플로팅 게이트가 정상적으로 동작할 수 없게 되므로 싸이클링 특성이 저하되는 것이다.First, a liner HDP film is usually deposited under a high power condition. In this case, as the high power is applied, a floating gate formed adjacent to the sidewall of the liner HDP film suffers from plasma damage. This causes a decrease in the cycling characteristics of the device. Here, the cycling characteristic refers to an operation characteristic of repeated program and erase operations. When the floating gate is damaged, the cycling characteristic is deteriorated since the floating gate cannot operate normally during the program and erase operations.

둘째, 통상적으로 라이너 HDP막 증착시 발생되는 오버행(over-hang)이 PSZ막을 리세스시키기 위한 습식식각공정 후에도 제거되지 않아 후속으로 진행되는 HDP막 증착공정시 보이드(void)가 발생하는 문제가 있다.Second, there is a problem that voids are generated during the subsequent HDP film deposition process because the over-hang generated during the deposition of the liner HDP film is not removed even after the wet etching process for recessing the PSZ film. .

셋째, 통상 최종적으로 소자분리막의 유효높이(Effective Field oxide Height, EFH)를 제어하기 위한 습식식각공정이 장시간 진행되는데, 이때 습식식각공정시 사용되는 케미컬(chemical)이 플로팅 게이트 내부로 침투하게 되면서 싸이클링 특성이 열화되는 문제가 발생한다.Third, the wet etching process for controlling the effective field oxide height (EFH) of the device isolation layer is finally performed for a long time. At this time, the chemical used during the wet etching process penetrates into the floating gate and cycles. There is a problem of deterioration of characteristics.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 다음과 같은 목적들이 있다.Accordingly, the present invention has been proposed to solve the above problems, and has the following objects.

첫째, 본 발명은 반도체 소자의 소자분리막 형성시, 소자의 싸이클링 특성을 개선시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.First, it is an object of the present invention to provide a method for forming a device isolation film of a semiconductor device capable of improving the cycling characteristics of the device when forming the device isolation film of the semiconductor device.

둘째, 본 발명은 반도체 소자의 소자분리막 형성시, 게이트 전극 측벽에 인접하여 형성되는 소자분리막용 절연막의 오버행을 제거하여 소자분리막의 보이드 발생을 억제할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 다른 목적이 있다.Second, the present invention provides a method of forming a device isolation film of a semiconductor device capable of suppressing the generation of voids in the device isolation film by removing the overhang of the insulating film for the device isolation film formed adjacent to the sidewall of the gate electrode when forming the device isolation film of the semiconductor device. There is another purpose.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 게이트 절연막, 게이트 도전막 및 패드 질화막을 차례로 형성하는 단계와, 상기 패드 질화막, 상기 게이트 도전막, 상기 게이트 절연막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 일부가 매립되도록 상기 트렌치를 포함한 전체 구조 상부면 단차를 따라 소자분리막용 제1 절연막을 두번에 나누어 증착하되, 제1 증착시보다 제2 증착시 인가되는 전력을 높게 하는 단계와, 상기 제1 절연막 상에 상기 트렌치 내에 매립되는 소자분리막용 제2 절연막을 형성하는 단계와, 제1 습식식각공정을 실시하여 상기 제1 절연막 증착시 발생된 상기 제1 절연막의 오버행을 제거함과 동시에 상기 제2 절연막을 리세스시키는 단계와, 상기 제1 습식식각공정보다 낮은 농도로 제2 습식식각공정을 실시하여 상기 제2 절연막을 리세스시키는 단계와, 상기 제2 절연막 상에 상기 트렌치 내에 매립되는 소자분리막용 제3 절연막을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.According to an aspect of the present invention, a gate insulating film, a gate conductive film, and a pad nitride film are sequentially formed on a substrate, and the pad nitride film, the gate conductive film, the gate insulating film, and the substrate may be formed. Etching a portion to form a trench, and depositing the first insulating layer for the device isolation layer in two portions along the step height of the entire structure including the trench so that a portion of the trench is buried, and depositing the second portion more than the first deposition. Increasing the power applied during the step, forming a second insulating film for the isolation layer buried in the trench on the first insulating film, and performing a first wet etching process to form the first insulating film. Removing the overhang of the first insulating film and recessing the second insulating film at a concentration lower than that of the first wet etching process. Performing a second wet etching process to recess the second insulating film, and forming a third insulating film for the device isolation film embedded in the trench on the second insulating film. To provide.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 구성요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and in the case where the layers are said to be "on" another layer or substrate, they may be formed directly on another layer or substrate or Or a third layer may be interposed therebetween. In addition, parts denoted by the same reference numerals (reference numbers) throughout the specification represent the same components.

실시예Example

도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는, 일례로 공지된 ASA- STI(Advanced Self Aligned-Shallow Trench Isolation) 공정을 적용하는 플래시 메모리 소자의 소자분리막 형성방법에 대해 설명하기로 한다.1A to 1H are cross-sectional views illustrating a method of forming a device isolation film of a semiconductor device in accordance with an embodiment of the present invention. Here, a method of forming an isolation layer of a flash memory device to which an ASA-STI (Advanced Self Aligned-Shallow Trench Isolation) process is known will be described.

먼저, 도 1a에 도시된 바와 같이, 기판(10) 상에 게이트 절연막(11), 게이트 전극(플로팅 게이트)용 도전막(12, 이하 게이트 도전막이라 함), 버퍼 산화막(13) 및 패드 질화막(14)을 차례로 형성한다. 이때, 게이트 절연막(11)은 습식 또는 건식 산화공정을 이용하여 형성할 수 있고, 게이트 도전막(12)은 도프트(doped) 또는 언도프트(un-doped) 폴리실리콘막을 이용하여 형성할 수 있다.First, as shown in FIG. 1A, a gate insulating film 11, a conductive film 12 for a gate electrode (floating gate) (hereinafter referred to as a gate conductive film), a buffer oxide film 13, and a pad nitride film are formed on a substrate 10. (14) are formed in sequence. In this case, the gate insulating layer 11 may be formed using a wet or dry oxidation process, and the gate conductive layer 12 may be formed using a doped or undoped polysilicon layer. .

이어서, 패드 질화막(14), 버퍼 산화막(13), 게이트 도전막(12), 게이트 절연막(11) 및 기판(10)의 일부를 식각하여 일정 깊이의 트렌치(15)를 형성한다.Subsequently, portions of the pad nitride film 14, the buffer oxide film 13, the gate conductive film 12, the gate insulating film 11, and the substrate 10 are etched to form trenches 15 having a predetermined depth.

이어서, 도 1b에 도시된 바와 같이, 월산화(wall oxidation)공정을 실시하여 트렌치(15, 도 1a 참조)의 내부면을 따라 월산화막(16)을 형성한다. 여기서, 월산화공정은 퍼니스(furnace) 또는 라디컬(radical) 방식을 이용하여 700~900℃의 온도 조건에서 실시하는 것이 바람직하다. 또한, 월산화막(16)은 30~80Å의 두께로 형성하는 것이 바람직하다.Subsequently, as illustrated in FIG. 1B, a wall oxidation process is performed to form a monthly oxide film 16 along the inner surface of the trench 15 (see FIG. 1A). Here, the monthly oxidation process is preferably carried out at a temperature condition of 700 ~ 900 ℃ using a furnace (furnace) or a radical (radical) method. In addition, the monthly oxide film 16 is preferably formed to a thickness of 30 ~ 80 ~.

이때, 버퍼 산화막(13) 및 패드 질화막(14)의 양측벽에서는 산화가 미비하게 이루어지므로, 월산화막(16)을 동도면에서와 같이 도시하였다.At this time, since the oxidation is insufficient on both side walls of the buffer oxide film 13 and the pad nitride film 14, the monthly oxide film 16 is shown as in the same figure.

이어서, 트렌치(15)의 일부가 매립되도록 월산화막(16)을 포함한 패드 질화막(14) 상에 라이너 HDP막(17)을 증착한다. 특히, 라이너 HDP막(17)의 증착은 서로 전력의 범위를 달리하는 조건으로 2단계에 나누어 이루어진다. Subsequently, the liner HDP film 17 is deposited on the pad nitride film 14 including the monthly oxide film 16 so that a portion of the trench 15 is embedded. In particular, the deposition of the liner HDP film 17 is divided into two stages under different power ranges.

예컨대, 먼저 저전력(low power) 조건에서 첫번째 라이너 HDP막(17)을 증착 한 후, 이와 인시튜(in-situ)로 고전력 조건에서 두번째 라이너 HDP막(17)을 증착한다. 바람직하게는, 라이너 HDP막(17)은 매립 특성의 확보를 위해 트렌치(15, 도 1a 참조)의 측벽에서 150Å의 두께를 갖고 트렌치(15)의 바닥부에서 1500Å 이하의 두께를 갖도록, 첫번째 라이너 HDP막(17)은 150Å의 두께로 증착하고 두번째 라이너 HDP막(17)은 850~1350Å의 두께로 증착한다. 즉, 라이너 HDP막(17)의 총두께는 1000~1500Å이 되어야 한다.For example, first depositing the first liner HDP film 17 under low power conditions, and then depositing the second liner HDP film 17 under high power conditions in-situ. Preferably, the first liner is such that the liner HDP film 17 has a thickness of 150 microns at the sidewall of the trench 15 (see FIG. 1A) and a thickness of 1500 microns or less at the bottom of the trench 15 to ensure the buried characteristics. The HDP film 17 is deposited to a thickness of 150 kPa and the second liner HDP film 17 is deposited to a thickness of 850 to 1350 kPa. That is, the total thickness of the liner HDP film 17 should be 1000-1500 kPa.

여기서, 먼저 저전력 조건에서 첫번째 라이너 HDP막(17)을 일정 두께 증착하는 이유는, 기존에 고전력 조건으로 라이너 HDP막 증착시 발생되는 플라즈마 데미지를 최소화하기 위함이다. 이를 통해, 라이너 HDP막 증착시 발생되는 플라즈마 데미지에 의한 소자의 싸이클링 특성 저하를 방지할 수 있다. Here, the reason why the first liner HDP film 17 is deposited at a predetermined thickness under low power condition is to minimize plasma damage generated when the liner HDP film is deposited under the high power condition. Through this, it is possible to prevent the deterioration of the cycling characteristics of the device due to plasma damage generated during deposition of the liner HDP film.

통상, 이와 같은 라이너 HDP막(17)의 증착시에는 오버행('A' 부위 참조)이 발생할 수 있다. 오버행이란, 동도면에서와 같이 트렌치(15) 입구부에서 상대적으로 두꺼운 두께로 막이 형성되는 것을 말한다.In general, an overhang (see 'A' region) may occur when the liner HDP film 17 is deposited. An overhang means that a film is formed with a relatively thick thickness at the inlet portion of the trench 15 as in the same figure.

도 2 및 도 3은 라이너 HDP막(17) 증착시 발생되는 오버행을 설명하기 위해 도시한 TEM(Transmission Electron Microscope) 사진이다. 구체적으로, 도 2는 라이너 HDP막(17)의 전체 두께를 1000Å으로 하여 증착하였을 때의 오버행 정도를 도시한 도면이고, 도 3은 라이너 HDP막(17)의 전체 두께를 1300Å으로 하여 증착하였을 때의 오버행 정도를 도시한 도면이다. 2 and 3 are Transmission Electron Microscope (TEM) photographs for explaining the overhang generated when the liner HDP film 17 is deposited. Specifically, FIG. 2 is a view showing the degree of overhang when the total thickness of the liner HDP film 17 is 1000 kPa, and FIG. 3 is the deposition of the liner HDP film 17 at 1300 kPa. Is a diagram showing the degree of overhang of.

도 2 및 도 3을 참조하면, 라이너 HDP막(17)의 전체 두께에 차이가 있어도 오버행 정도에는 큰 차이가 없음을 알 수 있다. 예컨대, 라이너 HDP막(17)의 전체 두께를 1000Å으로 하여 증착하였을 때 오버행 정도는 75Å이고, 라이너 HDP막(17)의 전체 두께를 1300Å으로 하여 증착하였을 때 오버행 정도는 73Å이다.2 and 3, even if there is a difference in the overall thickness of the liner HDP film 17, it can be seen that there is no significant difference in the degree of overhang. For example, when the overall thickness of the liner HDP film 17 is deposited at 1000 mW, the overhang degree is 75 mW, and when the overall thickness of the liner HDP film 17 is 1300 mW, the overhang degree is 73 mW.

또한, 도 4는 상기한 바와 같이 본 발명의 실시예에 따라 라이너 HDP막을 두번에 나누어 증착하되 이를 인시튜로 실시하는 경우(in-situ liner)와, 기존과 같이 고전력 조건으로 라이너 HDP막을 한번에 증착하는 경우(BASE)의 문턱전압 분포 특성을 도시한 도면이다. 그리고, 하기의 표 1은 도 4에 도시된 'B'를 통해 도출된 실험결과를 수치적으로 표현한 것이다. In addition, FIG. 4 is divided into two liner HDP film according to an embodiment of the present invention as described above, but in situ (in-situ liner), and the liner HDP film is deposited at a time under high power conditions as before Is a diagram showing the threshold voltage distribution characteristic in the case of (BASE). And, Table 1 below is a numerical representation of the experimental results derived through 'B' shown in FIG.

Figure 112006096652367-pat00001
Figure 112006096652367-pat00001

도 4 및 표 1을 참조하면, 본 발명의 실시예에 따라 라이너 HDP막(17)을 두번에 나누어 증착하되 이를 인시튜로 실시하는 경우(in-situ liner)에는 기존(BASE)에 비해 문턱전압 변동폭(Vt Shift)이 감소하는 것을 알 수 있다. 예컨대, 문턱전압 변동폭(Vt Shift)이 라이너 HDP막을 두번에 나누어 증착하되 이를 인시튜로 실시하는 경우(in-situ liner)에는 1kV에서 0.79V, 10kV에서 1.17V인데 반하여, 고전력 조건으로 한번에 증착하는 경우(BASE)에는 1kV에서 1.04V, 10kV에서 1.29V이다. 이는, 고전력 조건으로 한번에 증착하는 경우(BASE)가 인시튜로 두번에 나누어 증착하는 경우(in-situ liner)에 비해 문턱전압 변동폭(Vt Shift)이 증가함을 나타낸다.Referring to Figure 4 and Table 1, according to an embodiment of the present invention to deposit the liner HDP film 17 in two separate but in situ (in-situ liner) when the threshold voltage compared to the conventional (BASE) It can be seen that the Vt shift decreases. For example, when the threshold voltage variation (Vt Shift) is deposited by dividing the liner HDP film in two portions, but in-situ liner, it is 0.79V at 1kV and 1.17V at 10kV. In the case of BASE, it is 1.04V at 1kV and 1.29V at 10kV. This indicates that the threshold voltage variation range (Vt Shift) is increased compared to the case where the BASE is deposited at once in a high power condition (BASE) in two separate in situ (in-situ liner).

즉, 본 발명의 실시예에 따라 라이너 HDP막을 두번(저전력->고전력)에 나누어 증착하되 이를 인시튜로 진행하게 되면 기존보다 안정적인 문턱전압 분포를 갖게 된다.That is, according to an embodiment of the present invention, the liner HDP film is deposited twice (low power-> high power), but if it proceeds in situ, the threshold voltage distribution is more stable than before.

이어서, 도면에 도시하진 않았지만, 후속으로 증착될 PSZ막(18, 도 1c 참조)의 코팅(coating) 불량을 억제하기 위해 FN 또는 BON 공정을 진행할 수 있다. 이때, FN 공정이란 H2O와 불산(HF)이 50:1 비율로 혼합된 용액을 이용하는 F 세정 및 NH4OH, H2O2 및 H2O가 1:4:20의 비율로 혼합된 25℃ 온도의 용액을 이용하는 N 세정을 순차적으로 진행하는 공정을 말하고, BON 공정이란 (H2SO4/H2O2 혼합용액), BOE(Buffered Oxide Etchant) 용액 및 SC(Standard Cleaning)-1 용액을 순차적으로 이용하는 공정을 말한다. Subsequently, although not shown in the drawings, a FN or BON process may be performed to suppress coating defects of the PSZ film 18 (see FIG. 1C) to be subsequently deposited. In this case, the FN process refers to F washing using a mixture of H 2 O and hydrofluoric acid (HF) at a ratio of 50: 1, and NH 4 OH, H 2 O 2 and H 2 O at a ratio of 1: 4: 20. Refers to the process of sequentially performing N-cleaning using a solution having a temperature of 25 ° C., and the BON process (H 2 SO 4 / H 2 O 2 mixed solution), BOE (Buffered Oxide Etchant) solution, and SC (Standard Cleaning) -1 The process of using a solution sequentially.

통상, BOE 용액은 HF와 NH4F가 100:1 또는 300:1로 혼합된 용액을 말하고, SC-1 용액은 NH4OH, H2O2 및 H2O 용액이 소정 비율로 혼합된 용액을 말한다. 바람직하게는, FN 공정은 10초간 진행하고 BON 공정은 2초간 진행한다.Typically, the BOE solution refers to a solution in which HF and NH 4 F are mixed at 100: 1 or 300: 1, and the SC-1 solution is a solution in which NH 4 OH, H 2 O 2 and H 2 O solutions are mixed at a predetermined ratio. Say Preferably, the FN process proceeds for 10 seconds and the BON process proceeds for 2 seconds.

이어서, 도 1c에 도시된 바와 같이, 트렌치(15, 도 1a 참조)가 완전히 매립되도록 라이너 HDP막(17) 상에 PSZ막(18)을 코팅한 후, 열공정(annealing)을 실시하여 이를 큐어링(curing)한다. 여기서, PSZ막(18)은 5500~6000Å의 두께로 도포하는 것이 바람직하고, 열공정은 약 2시간 가량 실시하여 350Å의 두께만큼 PSZ막(18)을 큐어링하는 것이 바람직하다.Subsequently, as shown in FIG. 1C, the PSZ film 18 is coated on the liner HDP film 17 so that the trench 15 (see FIG. 1A) is completely embedded, and then thermally treated to anneal it. Curing Here, the PSZ film 18 is preferably coated with a thickness of 5500 to 6000 kPa, and the thermal process is preferably performed for about 2 hours to cure the PSZ film 18 by a thickness of 350 kPa.

이어서, 화학적기계적연마(Chemical Mechanical Polishign, 이하 CMP라 함) 공정을 실시하여 패드 질화막(14) 상의 절연 물질을 모두 제거한다. 즉, 패드 질화막(14)을 연마 정지막으로 하는 CMP 공정을 실시하여 패드 질화막(14) 상으로 노출된 라이너 HDP막(17) 및 PSZ막(18)을 제거한다. 이때, CMP 공정은 LSS(Low Selectivity Slurry) 및 HSS(High Selectivity Slurry)를 순차적으로 이용하는 것이 바람직하다.Subsequently, a chemical mechanical polishing (CMP) process is performed to remove all of the insulating material on the pad nitride film 14. That is, the CMP process using the pad nitride film 14 as the polishing stop film is performed to remove the liner HDP film 17 and the PSZ film 18 exposed on the pad nitride film 14. In this case, it is preferable that the CMP process sequentially uses a low selectivity slurry (LSS) and a high selectivity slurry (HSS).

이어서, 도 1d에 도시된 바와 같이, 제1 습식식각공정(19)을 실시하여 PSZ막(18)을 일정 깊이 리세스시킴과 동시에 라이너 HDP막(17)의 오버행(도 1c의 'A' 부위 참조)을 제거한다. 예컨대, 제1 습식식각공정(19)은 100:1의 비율로 H2O에 희석된 HF 용액(100:1 HF)을 이용하여 라이너 HDP막(17)의 오버행을 제거한다. 이를 통해, 소자분리막 내에 보이드가 발생하는 것을 억제할 수 있다.Subsequently, as shown in FIG. 1D, the first wet etching process 19 is performed to recess the PSZ film 18 to a predetermined depth, and at the same time, overhang the liner HDP film 17 (the 'A' portion of FIG. 1C). Remove it). For example, the first wet etching process 19 removes the overhang of the liner HDP film 17 using HF solution (100: 1 HF) diluted in H 2 O at a ratio of 100: 1. Through this, generation of voids in the device isolation film can be suppressed.

바람직하게는, 제1 습식식각공정(19)시에는 잔류하는 PSZ막(18)의 유효높이가 0Å이 되도록 한다. 여기서, PSZ막(18)의 유효높이라 함은 기판(10) 상으로 돌출되는 PSZ막(18)의 높이를 말한다.Preferably, in the first wet etching process 19, the effective height of the remaining PSZ film 18 is set to 0 kV. Here, the effective height of the PSZ film 18 refers to the height of the PSZ film 18 protruding onto the substrate 10.

이어서, 도 1e에 도시된 바와 같이, 제1 습식식각공정(19, 도 1d 참조)에서보다 낮은 농도로 제2 습식식각공정(20)을 실시하여 PSZ막(18)을 전공정에서보다 더욱 깊이 리세스시킨다. 예컨대, 제2 습식식각공정(20)은 500:1의 비율로 H2O에 희석된 HF 용액(500:1 HF)을 이용하여 제1 습식식각공정(19)에서보다 라이너 HDP막(17)과 PSZ막(18) 간의 식각 선택비를 증가시킨다. 이때, 라이너 HDP막(17)과 PSZ막(18) 간의 식각 선택비를 증가시킨다는 것은 라이너 HDP막(17)과 PSZ막(18) 간의 식각율 차이를 증가시킨다는 것이다. Subsequently, as shown in FIG. 1E, the second wet etching process 20 is performed at a lower concentration than in the first wet etching process 19 (see FIG. 1D) so that the PSZ film 18 is deeper than in the previous process. Recess. For example, the second wet etching process 20 uses the HF solution (500: 1 HF) diluted in H 2 O at a ratio of 500: 1 than the first wet etching process 19 in the liner HDP film 17. And the etching selectivity between the PSZ film 18 is increased. In this case, increasing the etch selectivity between the liner HDP film 17 and the PSZ film 18 increases the difference in the etch rate between the liner HDP film 17 and the PSZ film 18.

이에 따라, 라이너 HDP막(17)에 대해서는 식각이 거의 이루어지지 않고 PSZ막(18)에 대해서만 식각이 활발히 이루어지게 되므로, 본 발명의 실시예에 따르면 기존보다 라이너 HDP막(17)의 손실을 현저히 감소시킬 수 있게 된다. 즉, 본 발명의 실시예에 따르면 게이트 도전막(12) 측벽에 존재하는 라이너 HDP막(17)의 두께를 충분히 확보하여 소자의 싸이클링 특성을 개선시킬 수 있다.Accordingly, since the etching of the liner HDP film 17 is hardly performed and the etching is performed only on the PSZ film 18, the loss of the liner HDP film 17 is remarkably reduced according to the embodiment of the present invention. Can be reduced. That is, according to the exemplary embodiment of the present invention, the cycling characteristics of the device may be improved by sufficiently securing the thickness of the liner HDP film 17 existing on the sidewalls of the gate conductive film 12.

이어서, 도 1f에 도시된 바와 같이, 트렌치(15, 도 1a 참조)가 완전히 매립되도록 PSZ막(18) 상에 다시 HDP막(21)을 두껍게 증착한다. Subsequently, as shown in FIG. 1F, the HDP film 21 is thickly deposited again on the PSZ film 18 so that the trench 15 (see FIG. 1A) is completely embedded.

이어서, CMP 공정을 실시하여 패드 질화막(14) 상의 산화막 물질을 모두 제거한다. 즉, 패드 질화막(14)을 연마 정지막으로 하는 CMP 공정을 실시하여 패드 질화막(14) 상의 라이너 HDP막(17) 및 HDP막(21)을 모두 제거한다. 이로써, 트렌치(15) 내에 고립된 형태로 소자분리막(22)이 형성된다.Subsequently, a CMP process is performed to remove all the oxide material on the pad nitride film 14. That is, the CMP process using the pad nitride film 14 as the polishing stop film is performed to remove both the liner HDP film 17 and the HDP film 21 on the pad nitride film 14. As a result, the device isolation layer 22 is formed in the trench 15 in an isolated form.

이어서, 도 1g에 도시된 바와 같이, 패드 질화막(14, 도 1f 참조)을 제거한다. 패드 질화막(14)의 제거시에는 HF와 NH4F가 300:1로 혼합된 BOE 용액을 이용하거나 100:1의 비율로 H2O로 희석된 HF 용액을 이용한다.Subsequently, as shown in FIG. 1G, the pad nitride film 14 (see FIG. 1F) is removed. When the pad nitride layer 14 is removed, a BOE solution in which HF and NH 4 F are mixed at 300: 1 is used or an HF solution diluted with H 2 O at a ratio of 100: 1 is used.

이어서, 도면에 도시하진 않았지만, PCL(Periphery Closed Layer) 마스크를 형성하여, 이를 식각 마스크로 이용한 식각공정을 실시함으로써, 셀 영역의 소자분리막(22)만을 일정 깊이로 리세스시킬 수 있다. 여기서, PCL 마스크란 반도체 소자의 메모리 셀을 구동시키기 위한 구동 회로를 포함하는 주변 회로 소자가 형성되는 주변회로 영역을 보호하기 위한 마스크로써, 메모리 셀이 형성되는 셀 영역을 개방(open)시키는 구조로 형성한다.Subsequently, although not shown in the drawings, a peripheral closed layer (PCL) mask may be formed and an etching process using the same as an etching mask may be performed to recess only the device isolation layer 22 in the cell region to a predetermined depth. Here, the PCL mask is a mask for protecting a peripheral circuit region in which a peripheral circuit element including a driving circuit for driving a memory cell of a semiconductor element is formed. The PCL mask has a structure of opening a cell region in which a memory cell is formed. Form.

이때, PCL 마스크 및 식각공정을 적용하는 이유는, 셀 영역과 주변회로 영역에서의 소자분리막의 유효높이를 각각 별도로 제어하기 위함이다.In this case, the reason why the PCL mask and the etching process are applied is to separately control the effective height of the device isolation layer in the cell region and the peripheral circuit region.

이어서, 스트립(strip) 공정을 실시하여 PCL 마스크를 제거하고 세정공정을 실시할 수 있다. Subsequently, a strip process may be performed to remove the PCL mask and perform a cleaning process.

이어서, 도 1h에 도시된 바와 같이, 건식식각공정(23)을 실시하여 소자분리막(22A)을 일정 깊이 리세스시킴으로써, 소자분리막(22A)의 유효높이를 조절한다. 이러한 건식식각공정(23) 시에는 소자분리막(22A)과 함께 산화막 물질로 이루어진 버퍼 산화막(13, 도 1g 참조) 또한 함께 제거된다. 이때, 산화막과 폴리실리콘막 간의 식각 선택비 차이에 의해 게이트 도전막(12)은 식각이 이루어지지 않는다. Subsequently, as shown in FIG. 1H, an effective height of the device isolation film 22A is adjusted by performing a dry etching process 23 to recess the device isolation film 22A to a predetermined depth. In the dry etching process 23, the buffer oxide film 13 (see FIG. 1G) made of an oxide film is also removed together with the device isolation film 22A. At this time, the gate conductive layer 12 is not etched due to the difference in the etching selectivity between the oxide layer and the polysilicon layer.

이렇듯, 본 발명의 실시예에서는 최종적으로 소자분리막의 유효높이 제어를 위해 건식식각공정을 적용하게 되므로, 기존에 습식식각공정 적용시 플로팅 게이트 내부로 케미컬이 침투하여 발생되는 소자의 싸이클링 특성 저하를 방지할 수 있다.As such, in the exemplary embodiment of the present invention, the dry etching process is finally applied to control the effective height of the device isolation layer, and thus, the degradation of the cycling characteristics of the device caused by chemical penetration into the floating gate when the wet etching process is conventionally applied. can do.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들이 있다.As described above, according to the present invention, the following effects are obtained.

첫째, 본 발명에 의하면, 라이너 HDP막 증착시 먼저 저전력 조건에서 첫번째 라이너 HDP막을 일정 두께 증착한 후 고전력 조건에서 두번째 라이너 HDP막을 증착함으로써, 고전력 조건으로만 라이너 HDP막 증착시 발생되는 플라즈마 데미지에 의한 소자의 싸이클링 특성 저하를 방지할 수 있다. First, according to the present invention, by depositing a first liner HDP film at a low power condition and then depositing a second liner HDP film at a high power condition when depositing the liner HDP film, the plasma damage generated when the liner HDP film is deposited only at a high power condition. The deterioration of the cycling characteristics of the device can be prevented.

둘째, 본 발명에 의하면, PSZ막을 리세스시키기 위한 습식식각공정을 두번에 걸쳐 진행하되, 첫번째 습식식각공정시 100:1 HF를 이용하여 라이너 HDP막의 오버행을 제거함으로써, 소자분리막 내에 보이드가 발생하는 것을 억제할 수 있다. 따라서, 소자분리막의 소자분리 특성을 개선시킬 수 있다.Second, according to the present invention, the wet etching process for recessing the PSZ film is performed twice, and in the first wet etching process, the void is generated in the device isolation film by removing the overhang of the liner HDP film using 100: 1 HF. Can be suppressed. Therefore, device isolation characteristics of the device isolation film can be improved.

셋째, 본 발명에 의하면, PSZ막을 리세스시키기 위한 습식식각공정을 두번에 걸쳐 진행하되, 두번째 습식식각공정시 500:1 HF를 이용하여 라이너 HDP막의 손실 없이 PSZ막을 선택적으로 식각함으로써, 게이트 도전막 측벽에 존재하는 라이너 HDP막의 두께를 충분히 확보하여 소자의 싸이클링 특성을 개선시킬 수 있다.Third, according to the present invention, the wet etching process for recessing the PSZ film is performed twice, and in the second wet etching process, 500: 1 HF is used to selectively etch the PSZ film without loss of the liner HDP film, thereby providing a gate conductive film. By sufficiently securing the thickness of the liner HDP film present on the sidewall, the cycling characteristics of the device may be improved.

넷째, 본 발명에 의하면, 최종적으로 소자분리막의 유효높이 제어를 위해 건식식각공정을 적용하게 되므로, 기존에 습식식각공정 적용시 플로팅 게이트 내부로 케미컬이 침투하여 발생되는 소자의 싸이클링 특성 저하를 방지할 수 있다.Fourthly, according to the present invention, since the dry etching process is finally applied to control the effective height of the device isolation layer, it is possible to prevent deterioration of the cycling characteristics of the device caused by chemical penetration into the floating gate when the conventional wet etching process is applied. Can be.

Claims (12)

기판 상에 게이트 절연막, 게이트 도전막 및 패드 질화막을 차례로 형성하는 단계;Sequentially forming a gate insulating film, a gate conductive film, and a pad nitride film on the substrate; 상기 패드 질화막, 상기 게이트 도전막, 상기 게이트 절연막 및 상기 기판의 일부를 식각하여 트렌치를 형성하는 단계;Etching a portion of the pad nitride film, the gate conductive film, the gate insulating film, and the substrate to form a trench; 상기 트렌치의 일부가 매립되도록 상기 트렌치를 포함하는 전체 구조 상부면 단차를 따라 고밀도 플라즈마(High Density Plasma, HDP) 증착법을 사용하여 라이너용 제1 절연막을 제1 증착과 제2 증착으로 나누어 순차적으로 증착하되, 상기 제1 증착시보다 상기 제2 증착시 인가되는 전력을 높게 하는 단계;The first insulating film for the liner is divided into a first deposition and a second deposition sequentially using a high density plasma (HDP) deposition method along a step top of the entire structure including the trench so that a portion of the trench is buried. However, the step of increasing the power applied during the second deposition than the first deposition; 상기 제1 절연막 상에 상기 트렌치 내에 매립되는 소자분리막용 제2 절연막을 형성하는 단계;Forming a second insulating film for a device isolation film buried in the trench on the first insulating film; 제1 습식식각공정을 실시하여 상기 제1 절연막 증착시 발생된 상기 제1 절연막의 오버행을 제거함과 동시에 상기 제2 절연막을 리세스시키는 단계;Performing a first wet etching process to remove an overhang of the first insulating film generated during the deposition of the first insulating film, and simultaneously recessing the second insulating film; 상기 제1 습식식각공정시 사용한 식각용액보다 낮은 농도를 갖는 식각용액을 사용한 제2 습식식각공정을 실시하여 상기 제2 절연막을 리세스시키는 단계; 및Recessing the second insulating layer by performing a second wet etching process using an etching solution having a lower concentration than the etching solution used in the first wet etching process; And 상기 제2 절연막 상에 상기 트렌치 내에 매립되는 소자분리막용 제3 절연막을 형성하는 단계Forming a third insulating film for a device isolation layer buried in the trench on the second insulating film 를 포함하는 반도체 소자의 소자분리막 형성방법.Device isolation film forming method of a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 제3 절연막을 형성하는 단계 후,After forming the third insulating film, 상기 패드 질화막을 제거하는 단계; 및Removing the pad nitride film; And 최종적으로 소자분리막의 유효높이를 제어하도록 상기 제1 및 제3 절연막을 리세스시키는 단계Finally recessing the first and third insulating films to control the effective height of the device isolation film. 를 더 포함하는 반도체 소자의 소자분리막 형성방법.Device isolation film forming method of a semiconductor device further comprising. 제 2 항에 있어서,The method of claim 2, 상기 제1 및 제3 절연막을 리세스시키는 단계는,Recessing the first and third insulating layers, 건식식각공정을 실시하여 이루어지는 반도체 소자의 소자분리막 형성방법.A device isolation film forming method of a semiconductor device formed by performing a dry etching process. 제 2 항에 있어서,The method of claim 2, 상기 패드 질화막을 제거하는 단계는,Removing the pad nitride film, HF와 NH4F가 300:1로 혼합된 BOE 용액 또는 100:1의 비율로 H2O에 희석된 HF 용액을 이용하는 반도체 소자의 소자분리막 형성방법.A method of forming an isolation layer in a semiconductor device using a BOE solution in which HF and NH 4 F are mixed at 300: 1 or HF solution diluted in H 2 O at a ratio of 100: 1. 제 1 항에 있어서,The method of claim 1, 상기 패드 질화막을 형성하는 단계 전,Before forming the pad nitride film, 상기 게이트 도전막 상에 버퍼 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 소자분리막 형성방법.And forming a buffer oxide film on the gate conductive film. 제 1 항에 있어서,The method of claim 1, 상기 제2 절연막을 형성하는 단계 전,Before forming the second insulating film, 불산(HF)을 포함하는 용액을 이용한 F세정과 수산화암모늄(NH4OH)을 포함하는 용액을 이용한 N세정을 순차적으로 진행하는 FN공정 또는 황산(H2SO4)을 포함하는 용액을 이용한 B세정, BOE(Buffered Oxide Etchant)용액을 이용한 O세정 및 수산화암모늄을 포함하는 용액을 이용한 N세정을 순차적으로 진행하는 BON공정을 실시하는 단계를 더 포함하는 반도체 소자의 소자분리막 형성방법.FN process that sequentially proceeds F cleaning using a solution containing hydrofluoric acid (HF) and N cleaning using a solution containing ammonium hydroxide (NH 4 OH) or B using a solution containing sulfuric acid (H 2 SO 4 ) A method of forming a device isolation film for a semiconductor device, the method comprising: performing a BON process which sequentially performs cleaning, O-cleaning using a BOE (Buffered Oxide Etchant) solution, and N-cleaning using a solution containing ammonium hydroxide. 제 1 항 내지 제 6 항 중 어느 하나의 항에 있어서, The method according to any one of claims 1 to 6, 상기 제1 습식식각공정은 100:1의 비율로 H20에 희석된 HF 용액을 이용하는 반도체 소자의 소자분리막 형성방법.The first wet etching process is a method of forming a device isolation layer of a semiconductor device using HF solution diluted in H 2 0 at a ratio of 100: 1. 제 7 항에 있어서,The method of claim 7, wherein 상기 제2 습식식각공정은 500:1의 비율로 H20에 희석된 HF 용액을 이용하는 반도체 소자의 소자분리막 형성방법.The second wet etching process is a method of forming a device isolation layer of a semiconductor device using HF solution diluted in H 2 0 at a ratio of 500: 1. 제 1 항 내지 제 6 항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 6, 상기 제1 절연막을 증착하는 단계는,Depositing the first insulating film, 상기 제1 증착과 상기 제2 증착이 인시튜로 이루어지는 반도체 소자의 소자분리막 형성방법.The method of claim 1, wherein the first deposition and the second deposition are in situ. 제 1 항 내지 제 6 항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 6, 상기 제1 절연막은 총 두께가 1000~1500Å이 되도록 두번에 나누어 증착하는 반도체 소자의 소자분리막 형성방법.The first insulating film is a method of forming a device isolation layer of a semiconductor device to be deposited in two times so that the total thickness is 1000 ~ 1500Å. 제 1 항 내지 제 6 항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 6, 상기 제2 절연막을 형성하는 단계는,Forming the second insulating film, PSZ(PolySilaZane)막을 도포하는 단계; 및Applying a PSZ (PolySilaZane) film; And 열공정을 통해 상기 PSZ막을 큐어링하는 단계Curing the PSZ film through a thermal process 를 포함하는 반도체 소자의 소자분리막 형성방법.Device isolation film forming method of a semiconductor device comprising a. 제 1 항 내지 제 6 항 중 어느 하나의 항에 있어서,The method according to any one of claims 1 to 6, 상기 제1 및 제3 절연막은 HDP(High Density Plasma)막으로 형성하는 반도체 소자의 소자분리막 형성방법.And forming the first and third insulating layers as a high density plasma (HDP) film.
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