KR100794892B1 - 수직배열형 액정 디스플레이 - Google Patents

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Abstract

복수의 픽셀영역을 포함하며 각각의 픽셀영역은 소스라인과 게이트 라인에 의해 구동되는 수직배열형 액정 디스플레이는 서로 마주보는 제1기판과 제2기판, 그 사이의 액정층; 제1기판위에 형성되어 제1픽셀전극과 제2픽셀전극에 각각 연결된 제1픽셀구동소자와 제2픽셀구동소자; 제1픽셀구동소자와 제2픽셀구동소자는 서로 다른 개방 전류를 가져서, 액정층은 서로 다른 방향을 가지는 두 개의 액정층으로 구성될 수 있도록 제1픽셀전극과 제2픽셀전극이 서로 다른 전압을 가지며, 복수의 슬릿을 가지는 제1픽셀전극과 제2픽셀전극; 제2기판의 내측면에 형성되어진 하나이상의 돌출부와 슬롯을 가지는 공통전극을 포함하고 있다.
수직배열, 액정디스플레이, LCD, 광시야각

Description

수직배열형 액정 디스플레이{VERTICAL ALIGNMENT TYPE LIQUID CRYSTAL DISPLAYS}
도 1은 서로 다른 시야각을 가지고 있는 수직 배열형 액정 디스플레이의 전압-투과율의 도표,
도 2는 픽셀 분할의 개략도,
도 3은 도 2에 따른 종래 액정 디스플레이의 개략도,
도 4는 도 2에 따른 또 다른 종래 액정 디스플레이의 개략도,
도 5는 본 발명에 따른 수직 배열형 액정 디스플레이의 개략도,
도 6은 본 발명에 따른 또 다른 수직 배열형 액정 디스플레이의 개략도,
도 7은 본 발명에 따른 첫번째 수직 배열형 액정 디스플레이의 픽셀 배치 개략도,
도 8은 본 발명에 따른 두번째 수직 배열형 액정 디스플레이의 픽셀 배치 개략도,
도 9는 본 발명에 따른 세번째 수직 배열형 액정 디스플레이의 픽셀 배치 개략도이다.
본 발명은 액정 디스플레이에 관한 것으로, 상세하게는 광시야각(widen viewing angle)을 가지고 있는 수직 배열형 액정 디스플레이(vertical alignment type liquid crystal display)에 관한 것이다.
빠른 반응시간이라는 특징은 수직배열형 액정 디스플레이가 액정 디스플레이 분야를 선도하게 만들었다. 그러나 In plane Switch (IPS) 타입의 액정 디스플레이와 비교해 볼 때, 수직배열형 액정 디스플레이의 좁은 시야각은 장래의 발전에 장애가 되었다. 사각(oblique angle)에서 수직배열형 액정 디스플레이를 보면, 감마 유실 현상(gamma washout phenomenon)이 일어나서, 이는 화면을 보기 어렵게 만든다.
도 1은 서로 다른 시야각을 가진 수직배열형 액정 디스플레이의 전압-투과율(voltage-transmittance)의 개략도이다. 도 1에서 곡선(11)은 수직배열형 액정 디스플레이를 0도에서 정상적으로 보는 경우의 전압-투과율 곡선이고, 곡선(12)은 60도의 사각에서의 곡선이다. 수직배열형 액정 디스플레이의 특성에 따르면 투과율은 원칙적으로 전압이 증가하면 함께 증가한다. 만약에 투과율이 전압이 증가함에 따라 증가하지 못하거나 감소하면 색 분산(color dispersion)이 생겨난다. 예를 들어 곡선 12의 경우 전압이 3V에서 4V로 증가함에 따라 투과율이 그 만큼 증가하지 않아서, 곡선(12)의 색 분산이 곡선(11)의 색분산보다 더욱 안 좋다. 위에서 언급 된 문제를 해결하기 위해 사용되는 기술 중에 픽셀 분할(pixel division) 기술이 많이 사용된다. 도 2는 픽셀 분할의 개략도이다. 도 2에서 픽셀은 두 개의 픽셀, 즉, V1의 전압을 가진 제1 픽셀(21)과 V2의 전압을 가진 제2 픽셀(22)로 나뉘어 지는데, 여기서 V1≠V2이다. 전원이 공급되면 제1픽셀과 제2픽셀 영역이 서로 다른 전압을 가지므로, 액정 원소 L1과 L2는 서로 다른 방향으로 배열되어 색분산 문제가 개선될 수 있다. 도 3은 도 2에 따른 종래 디스플레이의 픽셀 개략도이다. 도 3에서 서로 다른 전압 V1과 V2를 만들기 위하여 픽셀 전극(pixel electrode)위에 유전층(dielectric layer)(30)이 형성된다. 픽셀 전극위에 유전층을 형성하는 것은 색 분산 문제를 개선할 수 있으나, 셀의 간격이 일정하지 않아서 얼룩(mura)이나 잔상(after-image) 문제를 일으킨다. 도 4는 도 2에 따른 또 다른 종래 디스플레이의 개략도이다. 도 3에서 셀의 간격이 일정하지 않아서 생기는 나쁜 효과를 개선하기 위하여, 유전층(43)에 형성된 커플링 캐퍼시터가 픽셀 전극(42)에 연결되어서 제1픽셀전극과 제2픽셀전극이 서로 다른 전압 V1과 V2를 가지게 한다. 셀 간격이 일정하지 않아서 생기는 문제는 해결할 수 있지만, 유전층의 저밀도 성질 때문에 액정은 잔상을 가진다.
본 발명의 목적은 수직배열형 액정 디스플레이의 감마 유실 현상을 개선하고 해결하기 위함이다.
본 발명의 또 다른 목적은 픽셀 전극 유니트에서 두 개의 다른 픽셀 전극을 구동하기 위하여 서로 다른 개방 전류(open current)를 가진 두 개의 박막 트랜지스터(thin film transistor)를 사용함으로써 수직 배열형 액정 디스플레이의 감마 손실 현상을 개선하고 해결하기 위함이다.
광시야각을 가진 수직 배열형 액정 디스플레이가 제시되어진다. 제1 실시예로서, 복수의 픽셀영역으로 구성되어 있고, 각각의 픽셀영역은 소스 라인과 게이트 라인에 의해 구동되는 수직배열형 액정 디스플레이는 중간에 액정층을 가지며 서로 마주보는 제1기판과 제2기판; 제1기판위에 형성된 제1픽셀 전극과 제2픽셀 전극에 각각 연결된 제1픽셀 구동 소자(a first pixel driving device)와 제2픽셀 구동 소자를 포함하고 있다. 제1 픽셀전극과 제2 픽셀 전극은 복수의 슬릿(slit)을 가지고 있는데, 제1픽셀구동소자와 제2픽셀구동소자는 서로 다른 개방 전류를 가지게 되어 결과적으로 제1픽셀 전극과 제2픽셀전극은 서로 다른 전압을 가지게 되어 액정층은 서로 다른 두 개의 방향을 가지는 액정영역을 가지게 된다. 하나이상의 돌출부(protrusions)나 슬릿(slit)을 가지고 있는 공통 전극(common electrode)이 제2기판의 내측면에 형성된다.
나아가 제1 실시예에서 제1픽셀구동소자와 제2픽셀구동소자는 두 개의 박막 트랜지스터일 수 있다.
제2 실시예에서 수직 배열형 액정 디스플레이는 복수의 픽셀 영역으로 구성되어 있는데, 각각의 픽셀영역은 제1기판위에 형성된 가로로 확장된 게이트 라인과 세로로 확장된 소스라인을 포함하고 있다. 제1기판위에 형성되는 제1 박막 트랜지스터는 제1 소스와 제1 드레인을 가지고 있다. 제1기판위에 형성되는 제2 박막 트랜지스터는 제2소스와 제2드레인을 가지고 있는데, 제1박막 트랜지스터와 제2박막 트랜지스터는 서로 다른 개방 전류를 가지고 있다. 복수의 슬릿을 가지고 있는 제1픽셀전극은 제1드레인을 통하여 제1소스에 연결되어 있어서 제1픽셀전극은 제1전압을 가지게 된다. 복수의 슬릿을 가지고 있는 제2픽셀전극는 전기적으로 제2드레인을 통하여 제2소스에 연결되어 있어서 제2픽셀전극이 제1전압과 다른 제2전압을 가지게 되는데, 제1 전압과 제2전압에는 전압차가 있게 된다. 제2기판은 제1기판의 반대쪽에 위치한다. 액정층은 제1기판과 제2기판 사이에 위치한다. 제2기판의 내측면에 형성되어 복수의 슬릿과 돌출부를 가지고 있는 공통전극은 제1픽셀전극과 제2픽셀전극에 전압차를 발생시켜서 액정층은 두 개의 서로 다른 액정방향을 가지게 된다.
제3 실시예로서, 수직 배열형 액정 디스플레이는 복수의 픽셀영역으로 구성되어 있는데, 각각의 픽셀영역은 제1기판위에 형성된 가로로 확장된 게이트 라인과 세로로 확장된 소스라인으로 구성되어 있다. 제1기판위에 형성된 제1박막트랜지스터는 제1소스와 제1드레인을 포함한다. 제1기판위에 형성된 제2박막트랜지스터는 제1소스와 제2드레인을 포함하고 있는데, 제1박막 트랜지스터와 제2박막 트랜지스터는 서로 다른 개방 전류를 가진다. 복수의 슬릿을 가지고 있는 제1픽셀 전극은 전기적으로 제1드레인을 통하여 제1소스에 연결되어서 제1픽셀전극이 제1전압을 가지게 한다. 복수의 슬릿을 가지고 있는 제2픽셀 전극은 전기적으로 제2드레인을 통하여 제1소스에 연결되어서 제2픽셀전극이 제1전압과 다른 제2전압을 가지는데, 여기서 제1전압과 제2전압은 전압차가 존재한다. 제2기판은 액정층을 사이에 두고 제1기판의 반대편에 위치한다. 제2기판의 내측면에 형성되면서 복수의 슬릿과 돌출부를 가지고 있는 공통전극은 제1픽셀전극과 제2픽셀전극의 전압차를 만들어 액정층은 두 개의 서로 다른 액정 방향을 가지게 된다.
본 발명의 보다 광범위한 적용 범위는 아래에 기술될 상세한 설명에서 명확해질 것이다. 본 발명의 기술적 사상과 범위안에서 여러 가지 변화와 변형이 본 발명의 상세한 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명하므로, 발명의 상세한 설명과 특정한 실시예는 단지 설명을 위한 것에 불과한 것으로 이해되어져야 한다.
도5는 본 발명에 따른 일실시예의 개략도이다. 다중 구역 수직 배열 (multi-domain vertical alignment, MVA) 타입 액정 디스플레이(50)는 상부 기판(51)과 상부기판(51)의 반대편에 위치한 하부 기판(52)으로 구성되어 있으며, 그 사이에 액정(도 5에 미도시)이 위치한다. 인-주석산화물 또는 인-아연 산화물층과 같은 공통전극(58)은 상부기판(51)의 내측면에 형성된다. 공통전극(58)은 액정 원소의 방향을 바꾸기 위하여 절연물질 또는 포토레지스트 물질같은 복수의 돌출부(53)를 가지고 있다. 하부 기판(52)은 각각 제1픽셀전극과 제2픽셀전극에 전기적으로 연결된 제1구동소자(driving device)와 제2구동소자를 가지고 있는데, 여기서 제1픽셀 전극(56)은 제2픽셀전극(57)에 연결되어 있지는 않다. 제1픽셀전극(56)과 제2픽셀전극(57)은 하나 이상의 슬릿(59)을 가지고 있다. 박막 트랜지스터와 같은 제1구동소자(54)와 제2구동소자(55)는 제1픽셀전극(56)과 제2픽셀전극(57)이 서로 다른 전압(V1, V2)을 가져서 액정 원소가 서로 다른 방향을 가질수 있도록 하기 위하여 서로 다른 개방 전류를 가진다. 본 발명의 실시예에서 제1픽셀구동소자(54)와 제2픽셀구동소자(55)는 두 개의 박막 트랜지스터가 될 수 있다.
도 6은 본 발명의 다른 실시예의 개략도이다. 모방형 수직 배열(patterned vertical alignment,PVA) 타입 액정 디스플레이(60)는 상부 기판(61)과 상부기판(61)에 반대편에 위치한 하부 기판(62)으로 구성되어 있으며, 그 사이에 액정(도 6에 미도시)이 위치한다. 인-주석산화물 또는 인-아연 산화물층과 같은 공통전극(68)은 상부기판(61)의 내측면에 형성된다. 공통전극(68)은 액정 원소의 방향을 바꾸기 위하여 복수의 슬릿(63)을 가지고 있다. 하부 기판(62)은 각각 제1픽셀전극(66)과 제2픽셀전극(67)에 전기적으로 연결된 제1구동소자(64)와 제2구동소자(65)를 가지고 있는데, 여기서 제1픽셀 전극(66)은 제2픽셀전극(67)에 연결되어 있지는 않다. 제1픽셀전극(66)과 제2픽셀전극(67)은 복수의 슬릿(69)을 가지고 있다. 박막 트랜지스터와 같은 제1구동소자(64)와 제2구동소자(65)는 제1픽셀전극(66)과 제2픽셀전극(67)이 서로 다른 전압(V1, V2)을 가져서 액정 원소가 서로 다른 방향을 가질 수 있도록 하기 위하여 서로 다른 개방 전류를 가진다.
도 7은 본 발명의 첫 번째 실시예의 픽셀 배치 개략도이다. 픽셀 전극은 제1 픽셀전극(704)과 제2픽셀전극(705)로 나뉘어 지고, 제1픽셀전극(704)는 제2픽셀전극(705)에 연결되어 있지 않다. 제1픽셀전극(704)는 제1박막 트랜지스터(TFT-1)에 의해 구동되고, 제2픽셀전극은 제2박막 트랜지스터(TFT-2)에 의해 구동되는데, TFT-1과 TFT-2는 서로 다른 개방 전류를 가진다. TFT-1은 소스라인(701)의 연장선에 형성된 제1소스(714), 제1드레인(712), 게이트라인(702)의 연장선에 형성된 게이트(711)와 채널층(channel layer)(713)을 포함하고 있다. 제1드레인(712)는 스토리지 케퍼시턴스 전극 라인(storage capacitance electrode line, Cs)(703)위에 형성된 제1익스텐션(extension)(706)의 연장선에 형성된다. TFT-1에 전원이 공급되면, 제1소스(714)는 채널층(713)을 통하여 제1드레인(712)과 전위차를 발생시키고, 이후 제1픽셀전극(704)를 구동시키기 위하여 제1드레인(712)을 통해 제1익스텐션(706)에 V1의 전압을 발행시킨다. TFT-2는 소스라인(701)의 연장선에 형성된 제2소스(710), 제2드레인(708), 게이트라인(702)의 연장선에 형성된 게이트(711)와 채널층(channel layer)(709)을 포함하고 있다. 제2드레인(708)는 스토리지 케퍼시턴스 전극 라인(703)위에 형성된 제2익스텐션(extension)(707)의 연장선에 형성된다. TFT-2에 전원이 공급되면, 채녈층(709)을 통하여 제2소스(710)와 제2드레인(708)사이에 전위차가 발생하고, 이후 제2픽셀전극(705)를 구동시키기 위하여 제2드레인(708)을 통하여 제2익스텐션(707)에 V2의 전압을 발행시킨다. TFT-1과 TFT-2가 서로 다른 개방 전류를 가지게 하기 위하여 TFT-2의 채널(709)과 TFT-1의 채널 층(713)은 W1/d1≠W2/d2의 식을 만족하게 한다.
도 8은 본 발명의 따른 두 번째 실시예의 픽셀 배치 개략도이다. 픽셀 전극은 제1픽셀전극(804)와 제2픽셀전극(805) 나뉘어지고, 제1픽셀전극(804)는 제2픽셀전극(805)에 연결되어 있지 않다. 제1픽셀전극(804)는 제1박막 트랜지스터(TFT-1)에 의해 구동되고, 제2픽셀전극(805)은 제2박막 트랜지스터(TFT-2)에 의해 구동되는데, TFT-1과 TFT-2는 서로 다른 개방 전류를 가진다.
도 8은 TFT-1의 이중드레인(dual drain) 형태를 보여준다. TFT-1은 소스라인(801)의 연장선에 형성된 제1소스(814), 제1드레인(812), 제2드레인(816), 제1채널층(813), 제2채널층(815)과 게이트라인(802)의 연장선에 형성된 게이트(811)를 포함한다. 제1드레인(812)과 제2드레인(816)은 스토리지 케퍼시턴스 전극 라인(803)위에 형성된 제1익스텐션(806)의 연장선에 형성된다. TFT-1에 전원이 공급되면, 제1소스(814)는 각각 제1채널층(813)과 제2채널층(815)를 통하여 제1드레인(812)과 제2드레인(816)과 전위차를 발생시키고, 이후 제1픽셀전극(804)를 구동시키기 위하여 제1드레인(812)과 제2드레인(816)을 통해 제1익스텐션(806)에 V1의 전압을 발행시킨다. TFT-2는 소스라인(801)의 연장선에 형성된 제2소스(810), 제3드레인(808), 게이트라인(802)의 연장선에 형성된 게이트(811)와 제3채널층(809)을 포함하고 있다. 제3드레인(808)는 스토리지 케퍼시턴스 전극 라인(803)위에 형성된 제2익스텐션(807)의 연장선에 형성된다. TFT-2에 전원이 공급되면, 제3채녈층(809) 을 통하여 제2소스(810)와 제3드레인(808)사이에 전위차가 발생하고, 이후 제2픽셀전극(805)를 구동을 구동시키기 위하여 제3드레인(808)을 통하여 제2익스텐션(807)에 V2의 전압을 발행시킨다. TFT-1과 TFT-2가 서로 다른 개방 전류를 가지게 하기 위하여 TFT-1의 제1채널층(813), 제2채널층(815)과 TFT-2의 제3채널층(809)은 W1/d1≠W2/d2+W3/d3의 식을 만족시키게 한다.
도 9는 본 발명의 세 번째 실시예의 픽셀 배치 개략도이다. 픽셀 전극은 제1 픽셀전극(904)과 제2픽셀전극(905)로 나뉘어 지고, 제1픽셀전극(904)는 제2픽셀전극(905)에 연결되어 있지 않다. 제1픽셀전극(904)은 제1박막 트랜지스터(TFT-1)에 의해 구동되고, 제2픽셀전극(905)은 제2박막 트랜지스터(TFT-2)에 의해 구동되는데, TFT-1과 TFT-2는 서로 다른 개방 전류를 가진다. 도 9에 묘사된 실시예는 TFT-1과 TFT-2가 공통 소스(common source)를 채택하였다. TFT-1은 소스라인(901)의 연장선에 형성된 소스(910), 제1드레인(912), 제1채널층(913)과 게이트라인(902)의 연장선에 형성된 게이트(911)를 포함하고 있다. 제1드레인(912)은 스토리지 케퍼시턴스 전극 라인(903)위에 형성된 제1익스텐션(906)의 연장선에 형성된다. TFT-1에 전원이 공급되면, 소스(910)는 제1채널층(913)을 통하여 제1드레인(912)과 전위차를 발생시키고, 이후 제1픽셀전극(904)를 구동시키기 위하여 제1드레인(912)을 통해 제1익스텐션(906)에 V1의 전압을 발생시킨다. TFT-2는 소스라인(901)의 연장선에 형성된 소스(910), 제2드레인(908), 제2채널층(909)과 게이트라인(902)의 연장선에 형성된 게이트(911)를 포함하고 있다. 제2드레인(908)는 스토리지 케퍼시턴스 전극 라인(903)위에 형성된 제2익스텐션(907)의 연장선에 형성된다. TFT-2에 전원이 공급되면, 소스(910)는 제2채녈층(909)을 통하여 제2드레인(908)과 전위차를 발생시키고, 이후 제2픽셀전극(905)를 구동시키기 위하여 제2익스텐션(907)에 V2의 전압을 발생시킨다. TFT-1과 TFT-2가 서로 다른 개방 전류를 가지게 하기 위하여 TFT-2의 제2채널(909)과 TFT-1의 제1채널층(913)은 W1/d1≠W2/d2의 식을 만족시키게 한다.
본 발명은 실시예에 의해 설명이 되었지만, 본 발명은 위에서 언급된 실시예에만 한정되는 것은 아니다. 반대로 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 여러 가지 변형이나 유사한 배치도 포함한다. 그러므로 특허청구범위의 청구항은 이와같은 모든 변경이나 유사한 배치를 모두 포함할 수 있도록 광범위하게 해석되어야 한다.
본 발명에 의하여 감마유실현상을 개선하여 광시야각을 가지는 수직배열형 액정 디스플레이를 제공할 수 있다.

Claims (19)

  1. 복수의 픽셀영역으로 구성되어 있고 각각의 픽셀영역은 소스라인과 게이트라인에 의해 구동되어지는 수직 배열형 액정 디스플레이 장치에 있어서, 상기 픽셀영역은 제1기판; 제1기판에 반대쪽에 위치한 제2기판; 제1기판과 제2기판사이에 위치한 액정층; 제2픽셀전극이 제1픽셀전극과 연결되어 있지 않으며, 제1픽셀전극과 제2픽셀전극이 복수의 슬릿을 가지고 있는 제1기판위에 형성된 제1픽셀전극과 제2픽셀전극; 제1기판위에 형성된 제1픽셀전극에 연결된 제1픽셀구동소자; 제1픽셀전극과 제2픽셀전극이 서로 다른 전압을 가지게 하기 위하여 제1픽셀구동소자와 제2픽셀구동소자가 서로 다른 개방 전류를 가지는 제1기판위에 형성된 제2픽셀전극에 연결된 제2픽셀구동소자; 액정층이 두 개의 서로 다른 액정방향을 가지게 하기 위하여 공통전극과 제1픽셀전극, 공통전극과 제2픽셀전극이 각각 서로 다른 전압차를 가지며, 제2기판의 내측면에 형성되어서 복수의 슬릿과 돌출부를 가지고 있는 공통전극을 포함하고 있는 것을 특징으로 하는 수직 배열형 액정 디스플레이.
  2. 제1항에 있어서, 제1기판위에 형성된 게이트 라인에 평행한 스토리지 케퍼시턴스 전극 라인을 추가로 포함하는 것을 특징으로 하는 수직 배열형 액정 디스플레이.
  3. 제1항에 있어서, 제1픽셀전극과 제2픽셀전극이 인-주석 산화물(ITO) 또는 인 -아연 산화물(IZO)층인 것을 특징으로 하는 수직 배열형 액정 디스플레이.
  4. 제1항에 있어서, 공통전극이 인-주석 산화물(ITO) 또는 인 -아연 산화물(IZO)층인 것을 특징으로 하는 수직 배열형 액정 디스플레이.
  5. 제1항에 있어서, 제1픽셀구동소자가 제1박막트랜지스터이고 제2픽셀구동소자가 제2박막트랜지스터인 것을 특징으로 하는 수직 배열형 액정 디스플레이.
  6. 제5항에 있어서, 제1박막트랜지스터와 제2박막트랜지스터의 채널이 서로 다른 폭 대비 길이 비(W/L)를 가지는 것을 특징으로 하는 수직 배열형 액정 디스플레이.
  7. 복수의 픽셀영역으로 구성되어 있는 수직 배열형 액정 디스플레이 장치에 있어서, 각각의 픽셀영역은 제1기판위에 형성된 가로로 연장된 게이트라인과 세로로 연장된 소스라인; 제1소스와 제1드레인이 있는 제1기판위에 형성된 제1박막 트랜지스터; 제1박막 트랜지스터와 제2박막트랜지스터는 서로 다른 개방 전류를 가지며, 제2소스와 제2드레인이 있는, 제1기판위에 형성된 제2박막트랜지스터; 제1픽셀전극이 제1전압을 갖게 하기 위하여 제1드레인에 의해 제1소스에 전기적으로 연결되어, 복수의 슬릿을 가지고 있는 제1픽셀전극; 제1전압과 제2전압사이에 전압차가 있도록 제1전압과 다른 제2전압을 제2픽셀전극에 발생시키기 위하여 제2드레인에 의해 제2소스에 전기적으로 연결되어, 복수의 슬릿을 가지고 있는 제2픽셀전극; 제1기판에 반대쪽에 있는 제2기판; 제1기판과 제2기판사이에 위치한 액정층; 액정층이 두 개의 서로 다른 액정방향을 가지게 하기 위하여 공통전극과 제1픽셀전극, 공통전극과 제2픽셀전극이 각각 서로 다른 전압차를 가지며, 제2기판의 내측면에 형성되어서 복수의 슬릿과 돌출부를 가지고 있는 공통전극을 포함하고 있는 것을 특징으로 하는 수직 배열형 액정 디스플레이.
  8. 제7항에 있어서, 제1기판위에 형성된 게이트 라인에 평행한 스토리지 케퍼시턴스 전극 라인을 추가로 포함하는 것을 특징으로 하는 수직 배열형 액정 디스플레이.
  9. 제7항에 있어서, 제1박막트랜지스터와 제2박막트랜지스터는 제1드레인, 제1소스, 제2드레인, 제2소스의 순으로 배열된 것을 특징으로 하는 수직 배열형 액정 디스플레이.
  10. 제7항에 있어서, 제1픽셀전극과 제2픽셀전극이 인-주석 산화물(ITO) 또는 인 -아연 산화물(IZO)층인 것을 특징으로 하는 수직 배열형 액정 디스플레이.
  11. 제7항에 있어서, 공통전극이 인-주석 산화물(ITO) 또는 인 -아연 산화물(IZO)층인 것을 특징으로 하는 수직 배열형 액정 디스플레이.
  12. 제7항에 있어서, 제1박막트랜지스터와 제2박막트랜지스터가 같은 게이트를 가지는 것을 특징으로 하는 수직 배열형 액정 디스플레이.
  13. 제7항에 있어서, 제1박막트랜지스터와 제2박막트랜지스터의 채널이 서로 다른 폭 대비 길이 비(W/L)를 가지는 것을 특징으로 하는 수직 배열형 액정 디스플레이.
  14. 복수의 픽셀영역을 포함하는 수직 배열형 액정디스플레이에 있어서, 각각의 픽셀영역은 제1기판위에 형성된 가로로 연장된 게이트라인과 세로로 연장된 소스라인; 제1소스와 제1드레인이 있으며 제1기판위에 형성된 제1박막 트랜지스터; 제1박막 트랜지스터와 제2박막트랜지스터는 서로 다른 개방 전류를 가지며, 제1소스와 제2드레인이 있으며 제1기판위에 형성된 제2박막트랜지스터; 제1픽셀전극에 제1전압을 형성하기 위하여 제1드레인에 의해 제1소스에 전기적으로 연결되어진 복수의 슬릿을 가지고 있는 제1픽셀전극; 제1전압과 제2전압사이에 전압차가 있도록 제1전압과 다른 제2전압을 제2픽셀전극에 발생시키기 위하여 제2드레인에 의해 제1소스에 전기적으로 연결되어진 복수의 슬릿을 가지고 있는 제2픽셀전극; 제1기판에 반대쪽에 있는 제2기판; 제1기판과 제2기판사이에 위치한 액정층; 액정층이 두 개의 서로 다른 액정방향을 가지게 하기 위하여 공통전극과 제1픽셀전극, 공통전극과 제2픽셀전극이 각각 서로 다른 전압차를 가지며, 제2기판의 내측면에 형성되어서 복수의 슬릿과 돌출부를 가지고 있는 공통전극을 포함하고 있는 것을 특징으로 하는 수직 배열형 액정 디스플레이.
  15. 제14항에 있어서, 제1기판위에 형성된 게이트 라인에 평행한 스토리지 케퍼시턴스 전극 라인을 추가로 포함하는 것을 특징으로 하는 수직 배열형 액정 디스플레이.
  16. 제14항에 있어서, 제1픽셀전극과 제2픽셀전극이 인-주석 산화물(ITO) 또는 인 -아연 산화물(IZO)층인 것을 특징으로 하는 수직 배열형 액정 디스플레이.
  17. 제14항에 있어서, 공통전극이 인-주석 산화물(ITO) 또는 인 -아연 산화물(IZO)층인 것을 특징으로 하는 수직 배열형 액정 디스플레이.
  18. 제14항에 있어서, 제1박막트랜지스터와 제2박막트랜지스터가 같은 게이트를 가지는 것을 특징으로 하는 수직 배열형 액정 디스플레이.
  19. 제14항에 있어서, 제1박막트랜지스터와 제2박막트랜지스터의 채널이 서로 다른 폭 대비 길이 비(W/L)를 가지는 것을 특징으로 하는 수직 배열형 액정 디스플레이.
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