KR100790238B1 - 스캔 회로 - Google Patents

스캔 회로 Download PDF

Info

Publication number
KR100790238B1
KR100790238B1 KR1020010011927A KR20010011927A KR100790238B1 KR 100790238 B1 KR100790238 B1 KR 100790238B1 KR 1020010011927 A KR1020010011927 A KR 1020010011927A KR 20010011927 A KR20010011927 A KR 20010011927A KR 100790238 B1 KR100790238 B1 KR 100790238B1
Authority
KR
South Korea
Prior art keywords
scan
path
circuit
scan path
paths
Prior art date
Application number
KR1020010011927A
Other languages
English (en)
Other versions
KR20010089208A (ko
Inventor
웨셀리디.
Original Assignee
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 텍사스 인스트루먼츠 인코포레이티드 filed Critical 텍사스 인스트루먼츠 인코포레이티드
Publication of KR20010089208A publication Critical patent/KR20010089208A/ko
Application granted granted Critical
Publication of KR100790238B1 publication Critical patent/KR100790238B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31721—Power aspects, e.g. power supplies for test circuits, power saving during test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31723—Hardware for routing the test signal within the device under test to the circuits to be tested, e.g. multiplexer for multiple core testing, accessing internal nodes
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31724—Test controller, e.g. BIST state machine
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318575—Power distribution; Power saving

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

스캔-BIST 아키텍쳐(Scan-BIST architecture)는 저전력 스캔-BIST 아키텍쳐에 적응된다. 생성기(102), 컴팩터(106) 및 제어기(110)는 공지된 기술들과 동일하다. 공지된 기술의 스캔-BIST 아키텍쳐와 저전력 스캔-BIST 아키텍쳐 간의 차이점은 공지된 스캔 경로를 스캔 경로(502)로 수정하여, 스캔 경로들(A; 506, B; 508, C; 510)을 삽입하고, 제어기(110)와 스캔 경로(502) 사이의 제어 경로(114)에 어댑터 회로(504)를 삽입한 점이다.
논리 회로, 생성기, 스캔 경로, 컴팩터, 어댑터, 제어기

Description

스캔 회로{SCAN CIRCUIT}
도 1은 회로(100)가 테스트 중에 구성될 수 있는 종래의 스캔-BIST 아키텍쳐를 도시한 도면.
도 2는 스캔 경로(104)에서 사용될 수 있는 종래의 스캔 셀의 일례를 도시한 도면.
도 3은 테스트 중의 제어기(110)의 동작(300)의 간단한 일례를 도시한 도면.
도 4는 스캔 동작 중에 제어기(110)가 어떻게 스캔 경로(104)에 SCANENA 및 SCANCK 신호들을 출력하는지를 나타내는 타이밍 일례를 도시한 도면.
도 5는 도 1의 스캔-BIST 아키텍쳐가 본 발명의 저전력 스캔-BIST 아키텍쳐로 적응된 후의 스캔-BIST 아키텍쳐를 도시한 도면.
도 6은 테스트 중의 제어기(110) 및 어댑터(504)의 결합 동작(600)의 간단한 일례를 도시한 도면.
도 7은 일례의 어댑터 회로(504) 구현을 도시한 도면.
도 8은 어댑터(504)의 타이밍을 도시한 도면.
도 9는 접속 경로(118)를 통해 생성기(102)로부터 자극 프레임들(920)을 수신하고 접속 경로(120)를 통해 컴팩터(106)에 응답 프레임들(922)을 출력하는 스캔 경로(104)를 도시한 도면.
도 10은 종래의 병렬 스캔-BIST 아키텍쳐를 사용하여 테스팅에 적합하게 구성된 회로(1000)를 도시한 도면.
도 11은 회로(1000)가 테스트 구성에 배치될 때, 제어기(1008)의 상태를 도시한 도면.
도 12는 도 10의 병렬 스캔-BIST 아키텍쳐가 저전력 동작에 적응된 후를 도시한 도면.
도 13은 어댑터(1210)가 제어기(1008)에 응답하는 동작을 도시한 도면.
도 14는 단일 스캔 경로 저전력 스캔-BIST 아키텍쳐의 합성의 일례를 도시한 도면.
도 15는 제어기(1402)의 상태를 도시한 도면.
도 16은 병렬 스캔 경로 저전력 스캔-BIST 아키텍쳐의 합성의 일례를 도시한 도면.
도 17은 제어기(1602)의 상태를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
102: 생성기
106: 컴팩터
108: 논리 회로
110: 제어기
502: 스캔 경로
504: 어댑터
본 발명은 참조용으로 인용된 TI 특허 명세서 TI-28085PS "대규모 회로의 저전력 테스팅(Low Power Testing of Very Large Circuits)" 및 TI 특허 공보 "저전력 동작을 위한 스캔 아키텍쳐의 적응(Adapting Scan Architectures for Low Power Operation)"에 관한 것이다.
도 1은 회로(100)가 테스트 중에 구성될 수 있는 종래의 스캔-BIST 아키텍쳐를 도시한 도면이다. 일반적인 기능 구성에서, 회로(100)는 IC 내의 기능 부회로(functional sub-circuit)일 수 있지만, 테스트 구성에서는 도 1에 도시된 바와 같다. 스캔-BIST 아키텍쳐는 전형적으로 지적 재산권 코어 DSP 또는 CPU 부회로와 같이 IC의 부회로 내에서 실현된다. 스캔-BIST 아키텍쳐는 생성기 회로(102), 컴팩터 회로(106), 스캔 경로 회로(104), 테스트될 논리 회로(108) 및 제어기 회로(110)를 포함한다. 생성기(102)는 직렬 테스트 자극 패턴들을 생성하여 경로(118)를 통해 스캔 경로(104)에 출력하도록 동작한다. 컴팩터(106)는 스캔 경로(104)로부터 경로(120)를 통해 직렬 테스트 응답 패턴들을 입력 및 압축하도록 동작한다. 스캔 경로(104)는 직렬 입력 및 출력 모드들 외에 경로(122)를 통해 논리 회로(108)에 병렬 테스트 자극 패턴들을 출력하고 경로(124)를 통해 논리 회로(108)로부터 병렬 응답 패턴들을 입력하도록 동작한다. 제어기(110)는 경로(112)를 통해 생성기(102)를 동작시키고, 경로(114)를 통해 스캔 경로(104)를 동작시키고, 경로(116)를 통해 컴팩터(106)를 동작시키는데 필요한 제어를 생성 및 출력하도록 동작한다. 생성기(102)는 선형 피드백 시프트 레지스터들과 같이, 자극 패턴들을 생성하기 위해 임의의 적합한 타입의 회로를 사용하여 설계될 수 있다. 컴팩터(106)는 서명 분석 레지스터들과 같이, 응답 패턴들을 서명들로 콤팩트하기 위해 임의의 적합한 타입의 회로를 사용하여 설계될 수 있다. 제어기(110)는 테스트 중에 생성기(102), 스캔 경로(104) 및 컴팩터(106)를 자동으로 동작시키도록 설계된 임의의 적합한 타입의 제어기 또는 상태 머신을 사용하여 설계될 수 있다.
도 1의 회로는 도시된 스캔-BIST 아키텍쳐로 구성될 수 있고 다수의 방법들에 응답해서 테스트 동작을 개시하도록 인에이블될 수 있다. 다수의 방법들은 (1) 회로의 파워 업에 대한 응답, (2) 회로에 입력된 외부 입력들의 조작에 대한 응답, 또는 (3) IEEE 1149.1 TAP 명령 레지스터와 같은 레지스터에 로드된 데이터에 대한 응답을 포함한다.
도 2는 스캔 경로(104)에서 사용될 수 있는 종래의 스캔 셀의 일례를 도시한 도면이다. (주의 사항: 점선으로 도시된 선택 가능 스캔 셀 멀티플렉서(218) 및 접속 경로들(220, 224)은 지금 설명되지 않고 이후에 도 7 및 도 8과 관련하여 기술될 것이다.) 스캔 셀은 D-FF(204) 및 멀티플렉서(202)로 구성된다. 회로(100)의 일반적인 구성 중에, 멀티플렉서(202) 및 D-FF(204)는 제어 입력들 SCANENA(210) 및 SCANCK(212)를 수신하여서 각각 경로들(206, 216)을 통해 기능 데이터를 논리 회로(108)에 입력 및 출력한다. 일반적인 구성에서, D-FF(204)에 입력되는 SCANCK는 전형적으로 기능 클록이고, SCANENA 신호는 D-FF가 경로(206)를 통해 논리 회로(108)로부터의 기능 데이터를 항상 클록하도록 설정된다. 도 2의 테스트 구성 중에, 멀티플렉서(202) 및 D-FF(204)는 제어 입력들 SCANENA(210) 및 SCANCK(212)를 수신하여 경로(206)를 통해 논리 회로(108)로부터 테스트 응답 데이터를 포착하고, 스캔 입력 경로(208)로부터의 데이터를 스캔 출력 경로(214)로 시프트하고, 경로(216)를 통해 테스트 자극 데이터를 논리 회로(108)에 인가한다. 테스트 구성에서, D-FF(204)에 입력되는 SCANCK는 테스트 클록이고, SCANENA 신호는 논리 회로(108)로부터 응답 데이터를 포착하고 스캔 입력(208)으로부터의 데이터를 스캔 출력(214)으로 시프트할 수 있도록 동작된다. 테스트 구성 중에, SCANENA는 제어기(110)에 의해 제어되고, 또한 SCANCK도 제어기에 의해 제어될 수도 있고, 또는 예를 들어 기능 클록 소스와 같은 다른 소스에 의해 제어될 수도 있다. 동작에 대한 설명을 간소화하기 위해, 앞으로 SCANCK는 제어기에 의해 제어된다고 가정된다.
다수의 스캔 셀들의 스캔 입력들(208) 및 스캔 출력들(214)은 직렬 스캔 경로(104)를 형성하도록 접속된다. 스캔 경로(104)의 다수의 스캔 셀들의 자극 경로(216) 및 응답 경로(206)는 스캔 경로(104)와 논리 회로(108) 사이에서 각각 자극 버싱(bussing) 경로(122) 및 응답 버싱 경로(124)를 형성한다. 상술된 스캔 셀에 대한 설명으로부터, D-FF는 일반적인 기능 구성과 테스트 구성에서 공유되어 사용됨을 알 수 있다. 스캔 경로(104)를 통한 스캔 동작 중에, 자극 경로(216)가 스캔 출력 경로(214)에 접속되어 있기 때문에, 각각의 스캔 셀로부터의 자극 출력들은 리플한다. 상기 리플은 논리 회로(108)로의 모든 입력들이 스캔 동작 중에 상태를 능동적으로 변경시키게 한다. 논리 회로(108)로의 입력들의 리플은 논리 회로(108)의 상호 접속 및 게이팅 커패시턴스에 의해 전력이 소비되게 한다.
도 3은 테스트 중의 제어기(110)의 동작(300)의 간단한 일례를 도시한 도면이다. 초기에 제어기는 유휴 상태(302) 또는 비동작 상태이다. 개시 테스트 동작 입력에 응답해서, 예를 들어 상술된 방법들 중 한 방법을 사용하여, 제어기는 유휴 상태로부터 동작 상태(304)로 전이한다. 동작 상태에서, 제어기는 생성기, 스캔 경로 및 비교기에 제어를 발행한다. 제어에 응답해서, 생성기는 스캔 경로로의 자극 데이터를 생성하기 시작하고, 스캔 경로는 자극 데이터를 수신하여서 응답 데이터를 출력하기 시작하고, 컴팩터는 스캔 경로로부터 응답 데이터를 입력하고 압축하기 시작한다. 제어기는 스캔 경로가 자극 데이터로 채워지고 응답 데이터는 다 비워질 때까지 동작 상태를 유지한다. 제어기는 동작 상태로부터 포착 상태(306)를 걸쳐서 논리 회로(108)로부터 응답 데이터를 로드한 후, 동작 상태로 다시 돌아간다. 스캔 경로로부터 초기 응답 데이터가 인식되지 않을 수도 있기 때문에, 예를 들어 스캔 경로가 테스트 초기에 초기화되지 않는 한, 컴팩터로의 응답 데이터 입력은 지연되거나 제어기가 처음 포착 상태(206)를 지날 때까지 마스크 오프(mask off)될 수도 있다. 동작 상태로 들어가서 자극을 스캔 경로에 로드하고 스캔 경로로부터 응답을 비워낸 후에, 포착 상태에서 새로운 응답 데이터를 로드하는 프로세스는 테스트가 끝날 때까지 반복된다. 테스트 종료시 제어기는 유휴 상태로 되돌아 간다. 유휴 상태로 되돌아갈 때, 제어기는 EOT(end of test) 신호(111)를 출력하여 테스트 완료를 나타낼 수 있다. 컴팩터는 테스트로부터 획득된 서명과 비교된 예측 응답 서명 값을 포함하도록 설계될 수 있다. 만약 그렇다면, 컴팩터는 전형적으로 PASS/FAIL 신호(117)를 테스트 종료시 출력하여서 취해진 서명이 예측 서명과 일치했는지를 나타낸다. EOT 및 PASS/FAIL 신호들은 도시되지는 않았지만 다음 도면들에서도 사용된다고 가정된다.
도 4는 스캔 동작 중에 제어기(110)가 어떻게 스캔 경로(104)에 SCANENA 및 SCANCK 신호들을 출력하는지를 나타내는 타이밍 일례를 도시한 도면이다. 이 일례에서, 시간(406)에서의 SCANENA의 하이에서 로우로의 전이는 시간 간격(402) 중 발생하는 SCANCK들과 결합하여 생성기(102)로부터의 자극 데이터가 스캔 경로에 입력되게 하고 그 동안 응답 데이터는 컴팩터(106)에 출력된다. 시간(408)에서의 SCANENA의 로우에서 하이로의 전이는 시간 간격(404)의 SCANCK와 결합하여 논리 회로(108)로부터의 응답 데이터가 스캔 경로에 로드되게 한다. 시간 간격(402)은 동작 상태(304)에 관련되고 시간 간격(404)은 도 3의 포착 상태(306)와 관련된다. 도 3 및 도 4의 타이밍과 동작 도에서 알 수 있는 바와 같이, 시간 간격 시퀀스(404)(즉, 상태(306)) 및 시간 간격 시퀀스(402)(즉, 상태(304))는 테스트 중에 충분한 시간을 순환하여서(cycle) 모든 자극을 논리 회로(108)에 입력하고 논리 회로(108)로부터의 모든 응답을 획득한다.
도 1 내지 도 4를 참조하여 기술된 스캔-BIST 아키텍쳐로부터, 데이터가 스 캔 동작 중에 스캔 경로(104)를 통해 시프트함에 따라 자극(122) 출력은 논리 회로(108)로의 입력들을 리플함을 알 수 있다. 논리 회로(108)의 입력들의 리플은 논리 회로(108)의 상호 접속부 및 게이트들과 관련된 커패시턴스의 동시 충전 및 방전을 야기한다. 예를 들어, 논리 회로(108)로의 각각의 스캔 셀 자극 출력(216)은 스캔 셀을 통해 스캔되는 데이터 비트들과 관련된 주파수로 논리 회로(108) 내에서 일정량의 커패시턴스를 충전 및 방전한다. 각각의 스캔 셀 자극 출력이 논리 회로(108) 내의 몇몇 게이트들에게만 직접 입력될 수도 있는데, 그 동안 게이트들 각각은 다른 게이트들의 입력에 팬아웃하는(fanout) 출력들과, 계속해서 또 다른 게이트들의 입력들에게 다시 팬아웃하는 다른 게이트들의 출력들 등을 갖는다. 따라서, 단일 스캔 셀의 자극 출력의 전이는 신호 전이 팬아웃의 결과로서 논리 회로(108) 내에서 수백개의 전이들을 개시할 수 있다.
소정의 스캔 셀 출력(216)의 리플에 의해 소비되는 개별 전력(Pi)은 대략 CV2F일 수 있는데, 여기서 C는 스캔 셀 출력에 의해 충전되거나 방전되는 커패시턴스(즉, 상술된 신호 전이 팬아웃의 커패시턴스)이고, V는 스위칭 전압 레벨이고, F는 스캔 셀 출력의 스위칭 주파수이다. 스캔 경로(104)의 모든 스캔 셀들을 동시에 스캔함으로써 소비되는 총 전력(Pt)은 대략 개별 스캔 셀 전력들의 합, 즉, Pt = Pi1 + Pi2 + ... PiN이다. 회로(100)가 도 1의 스캔-BIST 아키텍쳐로 구성될 때 회로(100)에 의해 소비되는 총 전력은 회로가 일반적인 기능 모드로 구성될 때 회로(100)에 의해 소비되는 전력을 초과할 수 있다. 이는 모든 D-FF들(204)이 상술된 스캔-BIST 테스트 동작 중에 발생하는 스캔 동작들 중에 동작하기 때문에, 회로(100)의 일반적인 기능 모드 중에, 모든 D-FF들(204)이 동시에 동작하지는 않는다는 사실로부터 알 수 있다. 또한, IC가 다수의 회로들(100)을 포함했으면, IC 테스트는 상술된 테스트 전력 소비 제한성 때문에 각각의 회로(100)를 개별적으로 테스트할 필요가 있을 수 있다. 이는 IC 제조 비용을 증가시키는 IC의 테스트 시간을 증가시킨다. 이는 또한 휴대용 배터리 동작 시스템들의 IC들의 파워업-셀프-테스트 시간을 증가시킨다.
테스트 동작 중에 전력 소비를 감소시키는 공지된 제1 방법은 게이트와 같은 블로킹 회로를 각각의 스캔 셀의 자극 경로들(216)에게 삽입하여서, 스캔 동작 중에 논리 회로(108)로의 입력들이 스캔 리플의 영향으로부터 블로킹되게 하는 것이다. 제1 방법의 문제점은 D-FF들(204)과 논리 회로(108) 간의 자극 경로들(216)의 바람직하지 않은 지연(즉, 블로킹 회로 지연)을 가중시킨다는 점이다. 상기 지연은 회로(100)가 일반적인 기능 모드로 구성될 때 회로(100)의 성능에 부정적인 영향을 끼칠 수 있다. 공지된 제2 방법은 스캔 클록 레이트를 감소시켜서, 리플 주파수(F)가 감소되게 하는 것이다. 제2 방법의 문제점은 스캔 동작들이 감소된 스캔 클록 레이트로 실행되기 때문에 테스트 시간을 증가시킨다는 점이다.
현재, 도 1에 도시된 스캔-BIST 아키텍쳐의 구조와 유사하게 IC에 스캔-BIST 아키텍쳐들을 합성하여 삽입할 수 있는 다수의 테스트 합성 벤더 도구들(test synthesis vendor tools)이 있다. "푸시-버튼(push-button)" 스캔-BIST 삽입 도구 들은 자동화 프로세스이기 때문에 커스터마이즈드 스캔-BIST 디자인들(customized Scan-BIST designs)을 대안할 수 있다. 이하에 기술된 바와 같이, 본 발명은 합성된 스캔-BIST 아키텍쳐들이 요구된 저전력 모드에서 동작할 수 있도록 합성 스캔-BIST 아키텍쳐들을 적응시키는 방법을 제공한다. 저전력 동작에 스캔-BIST 아키텍쳐를 적응시키는 프로세스는 또한 쉽게 자동화된다.
본 발명은 저전력 모드 동작을 달성하도록 합성 스캔-BIST 아키텍쳐들을 적응시키는 방법을 제공한다. 저전력 동작에 스캔-BIST 아키텍쳐를 적응시키는 프로세스는 상술된 합성 제어기(110), 생성기(102) 또는 컴팩터(106)를 변경시키지 않고 달성된다. 또한, 저전력 동작에 스캔-BIST 아키텍쳐를 적응시키는 프로세스는 상술된 문제점들, 즉, (1) 신호 지연들을 가중시키는 자극 경로들의 블로킹 회로를 삽입해야만 한다는 문제점과 (2) 테스트 시간을 증가시키는 스캔 클록 레이트를 감소시켜야만 한다는 문제점 없이 달성된다.
도 5는 도 1의 스캔-BIST 아키텍쳐가 본 발명의 저전력 스캔-BIST 아키텍쳐로 적응된 후의 스캔-BIST 아키텍쳐를 도시한 도면이다. 도 5에서, 생성기(102), 컴팩터(106) 및 제어기(110)는 도 1과 동일함을 알 수 있다. 도 1의 스캔-BIST 아키텍쳐와 도 5의 저전력 스캔-BIST 아키텍쳐와의 차이점은 스캔 경로(104)를 스캔 경로(502)로 변경하고, 어댑터 회로(504)를 제어기(110)와 스캔 경로(502) 사이의 제어 경로(114)에 삽입했다는 점이다.
스캔 경로(104)를 스캔 경로(502)로 적응시킨다는 것은 모든 스캔 셀들(M)을 포함하는 단일 스캔 경로에서 원하는 수의 선택 가능 개별 스캔 경로들을 갖는 스캔 경로로 스캔 경로(104)를 재구성함을 포함한다. 도 5의 스캔 경로(502)는 세 개의 개별 스캔 경로들(A, B, C)(506 내지 510)로 재구성된 후의 스캔 경로(502)가 도시된 것이다. 이 때에 스캔 경로(104)의 스캔 셀들의 수(M)가 3으로 분할되어서 3개의 개별 스캔 경로들(A, B, C)이 각각 동일한 수(M/3)의 스캔 셀들을 포함한다고 가정된다. 요구된 개별 스캔 경로들의 수로 분할될 때, 각각의 개별 스캔 경로의 스캔 셀들의 수가 동일하지 않은 다수의 스캔 셀들(M)을 스캔 경로(104)가 포함하는 경우는 도 9를 참조하여 이하에 기술될 것이다.
스캔 경로들(A, B, C)은 스캔 경로(502) 내에서 다음과 같이 구성된다. 각각의 스캔 경로(A, B, C)의 직렬 입력은 통상 접속 경로(118)를 통해 생성기(102)에 접속된다. 스캔 경로(A)의 직렬 출력은 3-상태 버퍼(512)의 입력에 접속되고, 스캔 경로(B)의 직렬 출력은 3-상태 버퍼(514)의 입력에 접속되고, 스캔 경로(C)의 직렬 출력은 3-상태 버퍼(516)의 입력에 접속된다. 3-상태 버퍼들(512-516)의 출력들은 통상 접속 경로(120)를 통해 컴팩터(106)에 접속된다. 스캔 경로들(A, B, C)은 동일한 수의 병렬 자극 입력들(526, 530, 534)을 논리 회로(108)에 각각 출력하고, 논리 회로(108)로부터의 동일한 수의 병렬 응답 출력들(524, 528, 532)을 각각 입력한다. 도 1 및 도 5에서 논리 회로(108)로의 자극 출력 신호들의 수는 동일하다. 도 1 및 도 5에서 논리 회로(108)로부터의 응답 입력 신호들의 수는 동일하다. 스캔 경로(A)와 버퍼(512)는 버스(518)를 통해 어댑터(504)로부터 제어 입력을 수신하고, 스캔 경로(B)와 버퍼(514)는 버스(520)를 통해 어댑터(504)로부터 제어 입력을 수신하고, 스캔 경로(C)와 버퍼(516)는 버스(522)를 통해 어댑터(504)로부터 제어 입력을 수신한다.
어댑터(504)는 버스들(518-522)을 통해 스캔 경로들(A, B, C)에게 접속되고 버스(114)를 통해 제어기(110)에 접속된다. 어댑터의 목적은 스캔 제어 출력(114을 제어기(110)로부터 인터셉트하여서 개별 스캔 제어 출력들(518-522)의 시퀀스로 번역하여서 스캔 경로들(A, B, C)을 각각 스캔한다. 개별 스캔 제어 출력들(518-522) 각각은 스캔 경로들(A, B, C) 중 하나를 동작시키는데 사용된다.
도 6은 테스트 중의 제어기(110) 및 어댑터(504)의 결합 동작(600)의 간단한 일례를 도시한 도면이다. 제어기(110)의 동작은 도 3을 참조하여 상술된 바와 동일하다. 제어기가 동작 상태(304)로 전이할 때, 제어기(110)는 생성기(102), 어댑터(504) 및 컴팩터(106)에 제어를 출력하기 시작한다. 생성기 및 컴팩터는 도 1 및 도 3을 참조하여 상술된 바와 같이 제어 입력에 응답한다. 어댑터는 스캔 경로들(A, B, C)로의 제어 입력에 응답하여 그것을 개별 제어 출력들(518-522)의 시퀀스로 바꾼다. 어댑터 동작 블록(602)으로 도시된 바와 같이, 어댑터는 먼저 어댑터 동작 상태(604) 중에 제어(114)에 응답하여, 버퍼(512)를 인에이블하고 생성기(102)로부터 자극 데이터를 입력하고 컴팩터(106)에 응답 데이터를 출력하도록 스캔 경로(A)를 동작시키는 제어(518)를 출력한다. 스캔 경로(A)가 자극으로 채워지고 응답들을 비운 후에, 어댑터(504)는 동작 상태(606) 중에 제어(114)에 응답해서, 버퍼(514)를 인에이블하고 생성기(102)로부터 자극 데이터를 입력하고 컴팩터(106)에 응답 데이터를 출력하도록 스캔 경로(B)를 동작시키는 제어(520)를 출력한다. 스캔 경로(B)가 자극으로 채워지고 응답들을 비운 후에, 어댑터(504)는 동작 상태(608) 중에 제어(114)에 응답해서, 버퍼(516)를 인에이블하고 생성기(102)로부터 자극 데이터를 입력하고 컴팩터(106)에 응답 데이터를 출력하도록 스캔 경로(C)를 동작시키는 제어(522)를 출력한다. 스캔 경로들(A, B, C)이 채워지고 비워진 후에, 제어기(110)는 동작 상태(304)로부터 포착 상태(306)를 지나 동작 상태(304)로 다시 전이한다. 상기 전이 중에, 어댑터는 포착 상태(306) 중에 유휴 상태가 되지만, 동작 상태(304)가 다시 되면 스캔 제어 시퀀싱 동작을 다시 시작한다. 스캔 경로들(A, B, C)을 순차적으로 스캔한 후에 포착 동작을 실행하여 응답 데이터를 로드하는 프로세스는 테스트가 실행되고 제어기(110)가 유휴 상태(302)로 될 때까지 반복된다.
동작 상태들(604-608)의 시퀀싱 중에, 한번에 버퍼들(512-516) 중 하나만이 인에이블되어 응답 데이터를 컴팩터(106)에 출력한다. 또한, 어댑터 동작 상태들(604-608)의 시퀀싱은 심리스 방식(seamless manner)으로 발생하여서 생성기(102)로부터의 자극 데이터가 스캔 경로(104)에 입력된 것처럼 스캔 경로(504)에 입력되고, 컴팩터(106)로의 응답 데이터가 스캔 경로(104)로부터 출력되었던 것처럼 스캔 경로(502)로부터 출력되게 한다. 제어기, 생성기 및 컴팩터에 대한, 스캔 경로(502) 및 어댑터(504) 결합의 동작은 도 1의 스캔 경로(104)의 동작과 다를 바 없다. 따라서, 도 5의 논리 회로(108)의 테스트 시간은 도 1의 논리 회로(108)의 테스트 시간과 동일하다.
상술된 바로부터, 논리 회로(108)로의 자극 입력 버스(122)의 부분집합(즉, 부분집합(A; 526, B; 530, 또는 C; 534)만이 도 5 및 도 6의 어댑터 작용 스캔 동작 중 임의의 소정의 시간에 리플할 수 있음을 알 수 있다. 대조적으로, 논리 회로(108)로의 전체 자극 입력 버스(122)는 도 1 및 도 3의 제어기 작용 스캔 동작 중에 리플한다. 본 발명을 사용하여, 논리 회로(108)로의 자극 입력들의 부분집합만이 임의의 시간에 리플할 수 있기 때문에, 논리 회로(108)의 상술된 상호 접속부 및 게이팅 커패시턴스는 스캔 동작 중에 더 적게 동시 충전 및 방전된다. 스캔 동작 중에 동시에 충전 및 방전되는 논리 회로(108)의 커패시턴스의 양을 감소시킴으로써, 논리 회로(108)에 의해 소비되는 전력은 본 발명에 의해 유리하게 감소된다.
일례의 어댑터 회로
도 7은 일례의 어댑터 회로(504) 구현을 도시한 도면이다. 어댑터(504)는 제어기(110)로부터의 SCANCK(212) 및 SCANENA(210) 신호들을 버스(114)를 통해 입력한다. 어댑터(504)는 SCANCK-A 신호(712), SCANCK-B 신호(714), SCANCK-C 신호(716), ENABUF-A 신호(718), ENABUF-B 신호(720), ENABUF-C 신호(722) 및 SCANENA 신호(210)를 출력한다. SCANENA 신호(210)는 도 2에 도시된 바와 같이 멀티플렉서들(202)에 의해 모든 스캔 셀(200)에 접속된다. SCANCK-A 신호(712)는 SCANCK 신호(212)를 대신해서 스캔 경로(A)의 D-FF(204) 클록 입력들을 통해 모든 스캔 셀(200)에 접속된다. SCANCK-B 신호(714)는 SCANCK 신호(212)를 대신해서 스캔 경로(B)의 D-FF(204) 클록 입력들을 통해 모든 스캔 셀(200)에 접속된다. SCANCK-C 신호(716)는 SCANCK 신호(212)를 대신해서 스캔 경로(C)의 D-FF(204) 클록 입력들을 통해 모든 스캔 셀(200)에 접속된다. ENABUF-A 신호(718)는 버퍼(512)의 인에이블 입력에 접속된다. ENABUF-B 신호(720)는 버퍼(514)의 인에이블 입력에 접속된다. ENABUF-C 신호(722)는 버퍼(516)의 인에이블 입력에 접속된다.
어댑터(504)는 상태 머신(702), 카운터(704) 및 게이트들(706-710)을 포함한다. 회로(500)의 기능 모드 중에, SCANENA는 도 8의 어댑터 타이밍도의 시간(810)일 때 도시된 바와 같이 하이이다. SCANENA가 하이인 동안, 상태 머신(702)은 SCANCK를 인에이블하여 게이트들(706-710)을 통과하여 기능상 스캔 경로들(A, B, C)의 모든 D-FF(204)들을 클록하는 제어 신호들(724-728)을 SCANCK-A, SCANCK-B, SCANCK-C를 통해 출력한다. 상기 일례에서, SCANCK는 회로(500)가 기능 모드인 동안은 기능 클록으로 가정되고, 회로(500)가 테스트 모드인 동안은 테스트 클록으로 가정된다. SCANENA가 하이인 동안, 상태 머신(702)은 제어 신호들(718-722)을 출력하여 버퍼들(512-516)을 디스에이블한다. 도 8의 시간(812)에 도시된 바와 같이 SCANENA가 로우로 되어서 스캔 동작 모드가 된다. 도 6에 도시된 바와 같이 제어기(110)가 유휴 상태(302)로부터 동작 상태(304)로 전이할 때, SCANENA는 로우가 된다.
스캔 동작 모드 초기에, 상태 머신은 제어(CTL) 신호들(730)을 통해 카운터(704)를 초기화하고 신호들(726, 728)을 통해 SCANCK 게이트들(708, 710)을 디스에이블함으로써 스캔 경로들(B, C)에 대한 스캔 액세스를 디스에이블하고, (1) 신호(724)를 통해 SCANCK 게이트(706)를 인에이블함으로써, 또한 (2) 신호(718)를 통해 버퍼(512)를 인에이블함으로써 스캔 경로(A)에 대한 스캔 액세스를 인에이블한다. 스캔 경로(A)의 스캔 액세스는 도 8의 시간 간격(802) 동안 발생한다. 시간 간격(802) 중에, 스캔 경로(A)는 생성기(102)로부터 자극 데이터를 로드하고 컴팩터(106)에 응답을 언로드하도록 액세스된다. 스캔 경로(A)가 액세스되는 동안, 상태 머신은 제어 신호들(730)을 통해 카운터(704)를 동작시켜서 SCANCK-A의 수(M/3)를 결정하여서 스캔 경로(A)에 출력한다. 카운터가 소정의 카운트에 도달하여, 스캔 경로(A)가 정확한 수(M/3)의 SCANCK-A 입력들을 수신함을 나타낼 때, 카운터는 제1 카운트 완료 1(CC1) 신호(732)를 상태 머신(702)에 출력한다.
제1 CC1 신호에 응답해서, 상태 머신은 제어 신호들(730)을 통해 카운터(704)를 초기화하고 스캔 경로(A, C)에 대한 스캔 액세스를 디스에이블하고, 시간 간격(804) 동안 스캔 경로(B)에 대한 스캔 액세스를 인에이블한다. 상태 머신은 (1) 신호(726)를 통해 SCANCK 게이트(708)를 인에이블함으로써, 또한 (2) 신호(720)를 통해 버퍼(514)를 인에이블함으로써 스캔 경로(B)에 대한 스캔 액세스를 인에이블한다. 스캔 경로(B)가 액세스되는 동안, 상태 머신은 제어 신호들(730)을 통해 카운터(704)를 동작시켜서 SCANCK-B의 수를 결정하여서 스캔 경로(B)에 출력한다. 카운터가 소정의 카운트에 도달하여, 스캔 경로(B)가 정확한 수(M/3)의 SCANCK-B 입력들을 수신함을 나타낼 때, 카운터는 제2 카운트 완료 1(CC1) 신호(732)를 상태 머신(702)에 출력한다.
제2 CC1 신호에 응답해서, 상태 머신은 제어 신호들(730)을 통해 카운터(704)를 초기화하고 스캔 경로(A, B)에 대한 스캔 액세스를 디스에이블하고, 시간 간격(806) 동안 스캔 경로(C)에 대한 스캔 액세스를 인에이블한다. 상태 머신은 (1) 신호(728)를 통해 SCANCK 게이트(710)를 인에이블함으로써, 또한 (2) 신호(722)를 통해 버퍼(516)를 인에이블함으로써 스캔 경로(C)에 대한 스캔 액세스를 인에이블한다. 스캔 경로(C)가 액세스되는 동안, 상태 머신은 제어 신호들(730)을 통해 카운터(704)를 동작시켜서 SCANCK-C의 수를 결정하여서 스캔 경로(C)에 출력한다. 카운터가 소정의 카운트에 도달하여, 스캔 경로(C)가 정확한 수(M/3)의 SCANCK-C 입력들을 수신함을 나타낼 때, 카운터는 제3 카운트 완료 1(CC1) 신호(732)를 상태 머신(702)에 출력한다.
제3 CC1 신호에 응답해서, 상태 머신은 신호들(718-722)을 통해 모든 버퍼들(512-516)을 디스에이블하고 게이트들(706-710)을 인에이블하여 SCANCK를 스캔 경로들(A, B, C)의 모든 스캔 셀에 전달한다. 스캔 경로들(A, B, C)이 동일한 수들의 스캔 셀들(M/3)을 포함하여서 스캔 경로들(A, B, C)의 스캔 셀들의 합은 스캔 경로(104)의 스캔 셀들의 수(M)와 동일하다고 가정되었기 때문에, 제3 CC1 신호는 제어기(110)가 도 6의 동작 상태(304)로부터 포착 상태(306)로 전이하는 중에, 제어기(110)가 시간(814)에서 SCANENA 신호를 하이로 설정하기 전에 SCANCK를 발생시킨다. SCANENA가 하이인 동안, 시간(808)일 때, 모든 스캔 경로들(A, B, C)은 SCANCK를 수신하여서, 도 5의 논리 회로(108)로부터 응답 데이터를 로드하게 한다. 시간(808)의 응답 데이터 로드 동작에 이어서, 제어기(110)로부터의 SCANENA는 시간(812)에서 로우로 복귀하고 스캔 경로들(A, B, C)을 따로 따로 액세스하는 상술된 시퀀스가 테스트가 완료되고 제어기(110)가 도 6의 유휴 상태(302)로 다시 전이할 때까지 반복된다.
도 4 및 도 8의 스캔 타이밍 도면들을 대조해 볼때, 두 도면 모두에서 제어기(110)는 동일한 SCANENA 타이밍을 제공함을 알 수 있다. 예를 들어, (1) 도 4의 시간(406)에서의 SCANENA의 하이에서 로우로의 전이는 도 8의 시간(812)에서의 SCANENA의 하이에서 로우로의 전이와 동일하고, (2) 도 4의 시간(408)에서의 SCANENA의 로우에서 하이로의 전이는 도 8의 시간(814)에서의 SCANENA의 로우에서 하이로의 전이와 동일하고, (3) 도 4의 시간(406)과 시간(408) 사이에 발생하는 SCANCK의 수는 도 8의 시간(812)과 시간(814) 사이에 발생하는 SCANCK의 수와 동일하며, (4) 도 4의 시간(404)에 발생하는 응답 로드 SCANCK와 도 8의 시간(808)에 발생하는 응답 로드 SCANCK는 동일하다. 두 타이밍 도면들 간의 차이점은 어댑터(504)가 시간 간격들(802, 804, 806) 중에 스캔 경로들(A, B, C)에게 M/3 SCANCK 버스트를 순차적으로 인가하여서, 한번에 스캔 경로들 중 오직 하나만이 액세스되게 한다는 점이다.
도 7의 일례의 어댑터 회로가 게이티드 클로킹 기법(gated clocking scheme)을 사용하여 스캔 경로들(A, B, C)의 스캔 셀들(200)에 대한 액세스를 제어하는 것으로 기술되었지만, 어댑터(504)의 다른 일례의 설계가 스캔 경로들(A, B, C)에서 사용되는 다른 타입들의 스캔 셀들에 대한 액세스를 제어하는데 사용될 수도 있다. 예를 들어, 도 2의 스캔 셀들(200)은 멀티플렉서(202)의 출력과 D-FF(204)의 입력 사이에 상태 유지 멀티플렉서(218)를 포함하도록 설계될 수 있다. 상태 유지 멀티플렉서(218)는 상태 머신(702)으로부터의 ENACK-A(724), ENACK-B(726) 및 ENACK-C(728) 신호들로의 접속 경로(220)를 통해 제어될 수 있어서, 멀티플렉서(202)의 출력과 D-FF 입력 사이에 접속 경로(222)를 제공하거나, 또는 DFF(204)의 출력과 D-FF(204)의 입력 사이에 상태 유지 접속 경로(224)를 제공한다. 이러한 타입의 스캔 셀(200)이 스캔 경로들(A, B, C)에서 사용되었다면, SCANCK(212)는 도 7의 어댑터(504)의 경우에서처럼 SCANCK-A, SCANCK-B 및 SCANCK-C 신호들을 통해 D-FF(204) 클록 입력들에게 게이트되는 대신 모든 D-FF(204) 클록 입력들에게 직접 루팅된다. 어댑터(504)는 게이트들(706-710) 및 SCANCK-A, SCANCK-B 및 SCANCK-C 출력들을 제거하고 상태 머신(702)으로부터의 ENACK-A(724), ENACK-B(726) 및 ENACK-C(728) 신호들을 출력으로 제공함으로써 상태 유지 스캔 셀들을 동작시키도록 수정될 수 있다. ENACK-A 출력은 제어 입력(220)으로서 스캔 경로(A)의 스캔 셀들 내의 상태 유지 멀티플렉서(218)에 접속된다. ENACK-B 출력은 제어 입력(220)으로서 스캔 경로(B)의 스캔 셀들 내의 상태 유지 멀티플렉서(218)에 접속된다. ENACK-C 출력은 제어 입력(220)으로서 스캔 경로(C)의 스캔 셀들 내의 상태 유지 멀티플렉서(218)에 접속된다.
기능 및 응답 포착 동작들 중에, 수정된 어댑터(504)로부터의 ENACK-A, ENACK-B 및 ENACK-C 출력들은 멀티플렉서(202) 및 상태 유지 멀티플렉서(218)를 통해 각각의 스캔 셀의 응답 신호(206) 및 D-FF(204) 입력 간의 접속부를 인에이블하도록 설정된다. 스캔 경로(A)에 대한 스캔 동작들 중에(시간 간격(802)), ENACK-B 및 ENACK-C 출력들은 스캔 경로들(B, C)의 스캔 셀들을 상태 유지 접속 구성에 배치하도록 설정되고, ENACK-A는 스캔 경로들(A)의 스캔 셀들의 스캔 입력(208)과 D-FF(204) 입력 사이의 접속부를 형성하도록 설정되어서, 스캔 경로(A)의 스캔 액세스를 허용한다. 스캔 경로(B)에 대한 스캔 동작들 중에(시간 간격(804)), ENACK-A 및 ENACK-C 출력들은 스캔 경로들(A, C)의 스캔 셀들을 상태 유지 접속 구성에 배치하도록 설정되고, ENACK-B는 스캔 경로들(B)의 스캔 셀들의 스캔 입력(208)과 D-FF(204) 입력 사이의 접속부를 형성하도록 설정되어서, 스캔 경로(B)의 스캔 액세스를 허용한다. 스캔 경로(C)에 대한 스캔 동작들 중에(시간 간격(806)), ENACK-A 및 ENACK-B 출력들은 스캔 경로들(A, B)의 스캔 셀들을 상태 유지 접속 구성에 배치하도록 설정되고, ENACK-C는 스캔 경로들(C)의 스캔 셀들의 스캔 입력(208)과 D-FF(204) 입력 사이의 접속부를 형성하도록 설정되어서, 스캔 경로(C)의 스캔 액세스를 허용한다.
수정된 어댑터(504) 및 상술된 상태 유지 타입 스캔 셀들은 고유 어댑터(504) 및 스캔 셀(200)과 함께 상술된 바와 같이 스캔 경로들(A, B, C)에 대한 저전력 모드의 스캔 액세스를 달성하도록 동작한다. 상술된 2개의 어댑터/스캔 셀 결합들 간의 차이점은 고유 어댑터/스캔 셀 결합이 게이트 클록 모드에서 동작하는데(즉, 게이트 클록 SCANCK-A, SCANCK-B, SCANCK-C를 사용함) 수정된 어댑터/스캔 셀 결합은 동기 클록 모드(C)에서 동작한다(즉, SCANCK를 사용함)는 점이다.
스캔 경로 적응
상술된 바와 같이, 도 1에 도시된 바와 유사한 스캔-BIST 아키텍쳐를 자동으로 실증하는 테스트 합성 도구들이 존재한다. 상기 도구들은 (1) 어떤 자극 데이터가 생성기(102)에 의해 생성되어서 스캔 경로(104)를 통해 논리 회로(108)에 인가될 필요가 있는지와, (2) 스캔 경로(106)로부터의 응답 출력으로부터 컴팩터(106)에 의해 어떤 테스트 서명이 획득될 것이 예측되는지와, (3) 스캔 경로(104)를 통한 논리 회로(108)로의 자극 데이터와 논리 회로(108)로부터의 응답 데이터의 통신을 배합하는데 어떤 타입의 제어기(110)가 필요한지를 결정하기 위해 스캔 경로(104)에 대한 자극 및 응답 인터페이스와 논리 회로(108)를 분석할 수 있다. 상기 분석을 토대로, 도구는 적합한 제어기(110), 생성기(102) 및 컴팩터(106) 회로들을 생성하고 도 1에 도시된 바와 같이 상기 회로들을 스캔 경로(104)에 접속시킨다. 도 1의 합성 스캔-BIST 아키텍쳐를 도 5의 저전력 스캔-BIST 아키텍쳐에 적응시키는데 필요한 노력을 감소시키기 위해, 이하에 기술된 스캔 경로 적응 프로세스가 양호하게 실행된다.
도 9에, 접속 경로(118)를 통해 생성기(102)로부터 자극 프레임들(920)을 수신하고 접속 경로(120)를 통해 컴팩터(106)에 응답 프레임들(922)을 출력하는 스캔 경로(104)가 도시되어 있다. "프레임"이라는 용어는 간단히 말하자면 도 3의 동작 상태(304) 중에 스캔 경로(104)를 생성기(102)로부터의 자극 데이터로 채우고 스캔 경로(104)의 응답 데이터를 컴팩터(106)에 비워내는데 필요한 스캔 비트들의 수(M)를 나타낸다. 테스트는 논리 회로(108)를 테스트하기 위해 다수의 자극 및 응답 프레임 통신을 요구할 수 있다. 본 발명의 저전력 모드 동작을 달성하기 위해, 스캔 경로(104)를 다수의 개별 스캔 경로들로 재구성할 필요가 있다. 상기 일례에서, 스캔 경로(104)의 재구성은 3개의 개별 스캔 경로들(506-510)을 포함하는 상술된 스캔 경로(502)를 야기한다. 또한 합성 생성기(102), 컴팩터(106) 또는 제어기(110)에 대한 임의의 변경을 방지하도록 스캔 경로(104)를 스캔 경로(502)로 적응시킬 필요가 있다.
도 5를 참조하여 상술된 바와 같이, 스캔 경로(104)가 3개의 개별 스캔 세그먼트들(A, B, C)을 포함하는데, 각각의 스캔 세그먼트는 스캔 경로(104)의 스캔 셀들(M)의 1/3(M/3)을 포함하도록 스캔 경로(104)의 스캔 셀들의 수(M)가 3으로 나누어질 수 있다고 가정된다. 스캔 경로(104)의 스캔 세그먼트(A)는 전체 자극 및 응답 버스들(122, 124)의 자극 및 응답 신호들의 부분집합(912)을 각각 포함한다. 스캔 경로(104)의 스캔 세그먼트(B)는 전체 자극 및 응답 버스들(122, 124)의 자극 및 응답 신호들의 부분집합(910)을 각각 포함한다. 스캔 경로(104)의 스캔 세그먼트(C)는 전체 자극 및 응답 버스들(122, 124)의 자극 및 응답 신호들의 부분집합(908)을 각각 포함한다.
생성기(102)로부터 스캔 경로(104)에 스캔된 각각의 자극 스캔 프레임(920)은 스캔 세그먼트들(A, B, C)을 각각 채우는 비트 위치 필드들[CBA]을 갖는 것으로 도시될 수 있다. 예를 들어, 스캔 동작 후에, 비트 위치 필드[A]는 세그먼트(A)에 로드되고, 비트 위치 필드[B]는 세그먼트(B)에 로드되고, 비트 위치 필드[C]는 세그먼트(C)에 로드된다. 이와 같이, 스캔 경로(104)로부터 컴팩터(106)에 스캔된 각각의 응답 스캔 프레임(922)은 스캔 세그먼트들(C, B, A)을 각각 비우는 비트 위치 필드들[CBA]을 갖는 것으로 도시될 수 있다. 예를 들어, 스캔 동작 후에, 비트 위치 필드[A]는 세그먼트(A)로부터 언로드되고, 비트 위치 필드[B]는 세그먼트(B)로부터 언로드되고, 비트 위치 필드[C]는 세그먼트(C)로부터 언로드된다. 스캔 경로(104)가 저전력 구성으로 재구성될 때 생성기(102)로부터의 자극 프레임(920)과 컴팩터(106)로의 응답 프레임(922)이 재사용될 수 있음을 보장하기 위해, 재구성 프로세스가 이하에 기술된 바와 같이 발생한다.
스캔 경로(104) 세그먼트(A)는 점선(914)으로 표시된 바와 같이 개별 스캔 경로(A; 506)로 구성된다. 스캔 경로(104) 세그먼트(B)는 점선(916)으로 표시된 바와 같이 개별 스캔 경로(B 508)로 구성된다. 스캔 경로(104) 세그먼트(C)는 점선(918)으로 표시된 바와 같이 개별 스캔 경로(C 510)로 구성된다. 스캔 경로들(A, B, C)로의 스캔 입력들은 접속 경로(118)를 통해 생성기(102)에 접속된다. 스캔 경로들(A, B, C)(506-510)로부터의 스캔 출력들은, 상술된 3-상태 버퍼들(512-516)을 통해, 접속 경로(120)를 통해 컴팩터(106)에 접속된다. 각각의 개별 스캔 경로(506-510)는 논리 회로(108)로의 동일한 자극 및 응답 버싱 접속(908-912)을 유지한다.
스캔 경로(104)를 동작시키는데 사용된 것과 동일한 생성기(102) 및 컴팩터(106) 회로들을 사용하여 재구성된 스캔 경로(502)를 동작시키면 다음과 같은 반응이 야기된다. 상기 반응은 어댑터(504)가 제어기(110)와 스캔 경로(502) 사이에 삽입되어서 도 5, 도 6, 도 7 및 도 8에 도시된 바와 같이 스캔 경로(502)를 제어한다고 가정된다. 각각 자극 프레임[CBA](920) 입력과 응답 프레임[CBA](922) 출력 중에, (1) 자극 비트 필드(A)는 생성기(102)로부터 스캔 경로(A)에 직접 로드되는 반면 응답 비트 필드(A)는 스캔 경로(A)로부터 컴팩터(106)에 직접 언로드되고, (2) 자극 비트 필드(B)는 생성기(102)로부터 스캔 경로(B)에 직접 로드되는 반면 응답 비트 필드(B)는 스캔 경로(B)로부터 컴팩터(106)에 직접 언로드되고, (3) 자극 비트 필드(C)는 생성기(102)로부터 스캔 경로(C)에 직접 로드되는 반면 응답 비트 필드(C)는 스캔 경로(C)로부터 컴팩터(106)에 직접 언로드된다. 상술된 바로부터 알 수 있는 바와 같이, 스캔 경로(104)가 상술된 스캔 경로(502)로 재구성될 때, 스캔 경로(502)는 스캔 경로(104)에 의해 원래 사용되도록 의도된 동일한 자극 및 응답 프레임들을 사용할 수 있다. 따라서, 합성 생성기(102), 컴팩터(106) 또는 제어기(110) 회로들에 대한 어떠한 수정도 불필요하다.
스캔 경로(104)가 스캔 경로(502)의 요구된 수의 개별 스캔 경로들(N)로 동일하게 분할될 수 없는 다수의 스캔 셀들(M)을 포함하는 경우에, 개별 스캔 경로들 중 한 스캔 경로의 길이는 스캔 프레임들(920, 922)의 적합한 입력 및 출력을 위해 스캔 경로(502)를 보상하도록 조정될 수 있다. 예를 들어, 스캔 경로(104)의 스캔 셀들의 수(M)가 요구된 저전력 모드 동작을 달성하는데 필요한 개별 스캔 경로들의 수(N)로 균일하게 분할될 수 없으면, M은 소정의 값(Y)을 가산함으로써 증가되어서 M+Y가 N으로 균일하게 분할될 수 있게 할 수 있다. 일단 이것이 실행되면, N개의 개별 스캔 경로들이 형성될 수 있다. 개별 스캔 경로들 중 N-1개의 스캔 경로들은 (M+Y)/N의 길이를 갖게 되고, 개별 스캔 경로들 중 하나의 스캔 경로는 ((M+Y)/N)-Y의 길이를 갖게 된다. 예를 들어, 스캔 경로(104)가 97개의 스캔 셀들(M)을 가지면, 스캔 경로(502)의 스캔 경로(A, B)는 각각 33개의 스캔 셀들[((M+Y)/N = (97+2)/3 = 33]을 포함하도록 구성되지만, 스캔 경로(C)는 31개의 스캔 셀들[((M+Y)/N)-Y = ((97+2)/3)-2 = 31] 을 포함하도록 구성된다. 상기 일례에서, 스캔 프레임(920, 922)[CBA] 세그먼트들은 다음과 같음을 알 수 있다; 세그먼트(A) = 33 비트들, 세그먼트(B) = 33 비트들, 세그먼트(C) = 31 비트들.
스캔 경로(502)가 상술된 스캔 프레임 보상 기술을 포함하도록 형성될 때, 어댑터(504)의 동작은 보상 스캔 경로(502)를 적합하게 제어할 수 있도록 조정된다. 도 7 및 도 8에서, 어댑터(504) 회로 및 동작은 상세히 기술되었다. 도 8의 어댑터 타이밍 도가 상술된 33-비트 스캔 경로(A), 33-비트 스캔 경로(B), 31-비트 스캔 경로(C)로 구성된 스캔 경로(502)에 스캔 프레임들을 전달하는데 사용되는 것으로 가정되면, 어댑터(504)가 다음과 같이 변경될 필요가 있다. 어댑터 상태 머신(702)은 상술된 바와 같이 카운터(704)로부터의 CC1 출력(732)을 계속해서 모니터하여서 도 8의 시간 간격들(802, 804)에서 스캔 경로들(A, B)에 대한 33-비트 스캔 동작들을 각각 언제 정지시킬 것인지를 결정한다. 그러나, 스캔 경로(C)에 대한 스캔 시간 간격(806)이 스캔 시간 간격들(802, 804)과 상이하기 때문에, 상태 머신 동작은 변경되어서 카운터(704)로부터의 카운트 완료 2(CC2) 출력(734)을 모니터하여서 스캔 경로(C)에 대한 31-비트 스캔 동작을 정지시킨다. CC2 출력(734)은 스캔 경로(C)에 대한 31-비트 스캔 동작이 언제 정지되어야만 하는지를 나타내도록 설계되는 반면, CC1 출력(732)은 스캔 경로들(A, B)에 대한 33-비트 스캔 동작이 언제 정지되어야만 하는지를 나타내도록 설계된다.
병렬 스캔-BIST 아키텍쳐
도 10은 종래의 병렬 스캔-BIST 아키텍쳐를 사용하여 테스트에 적합하게 구성된 회로(1000)를 도시한 도면이다. 상술된 도 1의 단일 스캔-BIST 아키텍쳐에서처럼, 병렬 스캔-BIST 아키텍쳐는 내장 테스팅 메카니즘으로서 작용하도록 합성되어 IC에 자동으로 삽입될 수도 있다. 병렬 스캔-BIST 아키텍쳐는 생성기(1002), 컴팩터(1004), 제어기(1008) 및 스캔 경로들(1-N)(1010-1016)을 포함한다. 회로(1000)의 기능 모드 중에, 스캔 경로들(1-N)의 D-FF(204)는 논리 회로(1006)와 함께 동작하도록 구성되어서 회로(1000) 기능을 제공한다. 테스트 모드 중에, 스캔 경로들(1-N)의 D-FF들(204)은 생성기(1002), 컴팩터(1004) 및 제어기(1008)와 함께 동작하도록 구성되어서 논리 회로(1006) 테스팅을 제공한다. 스캔 경로들(1-N)은 경로들(1040-1046)을 통해 논리 회로(1006)로부터 응답을 수신하고, 경로들(1048-1054)을 통해 논리 회로(1006)에 자극을 출력한다. 스캔 경로들(1-N)은 경로들(1010-1024)을 통해 생성기(1002)로부터 직렬 자극을 수신하고, 경로들(1026-1032)을 통해 컴팩터(1004)에 직렬 응답을 출력한다. 스캔 경로들(1-N)은 경로(1034)를 통해 제어기(1008)로부터 제어 입력을 수신하고, 생성기(1002)는 경로(1038)를 통해 제어기(1008)로부터 제어 입력을 수신하고, 컴팩터(1004)는 경로(1036)를 통해 제어기(1008)로부터 제어 입력을 수신한다.
회로(1000)가 도 10의 테스트 구성으로 처음 배치될 때, 병렬 스캔-BIST 아키텍쳐는 도 11의 동작 도(1100)의 유휴 상태(1102)가 된다. 개시 테스트 신호에 응답해서, 도 1을 참조하여 상술된 바와 같이, 병렬 스캔-BIST 아키텍쳐는 유휴 상태(1102)로부터 동작 상태(1104)로 전이한다. 동작 상태에서, 제어기(1008)는 생성기(1002), 스캔 경로들(1-N) 및 컴팩터(1004)에 제어를 출력하여서 테스트를 개시한다. 동작 상태 중에, 스캔 경로들(1-N)은 생성기(1002)로부터 논리 회로(1006)에 입력될 자극으로 채워지고 논리 회로(1006)로부터의 응답들을 컴팩터(1004)에 비워낸다. 스캔 경로들(1-N)이 채워지고 비워진 후에, 제어기(1008)는 포착 상태(1006)로 전이하여서 다음 응답 데이터를 로드한 후, 동작 상태(1104)로 복귀하여서 생성기(1002)로부터 다음 자극을 입력하고 컴팩터(1004)에 다음 응답을 비워낸다. 동작 상태 및 포착 상태의 전이를 반복함으로써, 모든 자극 및 응답 패턴들이 인가된 후에, 테스트는 완료되고 제어기(1008)는 유휴 상태(1102)로 복귀한다.
도 10의 병렬 스캔-BIST 아키텍쳐의 구조 및 동작은 도 1의 단일 스캔-BIST 아키텍쳐의 구조 및 동작과 매우 유사하다. 도 1 및 도 10의 스캔-BIST 아키텍쳐들 간의 가장 주목할 만한 차이점들은 다음과 같다: (1) 도 1에서는 테스트 구성 중에 단일 스캔 경로(104)가 형성되는 것과 달리, 도 10에서는, 다수의 병렬 스캔 경로들(1-N)이 테스트 구성 중에 형성된다. (2) 스캔 경로(104)에 단일 자극 출력(118)을 출력하는 생성기(102)와 달리, 도 10에서, 생성기(1002)는 스캔 경로들(1-N)에게 다수의 병렬 자극 출력들(1018-1024)을 출력한다. (3) 스캔 경로(104)로부터 단일 응답 출력(120)을 입력하는 컴팩터(106)와 달리, 도 10에서, 컴팩터(1004)는 다수의 병렬 응답 출력들(1026-1032)을 입력한다.
스캔 동작 중에, 논리 회로(1006)가 스캔 경로들(1-N)로부터 동시 리플 자극 입력들을 수신하기 때문에, 도 10의 병렬 스캔-BIST 아키텍쳐는 도 1의 스캔-BIST 아키텍쳐에 기술된 전력 소비와 동일한 전력을 소비한다는 문제점을 갖는다. 따라서, 도 10의 병렬 스캔-BIST 아키텍쳐는 이하에 기술된 저전력 병렬 스캔-BIST 아키텍쳐로 적응되어서 테스트 중에 보다 적은 전력을 소비하도록 개선될 수 있다.
저전력 병렬 스캔-BIST 아키텍쳐
도 12는 도 10의 병렬 스캔-BIST 아키텍쳐가 저전력 동작에 적응된 후를 도시한 도면이다. 상술된 도 1의 스캔-BIST 아키텍쳐의 저전력 적응과 같이, 적응 프로세스는 다음 단계들을 포함한다. 단계(1)는 도 10의 스캔 경로들(1-N)(1010-1016)을 도 12의 스캔 경로들(1-N)(1202-1208)로 재구성하는 단계를 포함하는데, 각각의 스캔 경로(1-N)(1202-1208)는 각각의 입력들(1018-1024)과 출력들(1026-1032) 사이에 다수의 개별 스캔 경로들을 포함한다. 도 1의 스캔 경로(104)가 도 5의 스캔 경로(502)로 재구성된 것처럼, 상기 일례에서, 각각의 스캔 경로(1-N)(1202-1208)는 개별 스캔 경로들(A, B, C)로 재구성되었다고 가정된다. 단계(2)는 제어기(1008)와 스캔 경로들(1-N)(1202-1208) 사이에 어댑터(1210)를 삽입하는 단계이다. 상기 일례에서, 어댑터(1210)는 스캔 경로들(1-N)(1202-1208) 각각의 개별 스캔 경로들(A, B, C)을 동작시킨다는 점에서 어댑터(504)와 매우 유사하다고 가정된다. 어댑터(1210)에 대한 간단한 동작 설명은 이하에 주어진다.
도 13의 동작 도에서 알 수 있는 바와 같이, 어댑터(1210)는 동작 상태(1104)로 들어가는 제어기(1008)에 응답해서, (1) 생성기(1002)로부터 자극을 입력하고 컴팩터(1004)에 응답을 출력하도록 제어 버스(1212)를 통해 스캔 경로들(1202-1208) 중 스캔 경로들(A)을 동시 동작시킨 후에, (2) 생성기(1002)로부터 자극을 입력하고 컴팩터(1004)에 응답을 출력하도록 제어 버스(1212)를 통해 스캔 경로들(1202-1208) 중 스캔 경로들(B)을 동시 동작시키고, 그 후에, (3) 생성기(1002)로부터 자극을 입력하고 컴팩터(1004)에 응답을 출력하도록 제어 버스(1212)를 통해 스캔 경로들(1202-1208) 중 스캔 경로들(C)을 동시 동작시킨다. 제어기가 포착 상태(1106)가 될 때 어댑터(1210)는 스캔 경로들(1202-1208)에 대한 스캔 동작들을 중단시키고, 제어기가 동작 상태(1104)로 다시 될 때 어댑터(1210)는 스캔 경로들(1202-1208)의 스캔 경로들(A, B, C)에 대한 상술된 스캔 동작 시퀀스를 다시 작동시킨다. 테스트가 완료된 후에, 제어기(1008)는 유휴 상태(1102)로 들어가고 어댑터(1210)가 디스에이블된다. 상술된 바로부터, 어댑터(1210)의 동작은 어댑터(1210)가 제어 상태 시퀀스(1302) 중에 다수의 스캔 경로들(A), 다수의 스캔 경로들(B) 및 다수의 스캔 경로들(C)을 제어한다는 점을 제외하고는 어댑터(504)의 동작과 동일함을 알 수 있다. 대조적으로, 어댑터(504)는 제어 상태 시퀀스(602) 중에 오직 하나의 스캔 경로(A), 하나의 스캔 경로(B) 및 하나의 스캔 경로(C)만을 제어했다.
저전력 스캔-BIST 아키텍쳐의 직접 합성(Direct Synthesis of Low Power Scan-BIST Architectures)
기존 스캔-BIST 아키텍쳐를 저전력 동작에 적응시키는 프로세스가 기술되었는데, 일단 본 발명의 저전력의 장점이 이해되면, 테스트 합성 도구들은 개선되어서 저전력 스캔-BIST 아키텍쳐의 직접 합성을 제공할 것으로 예상된다. 상술된 단계들이 합성 프로세스에 포함되기 때문에, 저전력 스캔-BIST 아키텍쳐의 직접 합성은 상술된 적응 단계들을 실행할 필요가 없게 한다. 다음 일례들은 도 14 및 도 16의 합성 저전력 스캔-BIST 아키텍쳐에 포함될 수 있기 때문에, 본 발명의 저전력 스캔-BIST 아키텍쳐의 개념들에 대해 기술하고 있다.
도 14는 단일 스캔 경로 저전력 스캔-BIST 아키텍쳐의 합성의 일례를 도시한 도면이다. 스캔 경로(104)를 스캔 경로(502)로 재구성하는 상술된 적응 단계는 스캔-BIST 아키텍쳐의 합성에 포함되는 것으로 도시된다. 또한, 스캔 경로(502)의 스캔 경로들(A, B, C)을 개별적으로 액세스하도록 동작할 수 있는 제어를 제공하는 상술된 적응 단계는 스캔-BIST 아키텍쳐의 합성에 포함되는 것으로 도시된다. 합성 저전력 제어기(1402)는 도 5의 상술된 제어기(110) 및 어댑터(504)의 제어 기능들을 단일 제어 회로로 통합한다. 제어기(1402)는 도 15의 제어기 상태도에 따라 동작하는데, 도 6의 유휴 상태(302)에 대응하는 유휴 상태(1502), 도 6의 동작 상태들(304 및 604-608)에 대응하는 동작 상태들(1504-1508) 및 도 6의 포착 상태(306)에 대응하는 포착 상태(1510)를 포함한다.
도 16은 병렬 스캔 경로 저전력 스캔-BIST 아키텍쳐의 합성의 일례를 도시한 도면이다. 스캔 경로들(1010-1016)을 스캔 경로들(1202-1208)로 재구성하는 상술된 적응 단계는 스캔-BIST 아키텍쳐의 합성에 포함되는 것으로 도시된다. 스캔 경로들(1202-1208)의 스캔 경로들(A, B, C)을 개별적으로 액세스하도록 동작할 수 있는 제어를 제공하는 상술된 적응 단계는 스캔-BIST 아키텍쳐의 합성에 포함되는 것으로 도시된다. 합성된 저전력 제어기(1602)는 도 12의 상술된 제어기(1008) 및 어댑터(1210)의 제어 기능들을 단일 제어 회로로 통합한다. 제어기(1602)는 도 17의 제어기 상태도에 따라 동작하는데, 도 13의 유휴 상태(1102)에 대응하는 유휴 상태(1702), 도 13의 동작 상태들(1104 및 1304-1308)에 대응하는 동작 상태들(1704-1708) 및 도 13의 포착 상태(1106)에 대응하는 포착 상태(1710)를 포함한다.
스케일러블 스캔-BIST 전력 소비(Scalable Scan-BIST Power Consumption)
본 발명에 대한 설명에서 예측될 수 있는 바와 같이, 저전력 스캔 경로들 내의 개별 스캔 경로들의 수가 증가함에 따라 저전력 스캔-BIST 아키텍쳐에 의해 테스트될 논리 회로의 전력 소비는 감소된다. 예를 들어, 동작 중에, 2개의 개별 스캔 경로들 각각이 개별적으로 종래의 스캔 경로에 의해 충전 및 방전되는 논리 회로 커패시턴스의 1/2로 잠정적으로 충전 및 방전하기 때문에, 소정의 종래의 스캔 경로를 2개의 개별 스캔 경로들을 포함하는 저전력 스캔 경로로 구성하면, 전력 소비가 50%까지 감소될 수 있다. 또한, 동작 중에, 3개의 개별 스캔 경로들 각각이 개별적으로 종래의 스캔 경로에 의해 충전 및 방전되는 논리 회로 커패시턴스의 1/3로 잠정적으로 충전 및 방전하기 때문에, 동일한 종래의 스캔 경로를 3개의 개별 스캔 경로들을 포함하는 저전력 스캔 경로로 구성하면, 전력 소비가 66%까지 감소될 수 있다. 또한, 동작 중에, 4개의 개별 스캔 경로들 각각이 개별적으로 종래의 스캔 경로에 의해 충전 및 방전되는 논리 회로 커패시턴스의 1/4로 잠정적으로 충전 및 방전하기 때문에, 동일한 종래의 스캔 경로를 4개의 개별 스캔 경로들을 포함하는 저전력 스캔 경로로 구성하면, 전력 소비가 75%까지 감소될 수 있다. 상술된 바로부터 본 발명이 소정의 합성 스캔-BIST 아키텍쳐의 전력 소비를 일정 비율로 감소시켜서(scailing) 회로의 요구된 저전력 모드의 테스트 동작을 만족시킬 수 있는 합성 도구를 제공할 수 있음을 알 수 있다.
스케일러블 스캔-BIST 잡음 감소
본 발명에 대한 설명에서 예측될 수 있는 바와 같이, 저전력 스캔 경로들 내의 개별 스캔 경로들의 수가 증가함에 따라 저전력 스캔-BIST 아키텍쳐에 의해 테스트될 논리 회로에 의해 생성되는 잡음은 감소된다. 예를 들어, 동작 중에, 2개의 개별 스캔 경로들 각각이 개별적으로 종래의 스캔 경로에 의해 활성화되는 논리 회로의 1/2만으로 잠정적으로 활성화되기 때문에, 소정의 종래의 스캔 경로를 2개의 개별 스캔 경로들을 포함하는 저전력 스캔 경로로 구성하면, 잡음 생성이 50%까지 감소될 수 있다. 또한, 동작 중에, 3개의 개별 스캔 경로들 각각이 개별적으로 종래의 스캔 경로에 의해 활성화되는 논리 회로의 1/3만으로 잠정적으로 활성화되기 때문에, 동일한 종래의 스캔 경로를 3개의 개별 스캔 경로들을 포함하는 저전력 스캔 경로로 구성하면, 잡음 생성이 66%까지 감소될 수 있다. 또한, 동작 중에, 4개의 개별 스캔 경로들 각각이 개별적으로 종래의 스캔 경로에 의해 활성화되는 논리 회로의 1/4만으로 잠정적으로 활성화되기 때문에, 동일한 종래의 스캔 경로를 4개의 개별 스캔 경로들을 포함하는 저전력 스캔 경로로 구성하면, 잡음 생성이 75%까지 감소될 수 있다. 상술된 바로부터 본 발명이 소정의 합성 스캔-BIST 아키텍쳐의 잡음 생성을 일정 비율로 감소시켜서 회로의 요구된 저 잡음 모드의 테스트 동작을 만족시킬 수 있는 합성 도구를 제공할 수 있음을 알 수 있다.
본 발명은 도면들에 도시된 실시예들에 따라 기술되었지만, 본 기술 분야에 숙련된 자들은 상기 실시예들에 대한 변경이 가능하고 변경은 본 발명의 원리 및 범위 내에서 이루어져야함을 알 것이다. 따라서, 변경은 첨부됨 청구 범위의 원리 및 범위 내에서 본 기술 분야에 숙련된 자들에 의해 이루어질 수 있다.
스캔-BIST 아키텍쳐는 통상 집적 회로의 디지털 회로를 테스트하는데 사용된다. 본 발명은 종래의 스캔-BIST 아키텍쳐를 저전력 스캔-BIST 아키텍쳐로 적응시키는 방법에 대해 기술하고 있다. 저전력 스캔-BIST 아키텍쳐는 스캔-BIST 아키텍쳐의 테스트 시간을 유지하면서, 동시에 종래의 스캔-BIST 아키텍쳐 보다 훨씬 적은 동작 전력을 필요로 한다. 저전력 스캔-BIST 아키텍쳐는 IC/다이에 내장된 다수의 회로들(예를 들면, DSP 또는 CPU 코어 회로들)이 IC/다이 내에서 너무 많은 전력을 소비하지 않고 병렬로 테스트되게 하기 때문에, IC/다이 제조자들에게 유익하다. 또한, 시스템들의 IC들이 종래의 스캔-BIST 아키텍쳐에 의해 요구되는 저장 배터리 에너지의 소부분만을 사용하여 저전력 스캔-BIST 아키텍쳐에 의해 파워업-셀프-테스트될 수 있기 때문에, 와이어리스 전화와 같은 휴대용 배터리 동작 시스템들의 설계자들에게도 또한 유익하다.

Claims (4)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 스캔 회로로서,
    집적 회로의 반도체 기판 상에 형성되고, 테스트될 논리 회로를 포함하는 기능 회로와,
    직렬 접속된 스캔 셀들로 이루어지고, 상기 논리 회로에 접속되어 상기 논리 회로에 자극 신호를 전달하고 상기 논리 회로로부터 응답 신호를 수신하는 리드를 구비하고, 직렬 데이터 입력 리드 및 직렬 데이터 출력 리드를 구비하고, 자신의 동작을 제어하기 위한 제어 신호를 수신하는 제어 입력 리드를 구비하고, 상기 직렬 데이터 입력 리드에 접속되는 직렬 입력, 및 상기 직렬 데이터 출력 리드 및 개별 세트의 제어 입력 리드에 선택적으로 연결되는 직렬 출력 리드를 각각 갖는 선택가능한 개별 스캔 경로부들로 구성되는 스캔 경로 회로와,
    제어 입력들, 및 상기 스캔 경로 회로의 직렬 데이터 입력 리드에 접속되는 직렬 데이터 출력을 구비하는 테스트 데이터 생성기 회로와,
    제어 입력들, 및 상기 스캔 경로 회로의 직렬 데이터 출력 리드에 접속되는 직렬 데이터 입력을 구비하는 테스트 데이터 컴팩터 회로와,
    상기 테스트 데이터 생성기 회로의 제어 입력들 및 상기 컴팩터 회로의 제어 입력들에 접속되고, 상기 스캔 경로 회로의 제어 입력들에 연결되는 제어 출력 리드들을 구비하는 제어기, 및
    상기 제어기의 제어 출력 리드들을 상기 스캔 경로 회로의 상기 개별 세트의 제어 입력 리드들에 연결하고, 상기 제어기로부터 일 세트의 제어 신호를 수신하는 입력 리드들 및 각 스캔 경로부마다 제어 신호를 제공하는 일 세트의 출력 리드들을 포함하며, 상기 각 개별 스캔 경로부를 동작시키기 위해 상기 개별 세트의 제어 신호의 생성을 제어하는 상태 머신 및 상기 상태 머신에 접속되는 카운터 회로들을 포함하는 어댑터 회로들
    을 포함하는 스캔 회로.
KR1020010011927A 2000-03-09 2001-03-08 스캔 회로 KR100790238B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US18810900P 2000-03-09 2000-03-09
US60/188,109 2000-03-09

Publications (2)

Publication Number Publication Date
KR20010089208A KR20010089208A (ko) 2001-09-29
KR100790238B1 true KR100790238B1 (ko) 2007-12-31

Family

ID=22691804

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010011927A KR100790238B1 (ko) 2000-03-09 2001-03-08 스캔 회로

Country Status (5)

Country Link
US (13) US6763488B2 (ko)
EP (1) EP1146343B1 (ko)
JP (1) JP4971547B2 (ko)
KR (1) KR100790238B1 (ko)
DE (1) DE60108993T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109477868A (zh) * 2016-07-15 2019-03-15 德克萨斯仪器股份有限公司 用于电子电路的内建自测试的系统和方法

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6408413B1 (en) 1998-02-18 2002-06-18 Texas Instruments Incorporated Hierarchical access of test access ports in embedded core integrated circuits
US6405335B1 (en) 1998-02-25 2002-06-11 Texas Instruments Incorporated Position independent testing of circuits
US6327687B1 (en) * 1999-11-23 2001-12-04 Janusz Rajski Test pattern compression for an integrated circuit test environment
EP1242885B1 (en) * 1999-11-23 2009-10-07 Mentor Graphics Corporation Continuous application and decompression of test patterns to a circuit-under-test
US8533547B2 (en) * 1999-11-23 2013-09-10 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US6557129B1 (en) * 1999-11-23 2003-04-29 Janusz Rajski Method and apparatus for selectively compacting test responses
US6353842B1 (en) * 1999-11-23 2002-03-05 Janusz Rajski Method for synthesizing linear finite state machines
US9134370B2 (en) 1999-11-23 2015-09-15 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US6684358B1 (en) * 1999-11-23 2004-01-27 Janusz Rajski Decompressor/PRPG for applying pseudo-random and deterministic test patterns
US6874109B1 (en) 1999-11-23 2005-03-29 Janusz Rajski Phase shifter with reduced linear dependency
US9664739B2 (en) 1999-11-23 2017-05-30 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
EP1146343B1 (en) * 2000-03-09 2005-02-23 Texas Instruments Incorporated Adapting Scan-BIST architectures for low power operation
US6901276B1 (en) * 2001-05-01 2005-05-31 Palmone, Inc. Direct digital signal processor control of multi-channel scan for re-establishing connections in a wirelessly networked device
KR100446317B1 (ko) * 2001-12-24 2004-09-01 주식회사 하이닉스반도체 코드 롬의 테스트시 데이터를 보호하기 위한 장치
US7185253B2 (en) * 2002-03-27 2007-02-27 Intel Corporation Compacting circuit responses
GB0227329D0 (en) * 2002-11-22 2002-12-31 Electrosonic Ltd Image scanning
US7240260B2 (en) 2002-12-11 2007-07-03 Intel Corporation Stimulus generation
US7437640B2 (en) * 2003-02-13 2008-10-14 Janusz Rajski Fault diagnosis of compressed test responses having one or more unknown states
US7509550B2 (en) * 2003-02-13 2009-03-24 Janusz Rajski Fault diagnosis of compressed test responses
EP1595211B1 (en) * 2003-02-13 2008-07-09 Mentor Graphics Corporation Compressing test responses using a compactor
US7302624B2 (en) * 2003-02-13 2007-11-27 Janusz Rajski Adaptive fault diagnosis of compressed test responses
US20040193985A1 (en) * 2003-03-31 2004-09-30 Veerendra Bhora Autonomous built-in self-test for integrated circuits
JP3963158B2 (ja) * 2003-08-19 2007-08-22 ソニー株式会社 半導体回路装置及びそのテスト方法
US7149943B2 (en) * 2004-01-12 2006-12-12 Lucent Technologies Inc. System for flexible embedded Boundary Scan testing
US7356745B2 (en) 2004-02-06 2008-04-08 Texas Instruments Incorporated IC with parallel scan paths and compare circuitry
US7842948B2 (en) 2004-02-27 2010-11-30 Nvidia Corporation Flip chip semiconductor die internal signal access system and method
US7729884B2 (en) 2004-03-31 2010-06-01 Yu Huang Compactor independent direct diagnosis of test hardware
US8280687B2 (en) * 2004-03-31 2012-10-02 Mentor Graphics Corporation Direct fault diagnostics using per-pattern compactor signatures
US7239978B2 (en) * 2004-03-31 2007-07-03 Wu-Tung Cheng Compactor independent fault diagnosis
US7279887B1 (en) * 2004-08-06 2007-10-09 Nvidia Corporation In-process system level test before surface mount
TWM282317U (en) * 2005-08-01 2005-12-01 Princeton Technology Corp Testing system capable of simultaneously testing a plurality of chips under-test and single-chip testing machine
JP5268656B2 (ja) 2006-02-17 2013-08-21 メンター グラフィックス コーポレイション マルチステージ・テスト応答コンパクタ
JP4751216B2 (ja) * 2006-03-10 2011-08-17 株式会社東芝 半導体集積回路及びその設計装置
TWI312075B (en) * 2006-11-30 2009-07-11 Ind Tech Res Inst Scan test data compression method and decoding apparatus for multiple-scan-chain designs
WO2008100520A2 (en) * 2007-02-12 2008-08-21 Mentor Graphics Corporation Low power scan testing techniques and apparatus
US7831877B2 (en) * 2007-03-08 2010-11-09 Silicon Image, Inc. Circuitry to prevent peak power problems during scan shift
US8271252B2 (en) * 2007-11-08 2012-09-18 Nvidia Corporation Automatic verification of device models
US8510616B2 (en) * 2008-02-14 2013-08-13 Nvidia Corporation Scalable scan-based test architecture with reduced test time and test power
US8046651B2 (en) * 2008-04-02 2011-10-25 Texas Instruments Incorporated Compare circuit receiving scan register and inverted clock flip-flop data
US8745200B2 (en) * 2008-05-06 2014-06-03 Nvidia Corporation Testing operation of processors setup to operate in different modes
US8943457B2 (en) * 2008-11-24 2015-01-27 Nvidia Corporation Simulating scan tests with reduced resources
US8423843B2 (en) 2009-10-23 2013-04-16 Atrenta, Inc. Method and system thereof for optimization of power consumption of scan chains of an integrated circuit for test
US8516409B2 (en) * 2010-11-11 2013-08-20 International Business Machines Corporation Implementing vertical die stacking to distribute logical function over multiple dies in through-silicon-via stacked semiconductor device
US8468405B2 (en) * 2010-12-22 2013-06-18 Arm Limited Integrated circuit testing
CN103076513A (zh) * 2012-12-21 2013-05-01 广州致远电子股份有限公司 一种便携式电能质量分析方法
CN104678240B (zh) 2013-12-03 2019-03-29 恩智浦美国有限公司 用于在多个电力模式中测试电源的电路
CN103676893A (zh) * 2013-12-19 2014-03-26 上海华龙测试仪器股份有限公司 一种试验机测控系统
US9261560B2 (en) * 2013-12-31 2016-02-16 Texas Instruments Incorporated Handling slower scan outputs at optimal frequency
JP6305823B2 (ja) * 2014-05-12 2018-04-04 株式会社メガチップス スキャンテスト回路
US9791503B1 (en) 2015-09-30 2017-10-17 Integrated Device Technology, Inc. Packaged oscillators with built-in self-test circuits that support resonator testing with reduced pin count
DE102015115915A1 (de) 2015-09-21 2017-03-23 Wisco Tailored Blanks Gmbh Laserschweißverfahren zur Herstellung eines Blechhalbzeugs aus härtbarem Stahl mit einer Beschichtung auf Aluminium- oder Aluminium-Silizium-Basis
US10088525B2 (en) 2016-02-11 2018-10-02 Texas Instruments Incorporated Non-interleaved scan operation for achieving higher scan throughput in presence of slower scan outputs
CN105823978B (zh) * 2016-03-11 2018-09-14 福州瑞芯微电子股份有限公司 一种通用的芯片测试时钟电路及其测试方法
CN105824351B (zh) * 2016-03-11 2018-12-18 福州瑞芯微电子股份有限公司 Cpu的可测试性时钟电路及其测试方法
US10107860B2 (en) * 2016-06-21 2018-10-23 International Business Machines Corporation Bitwise rotating scan section for microelectronic chip testing and diagnostics
TWI612317B (zh) * 2016-11-01 2018-01-21 國立成功大學 一種測試資料之解壓縮器及其測試方法
US10340370B2 (en) * 2016-12-07 2019-07-02 Qualcomm Incorporated Asymmetric gated fin field effect transistor (FET) (finFET) diodes
KR102035421B1 (ko) * 2018-05-08 2019-10-22 한양대학교 에리카산학협력단 Ic chip의 저전력 테스트 방법 및 장치
US11609832B2 (en) 2019-10-04 2023-03-21 International Business Machines Corporation System and method for hardware component connectivity verification
JP2021124371A (ja) * 2020-02-05 2021-08-30 キオクシア株式会社 半導体集積回路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5592493A (en) * 1994-09-13 1997-01-07 Motorola Inc. Serial scan chain architecture for a data processing system and method of operation
US6028983A (en) * 1996-09-19 2000-02-22 International Business Machines Corporation Apparatus and methods for testing a microprocessor chip using dedicated scan strings

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4498172A (en) * 1982-07-26 1985-02-05 General Electric Company System for polynomial division self-testing of digital networks
US4513418A (en) * 1982-11-08 1985-04-23 International Business Machines Corporation Simultaneous self-testing system
JPS61155874A (ja) * 1984-12-28 1986-07-15 Toshiba Corp 大規模集積回路の故障検出方法およびそのための装置
JPH01217278A (ja) * 1988-02-26 1989-08-30 Mitsubishi Electric Corp 集積回路
DE68928837T2 (de) * 1988-09-07 1999-05-12 Texas Instruments Inc Prüf-Puffer/Register
US5056093A (en) * 1989-08-09 1991-10-08 Texas Instruments Incorporated System scan path architecture
US5260946A (en) * 1991-06-03 1993-11-09 Hughes Missile Systems Company Self-testing and self-configuration in an integrated circuit
EP0642083A1 (en) * 1993-09-04 1995-03-08 International Business Machines Corporation Test circuit and method for interconnect testing of chips
JP3610095B2 (ja) * 1993-07-30 2005-01-12 テキサス インスツルメンツ インコーポレイテツド 電気回路のストリームライン化（Ｓｔｒｅａｍｌｉｎｅｄ）された同時試験方法と装置
JP3403814B2 (ja) * 1994-07-04 2003-05-06 富士通株式会社 自己試験機能組込み型回路
US5831992A (en) * 1995-08-17 1998-11-03 Northern Telecom Limited Methods and apparatus for fault diagnosis in self-testable systems
US5717700A (en) * 1995-12-04 1998-02-10 Motorola, Inc. Method for creating a high speed scan-interconnected set of flip-flop elements in an integrated circuit to enable faster scan-based testing
US5907562A (en) * 1996-07-31 1999-05-25 Nokia Mobile Phones Limited Testable integrated circuit with reduced power dissipation
US5701308A (en) * 1996-10-29 1997-12-23 Lockheed Martin Corporation Fast bist architecture with flexible standard interface
US6158032A (en) * 1998-03-27 2000-12-05 International Business Machines Corporation Data processing system, circuit arrangement and program product including multi-path scan interface and methods thereof
US6178534B1 (en) * 1998-05-11 2001-01-23 International Business Machines Corporation System and method for using LBIST to find critical paths in functional logic
US6560734B1 (en) * 1998-06-19 2003-05-06 Texas Instruments Incorporated IC with addressable test port
US6519729B1 (en) * 1998-06-27 2003-02-11 Texas Instruments Incorporated Reduced power testing with equally divided scan paths
US6370664B1 (en) * 1998-10-29 2002-04-09 Agere Systems Guardian Corp. Method and apparatus for partitioning long scan chains in scan based BIST architecture
US6327685B1 (en) * 1999-05-12 2001-12-04 International Business Machines Corporation Logic built-in self test
EP1089083A1 (en) * 1999-09-03 2001-04-04 Sony Corporation Semiconductor circuits having scan path circuits
US6684358B1 (en) * 1999-11-23 2004-01-27 Janusz Rajski Decompressor/PRPG for applying pseudo-random and deterministic test patterns
US6327687B1 (en) * 1999-11-23 2001-12-04 Janusz Rajski Test pattern compression for an integrated circuit test environment
JP2001249164A (ja) * 2000-03-03 2001-09-14 Hitachi Ltd 組み込み型自己テスト回路内臓ｌｓｉ
US6769080B2 (en) * 2000-03-09 2004-07-27 Texas Instruments Incorporated Scan circuit low power adapter with counter
EP1146343B1 (en) * 2000-03-09 2005-02-23 Texas Instruments Incorporated Adapting Scan-BIST architectures for low power operation
US6594802B1 (en) * 2000-03-23 2003-07-15 Intellitech Corporation Method and apparatus for providing optimized access to circuits for debug, programming, and test
JP2003014819A (ja) * 2001-07-03 2003-01-15 Matsushita Electric Ind Co Ltd 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法
JP2003332443A (ja) * 2002-05-08 2003-11-21 Toshiba Corp 半導体集積回路とその設計支援装置およびテスト方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5592493A (en) * 1994-09-13 1997-01-07 Motorola Inc. Serial scan chain architecture for a data processing system and method of operation
US6028983A (en) * 1996-09-19 2000-02-22 International Business Machines Corporation Apparatus and methods for testing a microprocessor chip using dedicated scan strings

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109477868A (zh) * 2016-07-15 2019-03-15 德克萨斯仪器股份有限公司 用于电子电路的内建自测试的系统和方法
CN109477868B (zh) * 2016-07-15 2022-04-05 德克萨斯仪器股份有限公司 用于电子电路的内建自测试的系统和方法

Also Published As

Publication number Publication date
US20170016957A1 (en) 2017-01-19
US20100223517A1 (en) 2010-09-02
JP2001289908A (ja) 2001-10-19
DE60108993D1 (de) 2005-03-31
US9709628B2 (en) 2017-07-18
US20140013176A1 (en) 2014-01-09
US8566659B2 (en) 2013-10-22
US20110161758A1 (en) 2011-06-30
EP1146343A1 (en) 2001-10-17
US7526695B2 (en) 2009-04-28
US7925945B2 (en) 2011-04-12
US9103881B2 (en) 2015-08-11
US7051257B2 (en) 2006-05-23
US10060977B2 (en) 2018-08-28
EP1146343B1 (en) 2005-02-23
US20130246871A1 (en) 2013-09-19
US20170269158A1 (en) 2017-09-21
US20120297262A1 (en) 2012-11-22
KR20010089208A (ko) 2001-09-29
US20060242520A1 (en) 2006-10-26
US20150309116A1 (en) 2015-10-29
US7747919B2 (en) 2010-06-29
US20020112199A1 (en) 2002-08-15
DE60108993T2 (de) 2005-07-21
US8261144B2 (en) 2012-09-04
US6763488B2 (en) 2004-07-13
US20090183042A1 (en) 2009-07-16
JP4971547B2 (ja) 2012-07-11
US20050005219A1 (en) 2005-01-06
US20110283154A1 (en) 2011-11-17
US8453025B2 (en) 2013-05-28
US8015466B2 (en) 2011-09-06
US9476941B2 (en) 2016-10-25

Similar Documents

Publication Publication Date Title
KR100790238B1 (ko) 스캔 회로
US10120027B2 (en) Cores with separate serial scan paths and scan path parts
US9103882B2 (en) Automatable scan partitioning for low power using external control
US6766487B2 (en) Divided scan path with decode logic receiving select control signals

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121129

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141128

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150930

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170929

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180928

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190924

Year of fee payment: 13