KR100788573B1

KR100788573B1 - 셀프 트리밍 기능을 가지는 기준 전압 발생기 및 그 기준전압 발생 방법

Info

Publication number: KR100788573B1
Application number: KR1020060055084A
Authority: KR
Inventors: 이기원
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-06-19
Filing date: 2006-06-19
Publication date: 2007-12-26
Also published as: KR20070120381A

Abstract

본 발명은 셀프 트리밍 기능을 가지는 기준 전압 발생기 및 그 기준 전압 발생 방법에 관한 것으로, 본 발명에 따른 기준 전압 발생기는, 전압 드라이버, 비교 회로, 샘플러, 및 카운터를 포함한다. 전압 드라이버는 입력 기준 전압에 기초하여 출력 기준 전압을 발생하고, 카운팅 신호에 응답하여, 출력 기준 전압을 변경한다. 비교 회로는 출력 기준 전압을 비교 전압에 비교하고, 그 비교 결과에 따라 제어 신호를 출력한다. 샘플러는 샘플링 클록 신호와 제어 신호에 응답하여, 전압 조절 신호를 출력한다. 카운터는 전압 조절 신호에 응답하여, 카운팅 동작을 실행하고, 카운팅 신호를 출력한다. 본 발명에 따른 기준 전압 발생기 및 그 기준 전압 발생 방법은 셀프 트리밍 기능을 이용하여 기준 전압을 자동으로 조절할 수 있다.

비교 회로, 카운터, 샘플러

Description

셀프 트리밍 기능을 가지는 기준 전압 발생기 및 그 기준 전압 발생 방법{Reference voltage generator with a self trimming function and reference voltage generation method of the same}

도 1은 종래의 기준 전압 발생기의 블록 도이다.

도 2는 본 발명의 일 실시예에 따른 기준 전압 발생기의 블록 도이다.

도 3은 도 2에 도시된 전압 드라이버를 상세히 나타내는 도면이다.

도 4는 도 3에 도시된 전압 분배기의 상세한 회로도이다.

도 5는 도 2에 도시된 비교 회로를 상세히 나타내는 도면이다.

도 6은 도 2에 도시된 샘플러를 상세히 나타내는 도면이다.

도 7은 도 2에 도시된 카운터를 상세히 나타내는 도면이다.

도 8은 도 2에 도시된 리셋 제어부를 상세히 나타내는 도면이다.

도 9 및 도 10은 도 2에 도시된 기준 전압 발생기의 동작과 관련된 신호들의 타이밍 도이다.

〈도면의 주요 부분에 대한 부호의 설명〉

100 : 기준 전압 발생기 110 : 전압 발생기

120 : 전압 드라이버 130 ; 비교 회로

140 : 샘플러 150 : 카운터

160 : 리셋 제어부

본 발명은 반도체 장치에 관한 것으로서, 특히, 기준 전압 발생기 및 그 기준 전압 발생 방법에 관한 것이다.

일반적으로, 기준 전압은 공정, 전압, 및 온도(process, voltage, and temperature, 이하, PVT라 함) 조건에 따라 조금씩 변화할 수 있다. 하지만 반도체 장치의 안정적인 동작을 위해서는 반도체 장치에 포함되는 기준 전압 발생기가 일정한 기준 전압을 발생하는 것이 중요하다. 따라서 일련의 제조 공정에 의해 제조된 기준 전압 발생기는 전압 트리밍(trimming) 테스트 과정을 통하여 일정한 기준 전압을 발생하도록 조절된다. 도 1을 참고하여, 종래의 기준 전압 발생기의 구성 및 동작을 살펴보면 다음과 같다. 기준 전압 발생기(10)는 전압 발생기(11), 전압 드라이버(12), 및 퓨즈 회로(13)를 포함한다 상기 전압 발생기(11)는 내부 전압(VREF)과 바이어스 전류(IBIAS)를 발생한다. 상기 전압 드라이버(12)는 상기 내부 전압(VREF)과 상기 바이어스 전류(IBIAS)에 기초하여, 기준 전압(VREFO)을 발생한다. 이때, 상기 전압 드라이버(12)는 상기 퓨즈 회로(13)로부터 수신되는 퓨즈 신호들(FUSE<0:N>)에 응답하여, 상기 기준 전압(VREF0)을 조절한다. 상기 퓨즈 회로(13)는 전압 트리밍 테스트 과정에서 미리 선택적으로 절단 또는 비절단된 복수의 퓨즈들을 포함한다. 상기 퓨즈들의 절단 상태에 따라 상기 퓨즈 회로(13)가 출 력하는 상기 퓨즈 신호들(FUSE<0:N>)의 로직 값들이 결정된다. 하지만, 상기 전압 발생기(10)의 상기 기준 전압(VREFO)을 조절하기 위해서는 테스트 엔지니어가 전압 트리밍 테스트 과정을 통하여 직접 조절해야 한다. 이를 좀 더 상세히 설명하면, 테스트 엔지니어는 상기 퓨즈 회로(13)의 퓨즈들을 선택적으로 절단하면서, 상기 기준 전압(VREF0)이 설정된 전압 범위에 포함되는지의 여부를 검사한다. 이 후, 상기 기준 전압(VREF0)이 상기 설정된 전압 범위에 포함될 때, 상기 테스트 엔지니어는 상기 퓨즈들의 절단 상태를 그대로 유지한 채 상기 전압 트리밍 테스트 과정을 종료한다. 하지만 상기 퓨즈 회로(13)를 이용하여 상기 기준 전압 발생기(10)의 출력 전압(즉, 기준 전압)의 레벨을 조절할 경우, 테스트 시간과 테스트 비용이 증가할 수 있다. 예를 들어, 한 장의 웨이퍼(wafer) 내의 모든 다이(die)가 기준 전압 발생기를 포함할 경우, 테스트 엔지니어는 웨이퍼 내의 모든 다이의 기준 전압 발생기에 대한 전압 트리밍 테스트 과정을 진행해야 한다. 즉, 테스트 엔지니어는 모든 다이 내의 기준 전압 발생기의 출력 전압을 측정하여, 기준 전압을 어느 정도 증가 또는 감소시켜야 하는지를 검사한 후, 해당 전압 레벨에 대응하도록 퓨즈들을 절단해야 하므로, 테스트 시간 및 테스트 비용이 증가할 수 있다. 또한, 이미 트리밍 테스트 과정이 종료된 기준 전압 발생기의 기준 전압을 추가로 조절해야 할 경우에는, 추가의 트리밍 테스트 과정이 실행되기 것이 어려워진다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 기준 전압을 설정된 전압 범위 내에 포함되도록 조절하는 셀프 트리밍 기능을 가지는 기준 전압 발생기를 제 공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 셀프 트리밍 기능을 이용하여 기준 전압을 설정된 전압 범위 내에 포함되도록 조절하는 기준 전압 발생 방법을 제공하는 데 있다.

상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 기준 전압 발생기는, 전압 드라이버, 비교 회로, 샘플러, 및 카운터를 포함한다. 전압 드라이버는 입력 기준 전압에 기초하여 출력 기준 전압을 발생하고, 카운팅 신호에 응답하여, 출력 기준 전압을 변경한다. 비교 회로는 출력 기준 전압을 비교 전압에 비교하고, 그 비교 결과에 따라 제어 신호를 출력한다. 샘플러는 샘플링 클록 신호와 제어 신호에 응답하여, 전압 조절 신호를 출력한다. 카운터는 전압 조절 신호에 응답하여, 카운팅 동작을 실행하고, 카운팅 신호를 출력한다.

상기한 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 기준 전압 발생기는, 전압 발생기, 전압 드라이버, 비교 회로, 샘플러, 카운터 및 리셋 제어부를 포함한다. 전압 발생기는 외부 전압에 기초하여, 입력 기준 전압과 바이어스 전류를 발생한다. 전압 드라이버는 입력 기준 전압과 바이어스 전류에 기초하여 출력 기준 전압을 발생하고, 제1 카운팅 신호와 제2 카운팅 신호에 응답하여, 출력 기준 전압을 변경한다. 비교 회로는 샘플링 클록 신호에 동기하여, 출력 기준 전압을 제1 비교 전압과 제2 비교 전압에 각각 비교하고, 그 비교 결과에 따라 제1 및 제2 제어 신호들을 출력한다. 샘플러는 리셋 제어 신호에 응답하여 리셋되고, 샘플 링 클록 신호와 제1 및 제2 제어 신호들에 응답하여, 전압 감소 신호 및 전압 증가 신호를 출력한다. 카운터는 전압 감소 신호 및 전압 증가 신호에 응답하여, 카운팅 동작을 실행하고, 제1 및 제2 카운팅 신호들을 출력한다. 리셋 제어부는 전압 감소 신호, 전압 증가 신호, 및 샘플링 클록 신호에 응답하여, 리셋 제어 신호를 출력한다.

상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 기준 전압 발생 방법은 외부 전압에 기초하여, 입력 기준 전압과 바이어스 전류를 발생하는 단계; 입력 기준 전압과 바이어스 전류에 기초하여 출력 기준 전압을 발생하는 단계; 샘플링 클록 신호에 동기하여, 출력 기준 전압을 제1 전압과 제2 전압에 각각 비교하고, 그 비교 결과에 따라 제1 및 제2 제어 신호들을 출력하는 단계; 샘플링 클록 신호의 제1 설정된 수의 클록 사이클 동안, 제1 또는 제2 제어 신호가 설정된 로직 레벨로 유지될 때, 전압 감소 신호 또는 전압 증가 신호를 토글시키는 단계; 전압 감소 신호 또는 전압 증가 신호의 토글 횟수를 카운팅하고, 그 카운팅 값을 누적시켜, 제1 또는 제2 카운팅 신호를 출력하는 단계; 제1 또는 제2 카운팅 신호에 응답하여, 출력 기준 전압을 변경하는 단계; 전압 감소 신호 또는 전압 증가 신호가 토글한 시점으로부터 샘플링 클록 신호의 제2 설정된 수의 클록 사이클 이 후, 리셋 제어 신호를 발생하는 단계; 및 리셋 제어 신호가 발생된 후, 토글 단계, 제1 또는 제2 카운팅 신호의 출력 단계, 변경 단계, 및 리셋 제어 신호의 발생 단계를 반복하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 본 발명의 일 실시예에 따른 기준 전압 발생기의 블록 도이다. 도 2를 참고하면, 기준 전압 발생기(100)는 전압 발생기(110), 전압 드라이버(120), 비교 회로(130), 샘플러(140), 카운터(150), 및 리셋 제어부(160)를 포함한다. 상기 전압 발생기(110)는 외부 전압(VCC)에 기초하여, 입력 기준 전압(VREF)과 바이어스 전류(IBIAS)를 발생한다. 상기 전압 드라이버(120)는 상기 입력 기준 전압(VREF)과 상기 바이어스 전류(IBIAS)에 기초하여 출력 기준 전압(VREFO)을 발생한다. 또, 상기 전압 드라이버(120)는 카운팅 신호(CNT1 또는 CNT2)에 응답하여, 상기 출력 기준 전압(VREFO)을 변경한다. 상기 비교 회로(130)는 샘플링 클록 신호(SCLK)에 동기하여, 상기 출력 기준 전압(VREFO)을 비교 전압들(VMAX, VMIN)에 각각 비교하고, 그 비교 결과에 따라 제어 신호들(HI, LO)을 출력한다. 바람직하게, 상기 비교 전압(VMAX)은 상기 비교 전압(VMIN)보다 크다. 또한, 상기 출력 기준 전압(VREFO)은 상기 비교 전압(VMAX)과 상기 비교 전압(VMIN) 사이에 존재하는 것이 바람직하다. 상기 출력 기준 전압(VREFO)이 상기 비교 전압(VMAX)보다 클 때, 상기 비교 회로(130)는 상기 제어 신호(HI)를 로직 하이로 출력하고, 상기 제어 신호(LO)를 로직 로우로 출력한다. 또, 상기 출력 기준 전압(VREFO)이 상기 비교 전압(VMIN)보다 작을 때, 상기 비교 회로(130)는 상기 제어 신호(HI)를 로직 로우로 출력하고, 상 기 제어 신호(LO)를 로직 하이로 출력한다. 상기 출력 기준 전압(VREFO)이 상기 비교 전압(VMAX)보다 작고, 상기 비교 전압(VMIN)보다 클 때, 상기 비교 회로(130)는 상기 제1 및 제2 제어 신호들(HI, LO)을 모두 로직 로우로 출력한다. 상기 샘플러(140)는 리셋 제어 신호(RSTP)에 응답하여 리셋된다. 상기 샘플러(140)는 상기 샘플링 클록 신호(SCLK)와 상기 제1 및 제2 제어 신호들(HI, LO)에 응답하여, 전압 조절 신호들인, 전압 감소 신호(DEC) 및 전압 증가 신호(INC)를 출력한다. 바람직하게, 상기 제어 신호(HI)가 제1 설정 시간 동안 로직 하이로 유지될 때, 상기 샘플러(140)는 상기 전압 감소 신호(DEC)를 토글(toggle)시킨다. 좀 더 상세하게는, 상기 샘플러(140)가 상기 전압 감소 신호(DEC)를 제2 설정 시간 동안 인에이블시킨 후(즉, 로직 하이로 출력한 후), 다시 디세이블시킨다(즉, 로직 로우로 출력한다). 또, 상기 제어 신호(HI)가 로직 로우로 유지될 때, 상기 샘플러(140)는 상기 전압 감소 신호(DEC)를 로직 로우로 출력한다. 상기 제어 신호(LO)가 상기 제1 설정 시간 동안 로직 하이로 유지될 때, 상기 샘플러(140)는 상기 전압 증가 신호(INC)를 토글시킨다. 좀 더 상세하게는, 상기 샘플러(140)가 상기 제2 설정 시간 동안 인에이블시킨 후(즉, 로직 하이로 출력한 후), 다시 디세이블시킨다(즉, 로직 로우로 출력한다). 상기 제어 신호(LO)가 로직 로우로 유지될 때, 상기 샘플러(140)는 상기 전압 증가 신호(INC)를 로직 로우로 출력한다. 상기 카운터(150)는 상기 전압 감소 신호(DEC) 및 상기 전압 증가 신호(INC)에 응답하여, 카운팅 동작을 실행하고, 상기 카운팅 신호들(CNT1, CNT2)을 출력한다. 상기 리셋 제어부(160)는 상기 전압 감소 신호(DEC), 상기 전압 증가 신호(INC), 및 상기 샘플링 클록 신호(SCLK) 에 응답하여, 상기 리셋 제어 신호(RSTP)를 출력한다.

도 3은 도 2에 도시된 전압 드라이버를 상세히 나타내는 도면이다. 도 3을 참고하면, 전압 드라이버(120)는 전류원 회로(121)와 전압 분배기(122)를 포함한다. 상기 전류원 회로(121)는 바이어스 전류(IBIAS)에 응답하여, 내부 기준 전압(VREFC)과 상기 입력 기준 전압(VREF)을 비교하고, 그 비교 결과에 따라 제어 전류(ICTL)를 발생한다. 좀 더 상세하게는, 상기 전류원 회로(121)는 다이오드(123), 차동 증폭기(124), 및 전류 발생 회로(125)를 포함한다. 상기 다이오드(123)는 상기 바이어스 전류(ICTL)에 응답하여, 바이어스 전압(VB)을 발생한다. 바람직하게, 상기 다이오드(123)는 상기 바이어스 전류(IBIAS)의 입력 노드(D1)에 다이오드 접속된 NMOS 트랜지스터로서 구현될 수 있다. 상기 차동 증폭기(124)는 상기 바이어스 전압(VB)에 응답하여 인에이블된다. 상기 차동 증폭기(124)는 인에이블될 때, 상기 내부 기준 전압(VREFC)과 상기 입력 기준 전압(VREF)을 비교하고, 그 비교 결과에 따라 비교 신호(COM)를 노드(D2)에 출력한다. 상기 차동 증폭기(124)는 PMOS 트랜지스터들(P1, P2)과 NMOS 트랜지스터들(N1∼N3)을 포함한다. 상기 차동 증폭기(124)의 구체적인 동작은 본 기술 분야에서 통상의 지식을 가진 자라면 잘 이해할 수 있으므로, 이에 대한 상세한 설명은 생략하기로 한다. 상기 다이오드(123)와 상기 NMOS 트랜지스터(N3)는 전류 미러(mirror)를 형성한다. 상기 차동 증폭기(124)는 상기 내부 기준 전압(VREFC)이 상기 입력 기준 전압(VREF)보다 클 때, 상기 비교 신호(COM)의 전압을 증가시킨다. 또, 상기 입력 기준 전압(VREF)이 상기 내부 기준 전압(VREFC)보다 클 때, 상기 비교 신호(COM)의 전압을 감소시킨다. 상 기 전류 발생 회로(125)는 상기 비교 신호(COM)에 응답하여, 상기 제어 전류(ICTL)를 발생한다. 상기 전류 발생 회로(125)는 상기 비교 신호(COM)의 전압이 감소할 때, 상기 제어 전류(ICTL)를 증가시키고, 상기 비교 신호(COM)의 전압이 증가할 때, 상기 제어 전류(ICTL)를 감소시킨다. 바람직하게, 상기 전류 발생 회로(125)는 내부 전압(VDD)이 입력되는 소스, 상기 비교 신호(COM)가 입력되는 게이트, 및 상기 전압 분배기(122)에 접속된 드레인을 포함하는 PMOS 트랜지스터로서 구현될 수 있다. 상기 전압 분배기(122)는 상기 제어 전류(ICTL)와 상기 카운팅 신호들(CNT1, CNT2)에 기초하여 상기 내부 기준 전압(VREFC)과 상기 출력 기준 전압(VREFO)을 출력한다.

도 4는 도 3에 도시된 전압 분배기의 상세한 회로도이다. 도 4를 참고하면, 전압 분배기(122)는 부하 회로(126), 전압 선택 회로(127), 및 제어 로직 회로(128)를 포함한다. 상기 부하 회로(126)는 상기 제어 전류(ICTL)와 설정된 저항 비율에 의해 각각 결정되는 분배 전압들(VDIV1∼VDIV9)을 발생하여, 내부 출력 노드들(ND1∼ND9)에 각각 출력한다. 상기 부하 회로(126)는 상기 분배 전압(VDIV5)을 상기 내부 기준 전압(VREFC)으로서 상기 전류원 회로(121)에 출력한다. 결과적으로, 상기 내부 기준 전압(VREFC)은 상기 분배 전압(VDIV5)과 동일하다. 상기 부하 회로(126)는 분배 저항들(R0∼R9)을 포함한다. 상기 분배 저항들(R0∼R8)은 그라운드 전압(VSS)과 상기 제어 전류(ICTL)의 입력 단자(I) 사이에 직렬로 연결된다. 상기 분배 저항들(R0∼R8) 사이에는 상기 내부 출력 노드들(ND1∼ND9)이 각각 존재한다. 예를 들어, 상기 분배 저항(R0)은 상기 그라운드 전압(VSS)과 상기 내부 출력 노드(ND1) 사이에 연결되고, 상기 분배 저항(R1)은 상기 내부 출력 노드들(ND1, ND2) 사이에 연결된다. 상기 전압 선택 회로(127)는 전송 회로들(SW0∼SW8)을 포함한다. 상기 전송 회로(SW0)는 상기 내부 출력 노드(ND5)와 출력 노드(OUT) 사이에 연결된다. 상기 전송 회로(SW0)는 초기 제어 신호(INT)에 응답하여, 상기 분배 전압(VDIV5)을 상기 출력 기준 전압(VREFO)으로서 상기 출력 노드(OUT)에 출력한다. 상기 전송 회로들(SW1∼SW4)은 상기 내부 출력 노드들(ND1∼ND4)과 상기 출력 노드(OUT) 사이에 각각 연결된다. 상기 전송 회로들(SW1∼SW4)은 상기 카운팅 신호(CNT1)의 비트들(C12∼C14)의 값들에 따라, 상기 분배 전압들(VDIV1∼VDIV4)을 상기 출력 기준 전압(VREFO)으로서 상기 출력 노드(OUT)에 각각 출력한다. 예를 들어, 상기 전송 회로(SW4)는 상기 비트(C14)의 값에 따라, 상기 분배 전압(VDIV4)을 상기 출력 기준 전압(VREFO)으로서 상기 출력 노드(OUT)에 출력한다. 상기 전송 회로들(SW5∼SW8)은 상기 내부 출력 노드들(ND6∼ND9)과 상기 출력 노드(OUT) 사이에 각각 연결된다. 상기 전송 회로들(SW5∼SW8)은 상기 카운팅 신호(CNT2)의 비트들(C21∼C24)의 값들에 따라, 상기 분배 전압들(VDIV6∼VDIV9)을 상기 출력 기준 전압(VREFO)으로서 상기 출력 노드(OUT)에 각각 출력한다. 바람직하게, 상기 전송 회로들(SW0∼SW8) 중 어느 하나가 상기 출력 기준 전압(VREF0)의 출력 동작을 실행할 때, 나머지들은 상기 기준 출력 전압(VREFO)의 출력 동작을 정지한다. 상기 전송 회로들(SW0∼SW8) 각각은 인버터(IV)와 스위치(TG)를 포함한다. 상기 전송 회로들(SW0∼SW8)의 구성 및 구체적인 동작은 서로 유사하므로, 상기 전송 회로(SW0)의 구성 및 동작을 중심으로 설명하면 다음과 같다. 상기 전송 회로(SW0)의 인버 터(IV)는 상기 초기 제어 신호(INT)를 반전시키고, 그 반전된 신호(INTB)를 출력한다. 상기 전송 회로(SW0)의 스위치(TG)는 상기 반전된 신호(INTB)와 상기 초기 제어 신호(INT)에 응답하여 온 또는 오프된다. 좀 더 상세하게는, 상기 초기 제어 신호(INT)가 로직 하이일 때, 상기 전송 회로(SW0)의 스위치(TG)가 온 된다. 바람직하게, 상기 스위치(TG)는 전송 게이트로서 구현될 수 있다. 상기 제어 로직 회로(128)는 상기 카운팅 신호들(CNT1, CNT2)에 응답하여, 상기 초기 제어 신호(INT)를 출력한다. 좀 더 상세하게는, 상기 제어 로직 회로(128)는 NOR 게이트들(NR1∼NR4)과 AND 게이트(AN)를 포함한다. 상기 NOR 게이트(NR1)는 상기 비트들(C11, C12)에 응답하여, 로직 신호(G1)를 출력한다. 상기 NOR 게이트(NR2)는 상기 비트들(C13, C14)에 응답하여, 로직 신호(G2)를 출력한다. 상기 NOR 게이트(NR3)는 상기 비트들(C21, C22)에 응답하여, 로직 신호(G3)를 출력한다. 상기 NOR 게이트(NR4)는 상기 비트들(C23, C24)에 응답하여, 로직 신호(G4)를 출력한다. 상기 AND 게이트(AN)는 상기 로직 신호들(G1∼G4)에 응답하여, 상기 초기 제어 신호(INT)를 출력한다. 결과적으로, 상기 비트들(C11∼C14, C21∼C24)이 모두 로직 로우일 때에만 상기 제어 로직 회로(128)가 상기 초기 제어 신호(INT)를 인에이블시킨다(즉, 로직 하이).

도 5는 도 2에 도시된 비교 회로를 상세히 나타내는 도면이다. 도 5를 참고하면, 비교 회로(130)는 비교기들(131, 132)과 래치 회로들(133, 134)을 포함한다. 상기 비교기(131)는 상기 샘플링 클록 신호(SCLK)에 동기하여, 상기 출력 기준 전압(VREFO)과 상기 비교 전압(VMAX)을 비교하고, 그 비교 결과에 따라 비교 출력 신 호들(SL1, RL1)을 출력한다. 좀 더 상세하게는, 상기 비교기(131)의 비반전 입력 단자(+)에 상기 출력 기준 전압(VREFO)이 입력되고, 그 반전 입력 단자(-)에 상기 비교 전압(VMAX)이 입력된다. 상기 비교기(131)는 상기 출력 기준 전압(VREFO)이 상기 비교 전압(VMAX)보다 클 때, 상기 비교 출력 신호(SL1)를 로직 하이로 출력하고, 상기 비교 출력 신호(RL1)를 로직 로우로 출력한다. 반대로, 상기 비교 전압(VMAX)이 상기 출력 기준 전압(VREFO)보다 클 때, 상기 비교 출력 신호(SL1)를 로직 로우로 출력하고, 상기 비교 출력 신호(RL1)를 로직 하이로 출력한다. 바람직하게, 상기 비교기(131)는 상기 샘플링 클록 신호(SCLK)가 로직 하이일 때에만 상기 비교 동작을 실행한다. 즉, 상기 샘플링 클록 신호(SLCK)가 로직 로우일 때, 상기 비교기(131)는 상기 비교 동작을 실행하지 않고, 이때, 상기 비교 출력 신호들(SL1, RL1)이 모두 로직 하이로 된다.

상기 비교기(132)는 상기 샘플링 클록 신호(SCLK)에 동기하여, 상기 출력 기준 전압(VREFO)과 상기 비교 전압(VMIN)을 비교하고, 그 비교 결과에 따라 비교 출력 신호들(SL2, RL2)을 출력한다. 좀 더 상세하게는, 상기 비교기(132)의 비반전 입력 단자(+)에 상기 출력 기준 전압(VREFO)이 입력되고, 반전 입력 단자(-)에 상기 비교 전압(VMIN)이 입력된다. 상기 비교기(132)는 상기 출력 기준 전압(VREFO)이 상기 비교 전압(VMIN)보다 클 때, 상기 비교 출력 신호(SL2)를 로직 하이로 출력하고, 상기 비교 출력 신호(RL2)를 로직 로우로 출력한다. 반대로, 상기 비교 전압(VMIN)이 상기 출력 기준 전압(VREFO)보다 클 때, 상기 비교 출력 신호(SL2)를 로직 로우로 출력하고, 상기 비교 출력 신호(RL2)를 로직 하이로 출력한다. 바람직 하게, 상기 비교기(132)는 상기 샘플링 클록 신호(SCLK)가 로직 하이일 때에만 상기 비교 동작을 실행한다. 즉, 상기 샘플링 클록 신호(SLCK)가 로직 로우일 때, 상기 비교기(132)는 상기 비교 동작을 실행하지 않고, 이때, 상기 비교 출력 신호들(SL2, RL2)이 모두 로직 하이로 된다. 상기 제1 래치 회로(133)는 상기 비교 출력 신호들(SL1, RL1)에 응답하여, 상기 제어 신호(HI)를 출력한다. 바람직하게, 상기 제1 래치 회로(133)는 NAND 게이트들(135, 136)을 포함하는 RS 래치 회로로서 구현될 수 있다. 상기 NAND 게이트(135)는 상기 비교 출력 신호(SL1)와 상기 제어 신호(HI)를 수신한다. 상기 NAND 게이트(136)는 상기 비교 출력 신호(RL1)와 상기 NAND 게이트(135)의 출력 신호에 응답하여, 상기 제어 신호(HI)를 출력한다. 예를 들어, 상기 비교 출력 신호(SL1)가 로직 하이이고, 상기 비교 출력 신호(RL1)가 로직 로우일 때, 상기 래치 회로(133)가 상기 제어 신호(HI)를 로직 하이로 출력한다. 또, 상기 비교 출력 신호(SL1) 로직 로우이고, 상기 비교 출력 신호(RL1)가 로직 하이일 때, 상기 래치 회로(133)가 상기 제어 신호(HI)를 로직 로우로 출력한다. 또, 상기 비교 출력 신호(SL1, RL1)이 모두 로직 하이일 때, 상기 래치 회로(133)가 이전에 출력된 상기 제어 신호(HI)의 로직 상태를 유지한다. 상기 제2 래치 회로(134)는 상기 비교 출력 신호들(SL2, RL2)에 응답하여, 상기 제어 신호(LO)를 출력한다. 바람직하게, 상기 제2 래치 회로(134)는 NAND 게이트들(137, 138)을 포함하는 RS 래치 회로로서 구현될 수 있다. 상기 NAND 게이트(137)는 상기 비교 출력 신호(SL2)와 상기 NAND 게이트(138)의 출력 신호를 수신하고, 상기 제어 신호(LO)를 출력한다. 상기 NAND 게이트(138)는 상기 비교 출력 신호(RL2)와 상기 제어 신호(LO)를 수신한다. 예를 들어, 상기 비교 출력 신호(SL3)가 로직 하이이고, 상기 비교 출력 신호(RL4)가 로직 로우일 때, 상기 래치 회로(134)가 상기 제어 신호(LO)를 로직 로우로 출력한다. 또, 상기 비교 출력 신호(SL2) 로직 로우이고, 상기 비교 출력 신호(RL2)가 로직 하이일 때, 상기 래치 회로(134)가 상기 제어 신호(LO)를 로직 하이로 출력한다. 또, 상기 비교 출력 신호들(SL2, RL2)이 모두 로직 하이일 때, 상기 래치 회로(134)가 이전에 출력된 상기 제어 신호(LO)의 로직 상태를 유지한다.

도 6은 도 2에 도시된 샘플러를 상세히 나타내는 도면이다. 도 6을 참고하면, 샘플러(140)는 제1 샘플링 회로(141)와 제2 샘플링 회로(142)를 포함한다. 상기 제1 샘플링 회로(141)는 플립-플롭들(171∼176)과 로직 회로(177)를 포함한다. 상기 플립-플롭들(171∼176)은 직렬로 연결된다. 상기 플립-플롭들(171∼176)은 상기 샘플링 클록 신호(SCLK)에 응답하여, 샘플링 신호들(MQ1∼MQ6)을 각각 출력한다. 이를 좀 더 상세히 설명하면, 상기 샘플링 클록 신호(SCLK)가 로직 하이로 될 때마다, 상기 플립-플롭(171)이 상기 제어 신호(HI)를 수신하여, 상기 샘플링 신호(MQ1)로서 출력한다. 상기 플립-플롭(172)은 상기 샘플링 클록 신호(SCLK)가 로직 하이로 될 때마다, 상기 샘플링 신호(MQ1)를 수신하여, 상기 샘플링 신호(MQ2)로서 출력한다. 상기 플립-플롭들(173∼176)은 상기 플립-플롭(172)과 유사하게 동작한다. 바람직하게, 상기 플립-플롭들(171∼176) 각각은 D 플립-플롭으로서 구현될 수 있다. 상기 플립-플롭들(171∼176)은 리셋 제어 신호(RSTP)에 응답하여 각각 리셋 된다. 상기 플립-플롭들(171∼176)이 각각 리셋 될 때, 상기 샘플링 신호 들(MQ1∼MQ6)이 모두 로직 로우로 된다. 상기 로직 회로(177)는 NAND 게이트들(191, 192)과 NOR 게이트(193)를 포함한다. 상기 NAND 게이트(191)는 상기 샘플링 신호들(MQ1∼MQ3)을 로직 연산하고, 그 연산 결과에 따라 로직 신호(L1)를 출력한다. 상기 NAND 게이트(191)는 상기 샘플링 신호들(MQ1∼MQ3)이 모두 로직 하이로 될 때, 상기 로직 신호(L1)를 로직 로우로 출력한다. 상기 NAND 게이트(192)는 상기 샘플링 신호들(MQ4∼MQ6)을 로직 연산하고, 그 연산 결과에 따라 로직 신호(L2)를 출력한다. 상기 NAND 게이트(192)는 상기 샘플링 신호들(MQ4∼MQ6)이 모두 로직 하이로 될 때, 상기 로직 신호(L2)를 로직 로우로 출력한다. 상기 NOR 게이트(193)는 상기 로직 신호들(L1, L2)을 로직 연산하고, 그 연산 결과에 따라 상기 전압 감소 신호(DEC)를 출력한다. 상기 NOR 게이트(193)는 상기 로직 신호들(L1, L2)이 모두 로직 로우로 될 때, 상기 전압 감소 신호(DEC)를 로직 하이로 출력한다. 결과적으로, 상기 제어 신호(HI)가 상기 플립-플롭(171)에 입력된 후, 상기 플립-플롭(176)이 상기 샘플링 신호(MQ6)를 로직 하이로 출력할 때까지, 상기 제어 신호(HI)가 로직 하이로 유지되면, 상기 제1 샘플링 회로(141)가 상기 전압 감소 신호(DEC)를 로직 하이로 출력한다. 따라서, 상기 제어 신호(HI)가 로직 하이로 된 시점으로부터 상기 전압 감소 신호(DEC)가 로직 하이로 될 때까지 걸리는 시간(즉, 제1 설정 시간)은 상기 제1 샘플링 회로(141)에 포함되는 플립-플롭의 수에 의해 결정된다. 다시 말하면, 상기 제1 샘플링 회로(141)에 포함되는 플립-플롭의 수가 증가하면 상기 제1 설정 시간이 증가하고, 제1 샘플링 회로(141)에 포함되는 플립-플롭의 수가 감소하면 상기 제1 설정 시간이 감소한다. 상기 제1 샘플링 회로(141) 에 포함되는 플립-플롭의 수는 필요에 따라 증가 또는 감소할 수 있다.

상기 제2 샘플링 회로(142)는 플립-플롭들(181∼186)과 로직 회로(187)를 포함한다. 상기 플립-플롭들(181∼186)은 직렬로 연결되고, 상기 플립-플롭들(181∼186) 각각은 상기 리셋 제어 신호(RSTP)에 응답하여 리셋된다. 상기 플립-플롭들(181∼186)은 상기 샘플링 클록 신호(SCLK)에 응답하여, 샘플링 신호들(LQ1∼LQ6)을 각각 출력한다. 이를 좀 더 상세히 설명하면, 상기 샘플링 클록 신호(SCLK)가 로직 하이로 될 때마다, 상기 플립-플롭(181)이 상기 제어 신호(LO)를 수신하여, 상기 샘플링 신호(LQ1)로서 출력한다. 상기 플립-플롭(182)은 상기 샘플링 클록 신호(SCLK)가 로직 하이로 될 때마다, 상기 샘플링 신호(LQ1)를 수신하여, 상기 샘플링 신호(LQ2)로서 출력한다. 상기 플립-플롭들(183∼186)은 상기 플립-플롭(182)과 유사하게 동작한다. 바람직하게, 상기 플립-플롭들(181∼186) 각각은 D 플립-플롭으로서 구현될 수 있다. 상기 플립-플롭들(181∼186)은 상기 리셋 제어 신호(RSTP)에 응답하여 각각 리셋 된다. 상기 플립-플롭들(181∼186)이 각각 리셋 될 때, 상기 샘플링 신호들(LQ1∼LQ6)이 모두 로직 로우로 된다. 상기 로직 회로(187)는 NAND 게이트들(194, 195)과 NOR 게이트(196)를 포함한다. 상기 NAND 게이트(194)는 상기 샘플링 신호들(LQ1∼LQ3)을 로직 연산하고, 그 연산 결과에 따라 로직 신호(L11)를 출력한다. 상기 NAND 게이트(194)는 상기 샘플링 신호들(LQ1∼LQ3)이 모두 로직 하이일 때, 상기 로직 신호(L11)를 로직 로우로 출력한다. 상기 NAND 게이트(195)는 상기 샘플링 신호들(LQ4∼LQ6)을 로직 연산하고, 그 연산 결과에 따라 로직 신호(L12)를 출력한다. 상기 NAND 게이트(195)는 상기 샘플링 신호 들(LQ4∼LQ6)이 모두 로직 하이일 때, 상기 로직 신호(L12)를 로직 로우로 출력한다. 상기 NOR 게이트(196)는 상기 로직 신호들(L11, L12)을 로직 연산하고, 그 연산 결과에 따라 상기 전압 증가 신호(INC)를 출력한다. 상기 NOR 게이트(196)는 상기 로직 신호들(L11, L12)이 모두 로직 로우일 때, 상기 전압 증가 신호(INC)를 로직 하이로 출력한다. 결과적으로, 상기 제어 신호(LO)가 상기 플립-플롭(181)에 입력된 후, 상기 플립-플롭(186)이 상기 샘플링 신호(MQ6)를 로직 하이로 출력할 때까지, 상기 제어 신호(LO)가 로직 하이로 유지되면, 상기 제2 샘플링 회로(142)가 상기 전압 증가 신호(INC)를 로직 하이로 출력한다. 따라서, 상기 제어 신호(LO)가 로직 하이로 된 시점으로부터 상기 전압 증가 신호(INC)가 로직 하이로 될 때까지 걸리는 시간(즉, 제1 설정 시간)은 상기 제2 샘플링 회로(142)에 포함되는 플립-플롭의 수에 의해 결정된다. 다시 말하면, 상기 제2 샘플링 회로(142)에 포함되는 플립-플롭의 수가 증가하면 상기 제1 설정 시간이 증가하고, 제2 샘플링 회로(142)에 포함되는 플립-플롭의 수가 감소하면 상기 제1 설정 시간이 감소한다. 상기 제2 샘플링 회로(142)에 포함되는 플립-플롭의 수는 필요에 따라 증가 또는 감소할 수 있다.

도 7은 도 2에 도시된 카운터를 상세히 나타내는 도면이다. 도 7을 참고하면, 카운터(150)는 제1 카운팅 회로(151)와 제2 카운팅 회로(152)를 포함한다. 상기 제1 카운팅 회로(151)는 플립-플롭들(211∼214)과 로직 회로(220)를 포함한다. 상기 플립-플롭들(211∼214)은 직렬로 연결된다. 상기 플립-플롭들(211∼214)은 상기 전압 감소 신호(DEC)에 응답하여, 카운팅 신호(CNT1)의 비트들(C14∼C11)을 각 각 출력한다. 예를 들어, 상기 플립-플롭(211)은 상기 전압 감소 신호(DEC)가 토글할 때마다(즉, 로직 하이로 될 때마다), 카운팅 입력 신호(CIN1)를 수신하여, 상기 비트(C14)로서 출력한다. 또, 상기 플립-플롭(212)은 상기 전압 감소 신호(DEC)가 토글할 때마다, 상기 비트(C14)를 수신하여, 상기 비트(C13)로서 출력한다. 상기 플립-플롭들(213, 214)은 상기 플립-플롭(212)과 유사하게 동작한다. 바람직하게, 상기 플립-플롭들(211∼214) 각각은 D 플립-플롭으로서 구현될 수 있다. 상기 플립-플롭들(211∼214)은 외부 리셋 신호(RST)에 응답하여 각각 리셋 된다. 상기 플립-플롭들(211∼214)이 각각 리셋될 때, 상기 비트들(C14∼C11)이 모두 로직 로우로 된다. 상기 로직 회로(220)는 인버터들(221∼223)과 AND 게이트(224)를 포함한다. 상기 인버터들(221∼223)은 상기 비트들(C14∼C12)을 각각 반전시키고, 반전된 신호들(C14B∼C12B)을 각각 출력한다. 상기 AND 게이트(224)는 상기 반전된 신호들(C14B∼C12B)을 로직 연산하고, 그 연산 결과에 따라 상기 카운팅 입력 신호(CIN1)를 출력한다. 상기 AND 게이트(224)는 상기 반전된 신호들(C14B∼C12B)이 모두 로직 하이로 될 때, 상기 카운팅 입력 신호(CIN1)를 로직 하이로 출력한다. 또, 상기 반전된 신호들(C14B∼C12B) 중 어느 하나라도 로직 로우로 되면, 상기 AND 게이트(224)는 상기 카운팅 입력 신호(CIN1)를 로직 로우로 출력한다. 예를 들어, 상기 로직 회로(220)가 상기 카운팅 입력 신호(CIN1)를 로직 하이로 출력한 후, 상기 플립-플롭(211)이 상기 비트(C14)를 로직 하이로 출력하면, 상기 로직 회로(220)는 상기 카운팅 입력 신호(CIN1)를 로직 로우로 변경한다. 결과적으로, 상기 전압 감소 신호(DEC)가 연속적으로 토글할 때, 상기 비트들(C14∼C11)이 순차적 으로 하나씩 로직 하이로 된다. 여기에서, 상기 비트(C14)가 최상위 비트이고, 상기 비트(C11)가 최하위 비트이므로, 상기 전압 감소 신호(DEC)가 연속적으로 토글할 때, 상기 카운팅 신호(CNT1)의 비트 값이 감소한다. 한편, 상기 제1 카운팅 회로(151)에 포함되는 플립-플롭의 수는 필요에 따라 증가 또는 감소할 수 있다. 이처럼 상기 제1 카운팅 회로(151)에 포함되는 플립-플롭의 수가 변경되면, 상기 전압 드라이버(120)의 분배 회로(122)에 포함되는 분배 저항의 수와 전송 회로의 수가 변경되어야 한다.

상기 제2 카운팅 회로(152)는 플립-플롭들(231∼234)과 로직 회로(240)를 포함한다. 상기 플립-플롭들(231∼234)은 직렬로 연결된다. 상기 플립-플롭들(231∼234)은 상기 전압 증가 신호(INC)에 응답하여, 카운팅 신호(CNT2)의 비트들(C21∼C24)을 각각 출력한다. 예를 들어, 상기 플립-플롭(231)은 상기 전압 증가 신호(INC)가 토글할 때마다, 카운팅 입력 신호(CIN2)를 수신하여, 상기 비트(C21)로서 출력한다. 또, 상기 플립-플롭(232)은 상기 전압 증가 신호(INC)가 토글할 때마다, 상기 비트(C21)를 수신하여, 상기 비트(C22)로서 출력한다. 상기 플립-플롭들(233, 234)은 상기 플립-플롭(232)과 유사하게 동작한다. 바람직하게, 상기 플립-플롭들(231∼234) 각각은 D 플립-플롭으로서 구현될 수 있다. 상기 플립-플롭들(231∼234)은 상기 외부 리셋 신호(RST)에 응답하여 각각 리셋 된다. 상기 플립-플롭들(231∼234)이 각각 리셋될 때, 상기 비트들(C21∼C24)이 모두 로직 로우로 된다. 상기 로직 회로(240)는 인버터들(241∼243)과 AND 게이트(244)를 포함한다. 상기 인버터들(241∼243)은 상기 비트들(C21∼C23)을 각각 반전시키고, 반전된 신 호들(C21B∼C23B)을 각각 출력한다. 상기 AND 게이트(244)는 상기 반전된 신호들(C21B∼C23B)을 로직 연산하고, 그 연산 결과에 따라 상기 카운팅 입력 신호(CIN2)를 출력한다. 상기 AND 게이트(244)는 상기 반전된 신호들(C21B∼C23B)이 모두 로직 하이로 될 때, 상기 카운팅 입력 신호(CIN2)를 로직 하이로 출력한다. 또, 상기 반전된 신호들(C21B∼C23B) 중 어느 하나라도 로직 로우로 되면, 상기 AND 게이트(244)는 상기 카운팅 입력 신호(CIN2)를 로직 로우로 출력한다. 예를 들어, 상기 로직 회로(240)가 상기 카운팅 입력 신호(CIN2)를 로직 하이로 출력한 후, 상기 플립-플롭(231)이 상기 비트(C21)를 로직 하이로 출력하면, 상기 로직 회로(240)는 상기 카운팅 입력 신호(CIN2)를 로직 로우로 변경한다. 결과적으로, 상기 전압 증가 신호(INC)가 연속적으로 토글할 때, 상기 비트들(C21∼C24)이 순차적으로 하나씩 로직 하이로 된다. 여기에서, 상기 비트(C24)가 최상위 비트이고, 상기 비트(C21)가 최하위 비트이므로, 상기 전압 증가 신호(INC)가 연속적으로 토글할 때, 상기 카운팅 신호(CNT2)의 비트 값이 증가한다. 한편, 상기 제2 카운팅 회로(152)에 포함되는 플립-플롭의 수는 필요에 따라 증가 또는 감소할 수 있다. 이처럼 상기 제2 카운팅 회로(152)에 포함되는 플립-플롭의 수가 변경되면, 상기 전압 드라이버(120)의 분배 회로(122)에 포함되는 분배 저항의 수와 전송 회로의 수가 변경되어야 한다.

도 8은 도 2에 도시된 리셋 제어부를 상세히 나타내는 도면이다. 도 8을 참고하면, 리셋 제어부(160)는 상기 전압 감소 신호(DEC) 또는 상기 전압 증가 신호(INC)가 토글할 때마다, 리셋 제어 신호(RSTP)를 제3 설정 시간 동안 디세이블시 킨다(즉, 로직 로우로 출력한다). 이를 좀 더 상세히 설명하면, 상기 리셋 제어부(160)는 제1 리셋 회로(161), 제2 리셋 회로(162), 및 출력 로직 회로(163)를 포함한다. 상기 제1 리셋 회로(161)는 제1 플립-플롭들(251∼255), 제2 플립-플롭들(256, 257), 및 로직 회로(258)를 포함한다. 상기 제1 플립-플롭들(251∼255)은 직렬로 연결된다. 상기 제1 플립-플롭들(251∼255)은 상기 샘플링 클록 신호(SCLK)에 응답하여, 제1 출력 신호들(FQ1∼FQ5)을 각각 출력한다. 이를 좀 더 상세히 설명하면, 상기 샘플링 클록 신호(SCLK)가 로직 하이로 될 때마다, 상기 제1 플립-플롭(251)이 상기 전압 감소 신호(DEC)를 수신하여, 상기 제1 출력 신호(FQ1)로서 출력한다. 상기 제1 플립-플롭(252)은 상기 샘플링 클록 신호(SCLK)가 로직 하이로 될 때마다, 상기 제1 출력 신호(FQ1)를 수신하여, 상기 제1 출력 신호(FQ2)로서 출력한다. 상기 제1 플립-플롭들(253∼255)은 상기 제1 플립-플롭(252)과 유사하게 동작한다. 바람직하게, 상기 제1 플립-플롭들(251∼255) 각각은 D 플립-플롭으로서 구현될 수 있다. 상기 제1 플립-플롭들(251∼255)은 외부 리셋 신호(RST)에 응답하여 각각 리셋 된다. 상기 제1 플립-플롭들(251∼255)이 각각 리셋 될 때, 상기 출력 신호들(FQ1∼FQ5)이 모두 로직 로우로 된다. 상기 제2 플립-플롭들(256, 257)은 직렬로 연결된다. 상기 제2 플립-플롭(256)은 상기 샘플링 클록 신호(SCLK)가 로직 하이로 될 때마다, 상기 제1 출력 신호(FQ5)를 수신하여, 제2 출력 신호(FQ6)로서 출력한다. 상기 제2 플립-플롭(257)은 상기 샘플링 클록 신호(SCLK)가 로직 하이로 될 때마다, 상기 제2 출력 신호(FQ6)를 수신하여, 제2 출력 신호(FQ7)로서 출력한다. 바람직하게, 상기 제1 및 제2 플립-플롭들(251∼257) 각각은 D 플립-플롭으로 서 구현될 수 있다. 상기 제1 및 제2 플립-플롭들(251∼257)은 외부 리셋 신호(RST)에 응답하여 각각 리셋 된다. 상기 제1 및 제2 플립-플롭들(251∼257)이 각각 리셋 될 때, 상기 제1 및 제2 출력 신호들(FQ1∼FQ7)이 모두 로직 로우로 된다. 한편, 상기 제1 리셋 회로(161)에 포함되는 상기 제1 플립-플롭의 수와, 상기 제2 플립-플롭의 수는 필요에 따라 각각 변경될 수 있다. 또, 상기 전압 감소 신호(DEC)가 토글하고, 상기 전압 증가 신호(INC)가 로직 로우로 유지될 때, 상기 제3 설정 시간은 상기 제1 리셋 회로(161)에 포함되는 상기 제2 플립-플롭의 수에 의해 결정된다. 이때, 상기 제2 설정 시간(즉, 상기 샘플러(140)가 상기 전압 감소 신호(DEC)를 로직 하이 상태로 유지하는 시간)은 상기 제1 리셋 회로(161)에 포함되는 상기 제1 플립-플롭의 수에 의해 결정된다. 상기 로직 회로(258)는 인버터(271), AND 게이트(272), 및 XOR 게이트(273)를 포함한다. 상기 인버터(271)는 상기 제2 출력 신호(FQ7)를 반전시키고, 그 반전 신호(FQ7B)를 출력한다. 상기 AND 게이트(272)는 상기 반전 신호(FQ7B)와 상기 제1 출력 신호(FQ5)를 로직 연산하고, 그 연산 결과에 따라 로직 신호(L21)를 출력한다. 상기 XOR 게이트(273)는 상기 로직 신호(L21)와 상기 외부 리셋 신호(RST)를 로직 연산하고, 그 연산 결과에 따라 제1 내부 리셋 신호(LRST1)를 출력한다. 바람직하게, 상기 로직 신호(L21)의 로직 값과 상기 외부 리셋 신호(RST)의 로직 값이 서로 다를 때, 상기 XOR 게이트(273)가 상기 제1 내부 리셋 신호(LRST1)를 로직 하이로 출력한다. 또, 상기 로직 신호(L21)의 로직 값과 상기 외부 리셋 신호(RST)의 로직 값이 서로 동일할 때, 상기 XOR 게이트(273)가 상기 제1 내부 리셋 신호(LRST1)를 로직 로우로 출력한다.

상기 제2 리셋 회로(162)는 제1 플립-플롭들(261∼265), 제2 플립-플롭들(266, 267), 및 로직 회로(268)를 포함한다. 상기 제1 플립-플롭들(261∼265)은 직렬로 연결된다. 상기 제1 플립-플롭들(261∼265)은 상기 샘플링 클록 신호(SCLK)에 응답하여, 제1 출력 신호들(SQ1∼SQ5)을 각각 출력한다. 이를 좀 더 상세히 설명하면, 상기 샘플링 클록 신호(SCLK)가 로직 하이로 될 때마다, 상기 제1 플립-플롭(261)이 상기 전압 증가 신호(INC)를 수신하여, 상기 제1 출력 신호(SQ1)로서 출력한다. 상기 제1 플립-플롭(262)은 상기 샘플링 클록 신호(SCLK)가 로직 하이로 될 때마다, 상기 제1 출력 신호(SQ1)를 수신하여, 상기 제1 출력 신호(SQ2)로서 출력한다. 상기 제1 플립-플롭들(263∼265)은 상기 제1 플립-플롭(262)과 유사하게 동작한다. 바람직하게, 상기 제1 플립-플롭들(261∼265) 각각은 D 플립-플롭으로서 구현될 수 있다. 상기 제1 플립-플롭들(261∼265)은 외부 리셋 신호(RST)에 응답하여 각각 리셋 된다. 상기 제1 플립-플롭들(261∼265)이 각각 리셋 될 때, 상기 출력 신호들(SQ1∼SQ5)이 모두 로직 로우로 된다. 상기 제2 플립-플롭들(266, 267)은 직렬로 연결된다. 상기 제2 플립-플롭(266)은 상기 샘플링 클록 신호(SCLK)가 로직 하이로 될 때마다, 상기 제1 출력 신호(SQ5)를 수신하여, 제2 출력 신호(SQ6)로서 출력한다. 상기 제2 플립-플롭(267)은 상기 샘플링 클록 신호(SCLK)가 로직 하이로 될 때마다, 상기 제2 출력 신호(SQ6)를 수신하여, 제2 출력 신호(SQ7)로서 출력한다. 바람직하게, 상기 제1 및 제2 플립-플롭들(261∼267) 각각은 D 플립-플롭으로서 구현될 수 있다. 상기 제1 및 제2 플립-플롭들(261∼267)은 상기 외부 리셋 신호(RST)에 응답하여 각각 리셋 된다. 상기 제1 및 제2 플립-플롭들(261∼267)이 각 각 리셋 될 때, 상기 제1 및 제2 출력 신호들(SQ1∼SQ7)이 모두 로직 로우로 된다. 한편, 상기 제2 리셋 회로(162)에 포함되는 상기 제1 플립-플롭의 수와, 상기 제2 플립-플롭의 수는 필요에 따라 각각 변경될 수 있다. 또, 상기 전압 증가 신호(INC)가 토글하고, 상기 전압 감소 신호(DEC)가 로직 로우로 유지될 때, 상기 제3 설정 시간은 상기 제2 리셋 회로(162)에 포함되는 상기 제2 플립-플롭의 수에 의해 결정된다. 이때, 상기 제2 설정 시간(즉, 상기 샘플러(140)가 상기 전압 증가 신호(INC)를 로직 하이 상태로 유지하는 시간)은 상기 제2 리셋 회로(162)에 포함되는 상기 제1 플립-플롭의 수에 의해 결정된다. 상기 로직 회로(268)는 인버터(281), AND 게이트(282), 및 XOR 게이트(283)를 포함한다. 상기 인버터(281)는 상기 제2 출력 신호(SQ7)를 반전시키고, 그 반전 신호(SQ7B)를 출력한다. 상기 AND 게이트(282)는 상기 반전 신호(SQ7B)와 상기 제1 출력 신호(SQ5)를 로직 연산하고, 그 연산 결과에 따라 로직 신호(L31)를 출력한다. 상기 XOR 게이트(283)는 상기 로직 신호(L31)와 상기 외부 리셋 신호(RST)를 로직 연산하고, 그 연산 결과에 따라 제2 내부 리셋 신호(LRST2)를 출력한다. 바람직하게, 상기 로직 신호(L31)의 로직 값과 상기 외부 리셋 신호(RST)의 로직 값이 서로 다를 때, 상기 XOR 게이트(283)가 상기 제2 내부 리셋 신호(LRST2)를 로직 하이로 출력한다. 또, 상기 로직 신호(L31)의 로직 값과 상기 외부 리셋 신호(RST)의 로직 값이 서로 동일할 때, 상기 XOR 게이트(283)가 상기 제2 내부 리셋 신호(LRST2)를 로직 로우로 출력한다.

상기 출력 로직 회로(163)는 상기 제1 내부 리셋 신호(LRST1)와 상기 제2 내부 리셋 신호(LRST2)에 응답하여, 상기 리셋 제어 신호(RSTP)를 출력한다. 바람직 하게, 상기 출력 로직 회로(163)는 상기 제1 내부 리셋 신호(LRST1)와 상기 제2 내부 리셋 신호(LRST2)를 로직 연산하고, 그 연산 결과에 따라 상기 리셋 제어 신호(RSTP)를 출력하는 AND 게이트를 포함할 수 있다. 이 경우, 상기 출력 로직 회로(163)는 상기 제1 내부 리셋 신호(LRST1)와 상기 제2 내부 리셋 신호(LRST2) 중 어느 하나가 로직 로우일 때, 상기 리셋 제어 신호(RSTP)를 로직 로우로 출력한다.

다음으로, 도 9 및 도 10을 참고하여, 상기 기준 전압 발생기(100)의 동작 과정을 상세히 설명하기로 한다. 도 9 및 도 10은 도 2에 도시된 기준 전압 발생기의 동작과 관련된 신호들의 타이밍 도이다. 먼저, 도 9를 참고하여, 상기 기준 전압 발생기(100)가 발생한 출력 기준 전압(VREFO)이 비교 전압(VMAX)보다 더 큰 경우, 상기 기준 전압 발생기(100)의 동작 과정을 상세히 설명한다. 먼저, 전압 발생기(110)가 외부 전압(VCC)에 기초하여, 입력 기준 전압(VREF)과 바이어스 전류(IBIAS)를 발생한다. 전압 드라이버(120)는 상기 입력 기준 전압(VREF)과 상기 바이어스 전류(IBIAS)에 기초하여 출력 기준 전압(VREFO)을 발생한다. 한편, 카운터(150)는 초기에 외부 리셋 신호(RST)에 응답하여 리셋되어, 카운팅 신호(CNT1, CNT2)의 비트들(C11∼C14, C21∼C24)을 모두 로직 로우로 출력한다. 상기 전압 드라이버(120)의 제어 로직 회로(128)는 초기에 상기 카운팅 신호들(CNT1, CNT2)에 응답하여, 초기 제어 신호(INT)를 로직 하이로 출력한다. 그 결과, 상기 초기 제어 신호(INT)에 응답하여, 상기 전압 드라이버(120)의 전송 회로(SW0)가 분배 전압(VDIV5)을 상기 출력 기준 전압(VREFO)으로서 출력한다. 상기 비교 회로(130)는 샘플링 클록 신호(SCLK)가 로직 하이로 될 때마다, 상기 출력 기준 전압(VREFO)을 상기 비교 전압(VMAX)과 비교 전압(VMIN)에 각각 비교한다. 상기 출력 기준 전압(VREFO)이 상기 비교 전압(VMAX)보다 크므로, 상기 비교 회로(130)는 제어 신호(HI)를 로직 하이로 출력하고, 상기 제어 신호(LO)를 로직 로우로 출력한다. 또, 상기 샘플링 클록 신호(SCLK)가 로직 로우일 때, 상기 비교 회로(130)는 상기 비교 동작을 정지하고, 이전에 출력한 상기 제1 및 제2 제어 신호들(HI, LO)의 로직 상태를 그대로 유지한다. 결국, 상기 출력 기준 전압(VREFO)이 상기 비교 전압(VMAX)보다 큰 상태로 유지되는 한, 상기 비교 회로(130)가 상기 제어 신호(HI)를 로직 하이로 출력하고, 상기 제어 신호(LO)를 로직 로우로 출력한다. 상기 제어 신호(HI)가 제1 설정 시간(즉, 상기 샘플링 클록 신호(SCLK)의 6 클록 사이클) 동안 로직 하이로 유지되면, 샘플러(140)는 상기 샘플링 클록 신호(SCLK)의 7번째 클록 사이클에서 전압 감소 신호(DEC)를 로직 하이로 출력한다. 이 후, 상기 샘플러(140)는 리셋 제어 신호(RSTP)가 로직 로우로 될 때까지 상기 전압 감소 신호(DEC)의 로직 상태를 그대로 유지한다. 또, 상기 샘플러(140)는 상기 제어 신호(LO)가 로직 로우 상태로 유지되므로, 전압 증가 신호(INC)를 로직 로우 상태로 출력한다. 카운터(150)의 제1 카운팅 회로(151)는 첫 번째로 토글한 상기 전압 감소 신호(DEC)에 응답하여, 카운팅 신호(CNT1)의 비트(C14)를 로직 하이로 출력하고, 나머지 비트들(C13∼C11)을 로직 로우로 출력한다. 또, 상기 카운터(150)의 제2 카운팅 회로(152)는 상기 전압 증가 신호(INC)가 로직 로우 상태로 유지되므로, 카운팅 신호(CNT2)의 비트들(C21∼C24)을 모두 로직 로우로 출력한다. 상기 비트(C14)에 응답하여, 상기 전압 드라이버(120)의 전송 회로(SW4)가 부하 회로(126) 의 내부 출력 노드(ND3)로부터 수신되는 분배 전압(VDIV4)을 상기 기준 출력 전압(VREFO)으로서 출력한다. 그 결과, 상기 기준 출력 전압(VREFO)이 상기 분배 전압(VDIV5)에서 상기 분배 전압(VDIV4)으로 감소한다. 리셋 제어부(160)는 상기 전압 감소 신호(DEC)가 로직 하이로 된 시점으로부터 제2 설정 시간(즉, 샘플링 클록 신호(SCLK)의 5클럭 사이클)이 경과한 후, 리셋 제어 신호(RSTP)를 제3 설정 시간(즉, 샘플링 클록 신호(SCLK)의 2클록 사이클) 동안 로직 로우로 출력한다. 그 결과, 상기 샘플러(140)가 상기 리셋 제어 신호(RSTP)에 응답하여 리셋되어, 상기 전압 감소 신호(DEC)와 상기 전압 증가 신호(INC)를 모두 로직 로우로 출력한다. 상기 제3 설정 시간 이 후, 상기 제어 신호(HI)가 상기 제1 설정 시간 동안 로직 하이로 유지되면, 상기 샘플러(140)는 상기 샘플링 클록 신호(SCLK)의 7번째 클록 사이클에서 상기 전압 감소 신호(DEC)를 다시 로직 하이로 출력한다. 상기 제1 카운팅 회로(151)는 두 번째로 토글한 상기 전압 감소 신호(DEC)에 응답하여, 상기 카운팅 신호(CNT1)의 비트(C13)를 로직 하이로 출력하고, 나머지 비트들(C14, C12, C11)을 로직 로우로 출력한다. 상기 비트(C13)에 응답하여, 상기 전압 드라이버(120)의 전송 회로(SW3)가 상기 부하 회로(126)의 내부 출력 노드(ND3)로부터 수신되는 분배 전압(VDIV3)을 상기 기준 출력 전압(VREFO)으로서 출력한다. 그 결과, 상기 기준 출력 전압(VREFO)이 상기 전압(VDIV4)에서 상기 전압(VDIV3)으로 감소한다. 상기 기준 전압 발생기(100)의 상술한 동작들은 상기 출력 기준 전압(VREFO)이 상기 비교 전압(VMAX)과 상기 비교 전압(VMIN) 사이에 포함될 때까지 반복된다.

다음으로, 도 10을 참고하여, 상기 기준 전압 발생기(100)가 발생한 출력 기 준 전압(VREFO)이 상기 비교 전압(VMIN)보다 더 작은 경우, 상기 기준 전압 발생기(100)의 동작 과정을 상세히 설명한다. 이 경우, 상기 기준 전압 발생기(100)의 동작 과정은 상기 기준 출력 전압(VREFO)이 상기 비교 전압(VMAX)보다 큰 경우의 상기 기준 전압 발생기(100)의 동작 과정과 유사하다. 따라서, 본 실시예에서는 상기 두 가지 경우들에서의 상기 기준 전압 발생기(100)의 동작의 차이점을 중심으로 설명하기로 한다. 상기 출력 기준 전압(VREFO)이 상기 비교 전압(VMIN)보다 작으므로, 상기 비교 회로(130)는 상기 제어 신호(LO)를 로직 하이로 출력하고, 상기 제어 신호(HI)를 로직 로우로 출력한다. 결국, 상기 출력 기준 전압(VREFO)이 상기 비교 전압(VMIN)보다 작은 상태로 유지되는 한, 상기 비교 회로(130)가 상기 제어 신호(LO)를 로직 하이로 출력하고, 상기 제어 신호(HI)를 로직 로우로 출력한다. 상기 제어 신호(LO)가 제1 설정 시간(즉, 상기 샘플링 클록 신호(SCLK)의 6 클록 사이클) 동안 로직 하이로 유지되면, 상기 샘플러(140)는 상기 샘플링 클록 신호(SCLK)의 7번째 클록 사이클에서 전압 증가 신호(INC)를 로직 하이로 출력한다. 이 후, 상기 샘플러(140)는 리셋 제어 신호(RSTP)가 로직 로우로 될 때까지 상기 전압 증가 신호(INC)의 로직 상태를 그대로 유지한다. 또, 상기 샘플러(140)는 상기 제어 신호(HI)가 로직 로우 상태로 유지되므로, 상기 전압 감소 신호(DEC)를 로직 로우 상태로 출력한다. 상기 제2 카운팅 회로(152)는 첫 번째로 토글한 상기 전압 증가 신호(INC)에 응답하여, 카운팅 신호(CNT2)의 비트(C21)를 로직 하이로 출력하고, 나머지 비트들(C22∼C24)을 로직 로우로 출력한다. 또, 상기 제1 카운팅 회로(151)는 상기 전압 감소 신호(DEC)가 로직 로우 상태로 유지되므로, 상기 카운 팅 신호(CNT1)의 비트들(C14∼C11)을 모두 로직 로우로 출력한다. 상기 비트(C21)에 응답하여, 상기 전압 드라이버(120)의 전송 회로(SW5)가 부하 회로(126)의 내부 출력 노드(ND6)로부터 수신되는 분배 전압(VDIV6)을 상기 기준 출력 전압(VREFO)으로서 출력한다. 그 결과, 상기 기준 출력 전압(VREFO)이 상기 분배 전압(VDIV5)에서 상기 분배 전압(VDIV6)으로 증가한다. 상기 리셋 제어부(160)는 상기 전압 증가 신호(INC)가 로직 하이로 된 시점으로부터 제2 설정 시간(즉, 샘플링 클록 신호(SCLK)의 5클럭 사이클)이 경과한 후, 상기 리셋 제어 신호(RSTP)를 상기 제3 설정 시간(즉, 샘플링 클록 신호(SCLK)의 2클록 사이클) 동안 로직 로우로 출력한다. 그 결과, 상기 샘플러(140)가 상기 리셋 제어 신호(RSTP)에 응답하여 리셋되어, 상기 전압 감소 신호(DEC)와 상기 전압 증가 신호(INC)를 모두 로직 로우로 출력한다. 상기 제3 설정 시간 이 후, 상기 제어 신호(LO)가 상기 제1 설정 시간 동안 로직 하이로 유지되면, 상기 샘플러(140)는 상기 샘플링 클록 신호(SCLK)의 7번째 클록 사이클에서 상기 전압 증가 신호(INC)를 다시 로직 하이로 출력한다. 상기 제2 카운팅 회로(152)는 두 번째로 토글한 상기 전압 증가 신호(INC)에 응답하여, 상기 카운팅 신호(CNT2)의 비트(C22)를 로직 하이로 출력하고, 나머지 비트들(C21, C23, C24)을 로직 로우로 출력한다. 상기 비트(C22)에 응답하여, 상기 전압 드라이버(120)의 전송 회로(SW6)가 상기 부하 회로(126)의 내부 출력 노드(ND7)로부터 수신되는 분배 전압(VDIV7)을 상기 기준 출력 전압(VREFO)으로서 출력한다. 그 결과, 상기 기준 출력 전압(VREFO)이 상기 전압(VDIV6)에서 상기 전압(VDIV7)으로 증가한다. 상기 기준 전압 발생기(100)의 상술한 동작들은 상기 출력 기준 전압(VREFO)이 상기 비교 전압(VMAX)과 상기 비교 전압(VMIN) 사이에 포함될 때까지 반복된다. 상술한 것과 같이, 상기 기준 전압 발생기(100)는 셀프 트리밍 기능을 포함하므로, 상기 기준 전압 발생기(100)의 테스트 시간 및 테스트 비용이 대폭적으로 감소할 수 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 따른 기준 전압 발생기 및 그 기준 전압 발생 방법은 셀프 트리밍 기능을 이용하여 기준 전압을 자동으로 조절할 수 있으므로, 전압 트리밍 테스트 시간 및 테스트 비용이 감소할 수 있다.

Claims

입력 기준 전압에 기초하여 출력 기준 전압을 발생하고, 카운팅 신호에 응답하여, 상기 출력 기준 전압을 변경하는 전압 드라이버;

상기 출력 기준 전압을 비교 전압에 비교하고, 그 비교 결과에 따라 제어 신호를 출력하는 비교 회로;

샘플링 클록 신호와 상기 제어 신호에 응답하여, 전압 조절 신호를 출력하는 샘플러; 및

상기 전압 조절 신호에 응답하여, 카운팅 동작을 실행하고, 상기 카운팅 신호를 출력하는 카운터를 포함하는 기준 전압 발생기.
제1항에 있어서,

외부 전압에 기초하여, 상기 입력 기준 전압과 바이어스 전류를 발생하는 전압 발생기를 더 포함하는 기준 전압 발생기.
제1항에 있어서,

상기 전압 조절 신호와 상기 샘플링 클록 신호에 응답하여, 리셋 제어 신호를 출력하는 리셋 제어부를 더 포함하고,

상기 샘플러는 상기 리셋 제어 신호에 응답하여 리셋되는 기준 전압 발생기.
제2항에 있어서, 상기 전압 드라이버는,

제어 전류와 상기 카운팅 신호에 기초하여 내부 기준 전압과 상기 출력 기준 전압을 출력하는 전압 분배기; 및

상기 내부 기준 전압과 상기 입력 기준 전압을 비교하고, 그 비교 결과에 따라 상기 제어 전류를 발생하는 전류원 회로를 포함하는 기준 전압 발생기.
제4항에 있어서, 상기 전압 분배기는,

상기 제어 전류와 설정된 저항 비율에 의해 각각 결정되는 복수의 분배 전압들을 발생하고, 상기 복수의 분배 전압들을 복수의 내부 출력 노드들에 각각 출력하고, 상기 복수의 내부 출력 노드들에 각각 출력되는 분배 전압들 중 하나를 상기 내부 기준 전압으로서 출력하는 부하 회로;

초기 제어 신호 또는 상기 카운팅 신호에 응답하여, 상기 복수의 분배 전압들 중 하나를 상기 출력 기준 전압으로서 출력 노드에 출력하는 전압 선택 회로; 및

상기 카운팅 신호에 응답하여, 상기 초기 제어 신호를 출력하는 제어 로직 회로를 포함하는 기준 전압 발생기.
제5항에 있어서,

상기 부하 회로는, 그라운드 전압과 상기 제어 전류의 입력 단자 사이에 직렬로 연결되는 복수의 분배 저항들을 포함하고,

상기 복수의 내부 출력 노드들은 상기 복수의 분배 저항들 사이에 각각 하나씩 존재하는 기준 전압 발생기.
제5항에 있어서,

상기 카운팅 신호는 복수의 비트들을 포함하고,

상기 전압 선택 회로는,

상기 내부 출력 노드들 중 하나와 상기 출력 노드 사이에 연결되고, 상기 초기 제어 신호에 응답하여, 상기 내부 출력 노드들 중 하나로부터 수신되는 상기 복수의 분배 전압들 중 하나를 상기 출력 기준 전압으로서 상기 출력 노드에 출력하는 제1 전송 회로; 및

상기 내부 출력 노드들과 상기 출력 노드 사이에 각각 연결되고, 상기 카운팅 신호의 비트들에 각각 응답하여, 상기 복수의 분배 전압들을 상기 출력 기준 전압으로서 상기 출력 노드에 각각 출력하는 제2 전송 회로들을 포함하고,

상기 제1 전송 회로가 동작할 때, 상기 제2 전송 회로들은 출력 동작을 정지하고, 상기 제2 전송 회로들 중 하나가 동작할 때, 상기 제1 전송 회로는 출력 동작을 정지하는 기준 전압 발생기.
제7항에 있어서,

상기 제어 로직 회로는, 상기 카운팅 신호의 비트들이 모두 로직 로우일 때, 상기 초기 제어 신호를 인에이블시키고,

상기 초기 제어 신호가 인에이블될 때, 상기 제1 전송 회로가 상기 출력 기준 전압의 출력 동작을 실행하는 기준 전압 발생기.
제7항에 있어서,

상기 제1 및 제2 전송 회로들 각각은,

상기 초기 제어 신호 또는 상기 카운팅 신호의 비트들 중 하나를 반전시키고, 그 반전된 신호를 출력하는 인버터; 및

상기 복수의 내부 출력 노드들 중 하나와, 상기 출력 노드 사이에 연결되고, 상기 반전된 신호와, 상기 초기 제어 신호 또는 상기 카운팅 신호의 비트들 중 하나에 응답하여, 온 또는 오프되는 스위치를 포함하는 기준 전압 발생기.
제4항에 있어서, 상기 전류원 회로는,

바이어스 전압에 응답하여 인에이블되고, 상기 내부 기준 전압과 상기 입력 기준 전압을 비교하고, 그 비교 결과에 따라 비교 신호를 출력하는 차동 증폭기;

상기 비교 신호에 응답하여, 상기 제어 전류를 발생하는 전류 발생 회로; 및

상기 바이어스 전류에 응답하여, 상기 바이어스 전압을 발생하는 다이오드를 포함하는 기준 전압 발생기.
제1항에 있어서,

상기 카운팅 신호는 복수의 비트들을 포함하고,

상기 전압 드라이버는 상기 카운팅 신호의 비트 값이 변경될 때 상기 출력 기준 전압을 감소시키거나 또는 증가시키는 기준 전압 발생기.
제1항에 있어서, 상기 비교 회로는,

상기 샘플링 클록 신호에 응답하여, 상기 출력 기준 전압과 상기 비교 전압을 비교하고, 그 비교 결과에 따라 제1 및 제2 비교 출력 신호들을 출력하는 비교기; 및

상기 제1 및 제2 비교 출력 신호들에 응답하여, 상기 제어 신호를 출력하는 래치 회로를 포함하는 기준 전압 발생기.
제12항에 있어서,

상기 래치 회로는 RS 래치 회로를 포함하는 기준 전압 발생기.
제12항에 있어서,

상기 비교기는, 상기 샘플링 클록 신호가 제1 로직 상태인 동안, 상기 비교 동작을 실행하고, 그 비교 결과에 따라 상기 제1 비교 출력 신호를 제1 로직 레벨로, 상기 제2 비교 출력 신호를 제2 로직 레벨로 각각 출력하거나, 또는 상기 제2 비교 출력 신호를 제1 로직 레벨로, 상기 제1 비교 출력 신호를 제2 로직 레벨로 각각 출력하고, 상기 샘플링 클록 신호가 제2 로직 상태인 동안, 상기 비교 동작을 정지하고 상기 제1 및 제2 비교 출력 신호들을 모두 제1 로직 레벨로 출력하는 기 준 전압 발생기.
제3항에 있어서,

상기 샘플러는 상기 제어 신호가 제1 설정 시간 동안 제1 로직 레벨로 유지되면, 제2 설정 시간 동안 상기 전압 조절 신호를 인에이블시키고, 상기 리셋 제어 신호가 디세이블될 때 리셋되어 상기 전압 조절 신호를 디세이블시키고,

상기 리셋 제어부는 상기 전압 조절 신호가 토글할 때마다, 상기 리셋 제어 신호를 제3 설정 시간 동안 디세이블시키는 기준 전압 발생기.
제15항에 있어서,

상기 샘플러는 샘플링 회로를 포함하고,

상기 샘플링 회로는,

직렬로 연결되고, 상기 리셋 제어 신호에 응답하여 각각 리셋되고, 상기 샘플링 클록 신호에 응답하여, 복수의 샘플링 신호들을 각각 출력하는 복수의 플립-플롭들; 및

상기 복수의 샘플링 신호들에 응답하여, 상기 전압 조절 신호를 출력하는 로직 회로를 포함하고,

상기 복수의 플립-플롭들 중 하나는 상기 샘플링 클록 신호에 응답하여, 상기 제어 신호를 수신하고, 수신된 상기 제어 신호를 상기 복수의 샘플링 신호들 중 하나로서 출력하는 기준 전압 발생기.
제16항에 있어서,

상기 복수의 플립-플롭들 각각은 D 플립-플롭을 포함하는 기준 전압 발생기.
제16항에 있어서,

상기 로직 회로는 상기 복수의 샘플링 신호들이 모두 인에이블 될 때, 상기 전압 조절 신호를 인에이블시키고,

상기 카운터는 상기 전압 조절 신호가 인에이블될 때마다 상기 카운팅 신호의 비트 값을 변경시키는 기준 전압 발생기.
제16항에 있어서, 상기 로직 회로는,

상기 복수의 샘플링 신호들 중 일부를 로직 연산하고, 그 연산 결과에 따라 제1 로직 신호를 출력하는 제1 NAND 게이트;

나머지 샘플링 신호들을 로직 연산하고, 그 연산 결과에 따라 제2 로직 신호를 출력하는 제2 NAND 게이트; 및

상기 제1 로직 신호와 상기 제2 로직 신호를 로직 연산하고, 그 연산 결과에 따라 상기 전압 조절 신호를 출력하는 NOR 게이트를 포함하는 기준 전압 발생기.
제16항에 있어서,

상기 제1 설정 시간은 상기 샘플링 회로에 포함되는 상기 플립-플롭의 수에 의해 결정되는 기준 전압 발생기.
제1항에 있어서,

상기 카운팅 신호는 복수의 비트들을 포함하고,

상기 카운터는 카운팅 회로를 포함하고,

상기 카운팅 회로는,

직렬로 연결되고, 외부 리셋 신호에 응답하여 각각 리셋되고, 상기 전압 조절 신호에 응답하여, 상기 카운팅 신호의 비트들을 각각 출력하는 복수의 플립-플롭들; 및

상기 카운팅 신호의 비트들 중 일부에 응답하여, 카운팅 입력 신호를 출력하는 로직 회로를 포함하고,

상기 복수의 플립-플롭들 중 하나는 상기 전압 조절 신호에 응답하여 상기 카운팅 입력 신호를 수신하고, 수신된 상기 카운팅 입력 신호를 상기 카운팅 신호의 비트들 중 하나로서 출력하는 기준 전압 발생기.
제21항에 있어서,

상기 복수의 플립-플롭들 각각은 D 플립-플롭을 포함하는 기준 전압 발생기.
제21항에 있어서, 상기 로직 회로는,

상기 카운팅 신호의 비트들 중 일부를 각각 반전시키고, 반전된 신호들을 각 각 출력하는 복수의 인버터들; 및

상기 반전된 신호들에 응답하여, 상기 카운팅 입력 신호를 출력하는 AND 게이트를 포함하는 기준 전압 발생기.
외부 전압에 기초하여, 입력 기준 전압과 바이어스 전류를 발생하는 전압 발생기;

상기 입력 기준 전압과 상기 바이어스 전류에 기초하여 출력 기준 전압을 발생하고, 제1 카운팅 신호와 제2 카운팅 신호에 응답하여, 상기 출력 기준 전압을 변경하는 전압 드라이버;

샘플링 클록 신호에 동기하여, 상기 출력 기준 전압을 제1 비교 전압과 제2 비교 전압에 각각 비교하고, 그 비교 결과에 따라 제1 및 제2 제어 신호들을 출력하는 비교 회로;

리셋 제어 신호에 응답하여 리셋되고, 상기 샘플링 클록 신호와 상기 제1 및 제2 제어 신호들에 응답하여, 전압 감소 신호 및 상기 전압 증가 신호를 출력하는 샘플러;

상기 전압 감소 신호 및 상기 전압 증가 신호에 응답하여, 카운팅 동작을 실행하고, 상기 제1 및 제2 카운팅 신호들을 출력하는 카운터; 및

상기 전압 감소 신호, 상기 전압 증가 신호, 및 상기 샘플링 클록 신호에 응답하여, 상기 리셋 제어 신호를 출력하는 리셋 제어부를 포함하는 기준 전압 발생기.
제24항에 있어서, 상기 전압 드라이버는,

제어 전류와 상기 제1 및 제2 카운팅 신호들에 기초하여 내부 기준 전압과 상기 출력 기준 전압을 출력하는 전압 분배기; 및

상기 바이어스 전류에 응답하여, 상기 내부 기준 전압과 상기 입력 기준 전압을 비교하고, 그 비교 결과에 따라 상기 제어 전류를 발생하는 전류원 회로를 포함하는 기준 전압 발생기.
제25항에 있어서, 상기 전압 분배기는,

상기 제어 전류와 설정된 저항 비율에 의해 각각 결정되는 복수의 분배 전압들을 발생하고, 상기 복수의 분배 전압들을 복수의 내부 출력 노드들에 각각 출력하고, 상기 복수의 내부 출력 노드들에 각각 출력되는 분배 전압들 중 하나를 상기 내부 기준 전압으로서 출력하는 부하 회로;

초기 제어 신호 또는 상기 제1 및 제2 카운팅 신호들에 응답하여, 상기 복수의 분배 전압들 중 하나를 상기 출력 기준 전압으로서 출력 노드에 출력하는 전압 선택 회로; 및

상기 제1 및 제2 카운팅 신호들에 응답하여, 상기 초기 제어 신호를 출력하는 제어 로직 회로를 포함하는 기준 전압 발생기.
제26항에 있어서,

상기 부하 회로는, 그라운드 전압과 상기 제어 전류의 입력 단자 사이에 직렬로 연결되는 복수의 분배 저항들을 포함하고,

상기 복수의 내부 출력 노드들은 상기 복수의 분배 저항들 사이에 각각 하나씩 존재하는 기준 전압 발생기.
제26항에 있어서,

상기 제1 및 제2 카운팅 신호들 각각은 복수의 비트들을 포함하고,

상기 전압 선택 회로는,

상기 내부 출력 노드들 중 하나와 상기 출력 노드 사이에 연결되고, 상기 초기 제어 신호에 응답하여, 상기 내부 출력 노드들 중 하나로부터 수신되는 상기 복수의 분배 전압들 중 하나를 상기 출력 기준 전압으로서 상기 출력 노드에 출력하는 제1 전송 회로;

상기 내부 출력 노드들 중 일부와 상기 출력 노드 사이에 각각 연결되고, 상기 제1 카운팅 신호의 비트들에 각각 응답하여, 상기 복수의 분배 전압들 중 일부를 상기 출력 기준 전압으로서 상기 출력 노드에 각각 출력하는 제2 전송 회로들; 및

나머지 내부 출력 노드들과 상기 출력 노드 사이에 각각 연결되고, 상기 제2 카운팅 신호의 비트들에 각각 응답하여, 나머지 분배 전압들을 상기 출력 기준 전압으로서 상기 출력 노드에 각각 출력하는 제3 전송 회로들을 포함하고,

상기 제1 전송 회로가 동작할 때, 상기 제2 및 제3 전송 회로들은 출력 동작 을 정지하고, 상기 제2 전송 회로들 중 하나가 동작할 때, 상기 제1 및 제3 전송 회로들은 출력 동작을 정지하고, 상기 제3 전송 회로들 중 하나가 동작할 때, 상기 제1 및 제2 전송 회로들은 출력 동작을 정지하는 기준 전압 발생기.
제28항에 있어서,

상기 제어 로직 회로는, 상기 제1 및 제2 카운팅 신호들의 비트들이 모두 로직 로우일 때, 상기 초기 제어 신호를 인에이블시키고,

상기 초기 제어 신호가 인에이블될 때, 상기 제1 전송 회로가 상기 출력 기준 전압의 출력 동작을 실행하는 기준 전압 발생기.
제25항에 있어서, 상기 전류원 회로는,

바이어스 전압에 응답하여 인에이블되고, 상기 내부 기준 전압과 상기 입력 기준 전압을 비교하고, 그 비교 결과에 따라 비교 신호를 출력하는 차동 증폭기;

상기 비교 신호에 응답하여, 상기 제어 전류를 발생하는 전류 발생 회로; 및

상기 바이어스 전류에 응답하여, 상기 바이어스 전압을 발생하는 다이오드를 포함하는 기준 전압 발생기.
제24항에 있어서,

상기 제1 및 제2 카운팅 신호들 각각은 복수의 비트들을 포함하고,

상기 전압 드라이버는 상기 제2 카운팅 신호의 비트 값이 증가할 때, 상기 출력 기준 전압을 증가시키고, 상기 제1 카운팅 신호의 비트 값이 감소할 때, 상기 출력 기준 전압을 감소시키는 기준 전압 발생기.
제28항에 있어서,

상기 제1 내지 제3 전송 회로들 각각은,

상기 초기 제어 신호 또는 상기 제1 또는 제2 카운팅 신호의 비트들 중 하나를 반전시키고, 그 반전된 신호를 출력하는 인버터; 및

상기 복수의 내부 출력 노드들 중 하나와, 상기 출력 노드 사이에 연결되고, 상기 반전된 신호와, 상기 초기 제어 신호 또는 상기 제1 또는 제2 카운팅 신호의 비트들 중 하나에 응답하여, 온 또는 오프되는 스위치를 포함하는 기준 전압 발생기.
제24항에 있어서, 상기 비교 회로는,

상기 샘플링 클록 신호에 응답하여, 상기 출력 기준 전압과 상기 제1 비교 전압을 비교하고, 그 비교 결과에 따라 제1 및 제2 비교 출력 신호들을 출력하는 제1 비교기;

상기 샘플링 클록 신호에 응답하여, 상기 출력 기준 전압과 상기 제2 비교 전압을 비교하고, 그 비교 결과에 따라 제3 및 제4 비교 출력 신호들을 출력하는 제2 비교기;

상기 제1 및 제2 비교 출력 신호들에 응답하여, 상기 제1 제어 신호를 출력 하는 제1 래치 회로; 및

상기 제3 및 제4 비교 출력 신호들에 응답하여, 상기 제2 제어 신호를 출력하는 제2 래치 회로를 포함하는 기준 전압 발생기.
제33항에 있어서,

상기 제1 및 제2 래치 회로들 각각은 RS 래치 회로를 포함하는 기준 전압 발생기.
제33항에 있어서,

상기 제1 비교기는, 상기 출력 기준 전압이 상기 제1 비교 전압보다 클 때, 상기 제1 비교 출력 신호를 제1 로직 레벨로 출력하고, 상기 제2 비교 출력 신호를 제2 로직 레벨로 출력하고, 상기 제1 비교 전압이 상기 출력 기준 전압보다 클 때, 상기 제1 비교 출력 신호를 상기 제2 로직 레벨로 출력하고, 상기 제2 비교 출력 신호를 상기 제1 로직 레벨로 출력하고,

상기 제1 래치 회로는, 상기 제1 비교 출력 신호가 상기 제1 로직 레벨이고, 상기 제2 비교 출력 신호가 상기 제2 로직 레벨일 때, 상기 제1 제어 신호를 인에이블시키는 기준 전압 발생기.
제35항에 있어서,

상기 제1 비교기는 상기 샘플링 클록 신호가 제1 로직 상태인 동안, 상기 비 교 동작을 실행하고, 상기 샘플링 클록 신호가 제2 로직 상태인 동안, 상기 비교 동작을 정지하고 상기 제1 및 제2 비교 출력 신호들을 모두 상기 제1 로직 레벨로 출력하는 기준 전압 발생기.
제33항에 있어서,

상기 제2 비교기는, 상기 출력 기준 전압이 상기 제2 비교 전압보다 클 때, 상기 제3 비교 출력 신호를 제1 로직 레벨로 출력하고, 상기 제4 비교 출력 신호를 제2 로직 레벨로 출력하고, 상기 제2 비교 전압이 상기 출력 기준 전압보다 클 때, 상기 제3 비교 출력 신호를 상기 제2 로직 레벨로 출력하고, 상기 제4 비교 출력 신호를 상기 제1 로직 레벨로 출력하고,

상기 제2 래치 회로는, 상기 제3 비교 출력 신호가 상기 제2 로직 레벨이고, 상기 제4 비교 출력 신호가 상기 제1 로직 레벨일 때, 상기 제2 제어 신호를 인에이블시키는 기준 전압 발생기.
제37항에 있어서,

상기 제2 비교기는 상기 샘플링 클록 신호가 제1 로직 상태인 동안, 상기 비교 동작을 실행하고, 상기 샘플링 클록 신호가 제2 로직 상태인 동안, 상기 비교 동작을 정지하고 상기 제3 및 제4 비교 출력 신호들을 모두 상기 제1 로직 레벨로 출력하는 기준 전압 발생기.
제24항에 있어서,

상기 샘플러는 상기 제1 또는 제2 제어 신호가 제1 설정 시간 동안 제1 로직 레벨로 유지되면, 제2 설정 시간 동안 상기 전압 감소 신호 또는 상기 전압 증가 신호를 인에이블시키고, 상기 리셋 제어 신호가 디세이블될 때 리셋되어 상기 전압 감소 신호 또는 상기 전압 증가 신호를 디세이블시키고,

상기 리셋 제어부는 상기 전압 감소 신호 또는 상기 전압 증가 신호가 토글할 때마다, 상기 리셋 제어 신호를 제3 설정 시간 동안 디세이블시키는 기준 전압 발생기.
제39항에 있어서, 상기 샘플러는,

상기 리셋 제어 신호에 응답하여 리셋되고, 상기 샘플링 클록 신호와 상기 제1 제어 신호에 응답하여, 상기 전압 감소 신호를 출력하는 제1 샘플링 회로; 및

상기 리셋 제어 신호에 응답하여 리셋되고, 상기 샘플링 클록 신호와 상기 제2 제어 신호에 응답하여, 상기 전압 증가 신호를 출력하는 제2 샘플링 회로를 포함하는 기준 전압 발생기.
제40항에 있어서, 상기 제1 및 제2 샘플링 회로들 각각은,

직렬로 연결되고, 상기 리셋 제어 신호에 응답하여 각각 리셋되고, 상기 샘플링 클록 신호에 응답하여, 복수의 샘플링 신호들을 각각 출력하는 복수의 플립-플롭들; 및

상기 복수의 샘플링 신호들에 응답하여, 상기 전압 감소 신호 또는 상기 전압 증가 신호를 출력하는 로직 회로를 포함하고,

상기 복수의 플립-플롭들 중 하나는 상기 샘플링 클록 신호에 응답하여, 상기 제1 또는 제2 제어 신호를 수신하고, 수신된 상기 제1 또는 제2 제어 신호를 상기 복수의 샘플링 신호들 중 하나로서 출력하는 기준 전압 발생기.
제41항에 있어서,

상기 복수의 플립-플롭들 각각은 D 플립-플롭을 포함하는 기준 전압 발생기.
제41항에 있어서,

상기 로직 회로는 상기 복수의 샘플링 신호들이 모두 인에이블 될 때, 상기 전압 감소 신호 또는 상기 전압 증가 신호를 인에이블시키고,

상기 카운터는 상기 전압 감소 신호가 인에이블될 때마다 상기 제1 카운팅 신호의 비트 값을 감소시키고, 상기 전압 증가 신호가 인에이블될 때마다 상기 제2 카운팅 신호의 비트 값을 증가시키는 기준 전압 발생기.
제41항에 있어서, 상기 로직 회로는,

상기 복수의 샘플링 신호들 중 일부를 로직 연산하고, 그 연산 결과에 따라 제1 로직 신호를 출력하는 제1 NAND 게이트;

나머지 샘플링 신호들을 로직 연산하고, 그 연산 결과에 따라 제2 로직 신호 를 출력하는 제2 NAND 게이트; 및

상기 제1 로직 신호와 상기 제2 로직 신호를 로직 연산하고, 그 연산 결과에 따라 상기 전압 감소 신호 또는 상기 전압 증가 신호를 출력하는 NOR 게이트를 포함하는 기준 전압 발생기.
제41항에 있어서,

상기 제1 설정 시간은 상기 제1 또는 제2 샘플링 회로에 포함되는 상기 플립-플롭의 수에 의해 결정되는 기준 전압 발생기.
제24항에 있어서,

상기 제1 및 제2 카운팅 신호들 각각은 복수의 비트들을 포함하고,

상기 카운터는,

상기 전압 감소 신호에 응답하여 카운팅 동작을 실행하고, 상기 제1 카운팅 신호를 출력하는 제1 카운팅 회로; 및

상기 전압 증가 신호에 응답하여 카운팅 동작을 실행하고, 상기 제2 카운팅 신호를 출력하는 제2 카운팅 회로를 포함하는 기준 전압 발생기.
제45항에 있어서, 상기 제1 및 제2 카운팅 회로들 각각은,

직렬로 연결되고, 외부 리셋 신호에 응답하여 각각 리셋되고, 상기 전압 감소 신호 또는 상기 전압 증가 신호에 응답하여, 상기 제1 또는 제2 카운팅 신호의 비트들을 각각 출력하는 복수의 플립-플롭들; 및

상기 제1 또는 제2 카운팅 신호의 비트들 중 일부에 응답하여, 카운팅 입력 신호를 출력하는 로직 회로를 포함하고,

상기 복수의 플립-플롭들 중 하나는 상기 전압 감소 신호 또는 상기 전압 증가 신호에 응답하여 상기 카운팅 입력 신호를 수신하고, 수신된 상기 카운팅 입력 신호를 상기 제1 또는 제2 카운팅 신호의 비트들 중 하나로서 출력하는 기준 전압 발생기.
제47항에 있어서,

상기 복수의 플립-플롭들 각각은 D 플립-플롭을 포함하는 기준 전압 발생기.
제47항에 있어서, 상기 로직 회로는,

상기 제1 또는 제2 카운팅 신호의 비트들 중 일부를 각각 반전시키고, 반전된 신호들을 각각 출력하는 복수의 인버터들; 및

상기 반전된 신호들에 응답하여, 상기 카운팅 입력 신호를 출력하는 AND 게이트를 포함하는 기준 전압 발생기.
제39항에 있어서, 상기 리셋 제어부는,

상기 샘플링 클록 신호에 응답하여 상기 전압 감소 신호를 수신하고, 제1 내부 리셋 신호를 출력하는 제1 리셋 회로;

상기 샘플링 클록 신호에 응답하여 상기 전압 증가 신호를 수신하고, 제2 내부 리셋 신호를 출력하는 제2 리셋 회로; 및

상기 제1 내부 리셋 신호와 상기 제2 내부 리셋 신호에 응답하여, 상기 리셋 제어 신호를 출력하는 출력 로직 회로를 포함하는 기준 전압 발생기.
제50항에 있어서, 상기 제1 및 제2 리셋 회로들 각각은,

직렬로 연결되고, 외부 리셋 신호에 응답하여 각각 리셋되고, 상기 샘플링 클록 신호에 응답하여 제1 출력 신호들을 각각 출력하는 제1 플립-플롭들;

직렬로 연결되고, 외부 리셋 신호에 응답하여 각각 리셋되고, 상기 샘플링 클록 신호에 응답하여 제2 출력 신호들을 각각 출력하는 제2 플립-플롭들; 및

상기 제1 출력 신호들 중 하나, 상기 제2 출력 신호들 중 하나, 및 상기 외부 리셋 신호에 응답하여, 상기 제1 또는 제2 내부 리셋 신호를 출력하는 로직 회로를 포함하고,

상기 제1 플립-플롭들 중 하나는 상기 샘플링 클록 신호에 응답하여, 상기 전압 감소 신호 또는 상기 전압 증가 신호를 수신하고, 상기 제2 플립-플롭들 중 하나는 상기 샘플링 클록 신호에 응답하여, 상기 제1 출력 신호들 중 하나를 수신하고,

상기 제1 플립-플롭의 수는 상기 제2 플립-플롭의 수보다 더 큰 기준 전압 발생기.
제51항에 있어서,

상기 제3 설정 시간은 상기 제2 플립-플롭의 수에 의해 결정되는 기준 전압 발생기.
제51항에 있어서, 상기 로직 회로는,

상기 제2 출력 신호들 중 하나를 반전시키고, 반전 신호를 출력하는 인버터;

상기 제1 출력 신호들 중 하나와 상기 반전 신호를 로직 연산하고, 그 연산 결과에 따라 로직 신호를 출력하는 AND 게이트; 및

상기 로직 신호와 상기 외부 리셋 신호를 로직 연산하고, 그 연산 결과에 따라 상기 제1 또는 제2 내부 리셋 신호를 출력하는 XOR 게이트를 포함하는 기준 전압 발생기.
제50항에 있어서,

상기 출력 로직 회로는 상기 제1 내부 리셋 신호와 상기 제2 내부 리셋 신호를 로직 연산하고, 그 연산 결과에 따라 상기 리셋 제어 신호를 출력하는 AND 게이트를 포함하는 기준 전압 발생기.
외부 전압에 기초하여, 입력 기준 전압과 바이어스 전류를 발생하는 단계;

상기 입력 기준 전압과 상기 바이어스 전류에 기초하여 출력 기준 전압을 발생하는 단계;

샘플링 클록 신호에 동기하여, 상기 출력 기준 전압을 제1 전압과 제2 전압에 각각 비교하고, 그 비교 결과에 따라 제1 및 제2 제어 신호들을 출력하는 단계;

상기 샘플링 클록 신호의 제1 설정된 수의 클록 사이클 동안, 상기 제1 또는 제2 제어 신호가 설정된 로직 레벨로 유지될 때, 전압 감소 신호 또는 전압 증가 신호를 토글시키는 단계;

상기 전압 감소 신호 또는 상기 전압 증가 신호의 토글 횟수를 카운팅하고, 그 카운팅 값을 누적시켜, 제1 또는 제2 카운팅 신호를 출력하는 단계;

상기 제1 또는 제2 카운팅 신호에 응답하여, 상기 출력 기준 전압을 변경하는 단계;

상기 전압 감소 신호 또는 상기 전압 증가 신호가 토글한 시점으로부터 상기 샘플링 클록 신호의 제2 설정된 수의 클록 사이클 이 후, 리셋 제어 신호를 발생하는 단계; 및

상기 리셋 제어 신호가 발생된 후, 상기 토글 단계, 상기 제1 또는 제2 카운팅 신호의 출력 단계, 상기 변경 단계, 및 상기 리셋 제어 신호의 발생 단계를 반복하는 단계를 포함하는 기준 전압 발생 방법.
제55항에 있어서,

상기 제1 또는 제2 카운팅 신호의 출력 단계에서, 상기 전압 감소 신호의 토글 횟수가 증가할 때, 상기 제1 카운팅 신호의 비트 값이 감소하고, 상기 전압 증가 신호의 토글 횟수가 증가할 때, 상기 제2 카운팅 신호의 비트 값이 증가하고,

상기 출력 기준 전압의 변경 단계에서, 상기 제1 카운팅 신호의 비트 값이 감소할 때, 상기 출력 기준 전압이 감소하고, 상기 제2 카운팅 신호의 비트 값이 증가할 때, 상기 출력 기준 전압이 증가하는 기준 전압 발생 방법.