KR100787789B1 - 신호의 디지털 표시를 생성하는 방법 및 장치 - Google Patents

신호의 디지털 표시를 생성하는 방법 및 장치 Download PDF

Info

Publication number
KR100787789B1
KR100787789B1 KR1020027017502A KR20027017502A KR100787789B1 KR 100787789 B1 KR100787789 B1 KR 100787789B1 KR 1020027017502 A KR1020027017502 A KR 1020027017502A KR 20027017502 A KR20027017502 A KR 20027017502A KR 100787789 B1 KR100787789 B1 KR 100787789B1
Authority
KR
South Korea
Prior art keywords
signal
digital
sampling
threshold level
predetermined threshold
Prior art date
Application number
KR1020027017502A
Other languages
English (en)
Other versions
KR20030043796A (ko
Inventor
세리나 엔더슨 발렌티네
에드라인 신 코피
말틴 존슨
로빈 존스
Original Assignee
키네티큐 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 키네티큐 리미티드 filed Critical 키네티큐 리미티드
Publication of KR20030043796A publication Critical patent/KR20030043796A/ko
Application granted granted Critical
Publication of KR100787789B1 publication Critical patent/KR100787789B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Electrophonic Musical Instruments (AREA)
  • Arrangements For Transmission Of Measured Signals (AREA)

Abstract

신호 자체에 적응되는 신호(10)의 디지털 표시를 생성하기 위한 장치가 제공된다. 아날로그-디지털 변환기(2)와 같은 일정한 레이트의 샘플링 수단은 일정한 레이트로 신호(10)를 샘플링하며, 신호의 제 1 디지털 표시(12)를 생성한다. 변환 수단(14)은 제 1 디지털 표시(12)에 응답하며, 신호의 전개에 기초하여 제 2 디지털 표시를 생성한다. 상기 변환 수단은 미리 결정된 문턱 레벨이 교차되었을 때를 결정하며, 미리 결정된 문턱 레벨 교차들 사이의 시간 간격을 측정할 수 있다. 상기 변환 수단(14)은 논리 장치 및 타이머 계수기를 포함할 수 있으며, 샘플링 수단을 구동시키는 동일한 클럭(6)으로부터의 클럭 신호(16)에서 실행된다. 변환 수단(14)을 부가함으로써 신호(10)를 적응성으로 샘플링하기 위해 종래의 ADC(2)를 적응시키는 방법은 ADC(2)이 제공되는 것과 동일한 클럭(6)을 실행한다.
신호의 디지털 표시, 아날로그-디지털 변환기, 샘플링 수단, 변환 수단, 신호의 전개, 문턱 레벨, 레벨 교차

Description

신호의 디지털 표시를 생성하는 방법 및 장치{Method and apparatus of producing a digital depiction of a signal}
본 발명은 신호의 디지털 표시(depiction)를 생성하는 방법 및 장치에 관한 것으로서, 특히 적응형 디지털 표시를 생성하기 위한 방법 및 장치에 관한 것이다.
종래의 아날로그-디지털 변환기들(ADCs)은 이미 알려져 있다. 이러한 변환기들은 아날로그 입력 신호가 입력 신호의 디지털 표시로 변환되도록 한다.
여러 형태의 ADC 가 알려져 있다. 이들 중 아마도 가장 간단한 것은, 출력이 제로 볼트의 기준 전압에 교차할 때 출력이 논리 제로에서 논리 일로 변경되는 제로 교차 판별기(zero crossing discriminator)일 수 있다. 더 복잡한 ADC는, 각각 그 자체의 기준 전압을 갖는 다수의 문턱값 교차 판별기이며, 인접한 기준 전압은 공통적인 양만큼 격리되거나 또는 동등한 효과를 얻기 위해 일부 다른 수단을 갖게 된다. 예를 들면, 2진 코드로서 표현된 16 개의 판별기의 출력들은, 입력 전압이 두 개의 특정 기준 전압 사이의 어딘가에 놓임을 나타낼 수 있다. 그러나, 입력에서 잡음의 양이 상당하므로, 입력 신호는 변환 프로세스 동안에 정적인 것으로 생각될 수 없으며, 출력 디지털 표시가 빨리 변동하게 하며 거의 불명확하게 한다. 이러한 문제점을 해결하기 위해, 입력 신호는 "트랙 및 홀드(track and hold)" 회로를 이용하여 유지되며 "홀드 상태" 동안에 결과적인 명확한 출력 디지털 표시가 동일하게 배치된 시간 간격으로 발생되는 샘플 펄스에 의해 레지스터로 랫치(latch)된다.
입력 아날로그 신호가 미리 결정된 일정한 레이트로 주기적으로 샘플링되며 디지털 표시로 변환되는 아날로그-디지털 변환은 표준이다. 높은 주파수 성분들을 갖는 아날로그 신호를 변환하기 위해, 더 높은 샘플링 레이트가 사용되어야 하며, 이는 출력 디지털 정보의 양을 증가시킨다. 또 다른 높은 샘플링 레이트는, 상대적으로 낮은 주파수를 갖는 아날로그 입력의 섹션에 대해 불필요한 디지털 정보의 양을 증가시킨다. 높고 낮은 주파수 성분을 갖는 아날로그 신호에 대해서, 높은 주파수 성분이 정확히 식별될 수 없으므로 낮은 샘플링 레이트는 적당하지 않다. 종래에는 규칙적인 샘플링 레이트를 선택하는 것은 이미 알려진 나이키스트 샘플링 기준(Nyquist sampling criteria)에 따른 것으로서, 즉 샘플링 레이트는 신호의 최대 주파수 성분의 두배 이상이 되어야 한다.
일정한 레이트로 샘플링하는 것에 대한 대안은 국제 특허 출원 제PCT/US98/27592호에 기술되어 있다. 미리 결정된 문턱 레벨을 초과하는 양으로 진폭에서 입력 신호가 변경될 때, 진폭의 변경, 극성 변경 및 이러한 변경에 대해서 경과 시간에 대한 정보를 포함하는 디지털 메시지가 출력된다. 따라서, 샘플들은 신호 자체가 미리 결정된 양만큼 변경될 때에만 취해지며 그러한 샘플링 레이트는 신호 자체에 의해 결정된다. 이것은 적응형 샘플링 기술의 일 예이다. 이 명세서에서 사용된 용어 "적응형(adaptive)"은 샘플링 시스템을 표시하는데 사용되며, 여기서 디지털 출력의 발생은 신호의 전개(evolution)에 기초한다.
또한, PCT/US98/27592호에 기술된 시스템은 피드백을 요구하는 시스템이다. 문턱 레벨의 교차는 상기 장치의 레벨이 리셋되게 한다. 레벨 변경에 대한 이러한 요구는 시스템이 종래의 ADC와 같은 시스템을 통한 흐름과 비교하여 원천적으로 느리다는 것을 의미한다.
미국 특허 제 4,680,797 호는, 신호 내의 어떤 중요 포인트들을 결정하고 키 포인트들 사이의 벡터들을 결정하고 이들 벡터들을 전송하는 음성의 보안 통신을 위한 코더를 기술한다. 바라수브라마니안 케이 등의 논문(기구 및 측정 기술 회의의 회보들의 1995년 4월 23-26, 아이엠티씨/95 왈탐마. 1995 IEEE 기구 및 측정 기술 회의 "최적 샘플링된 데이터 선택, 전송 및 재구성을 위한 새로운 방법 : 제안(A Novel Method for Optimal Sampled Data Selection, Transmission and Reconstruction: A Proposal)")은, 신호 내의 키 포인트들을 식별하고 이들 포인트들에서만 샘플들을 전송하는 시스템을 유사하게 개시한다. 그러나, 이들 두 시스템들은 키 또는 중요 포인트들을 결정하기 위해 신호의 분석을 요구한다.
호나리 비 등 : "음성 파형들의 효과적인 인코딩에 적용되는 적응적-레이트 샘플링(Adaptive-Rate Sampling Applied to the Efficient Encoding of Speech Waveforms)" 원격 통신에 관한 국제 회의, 욜크, 1989년 4월 2-5, 런던 IEE, 볼륨. CONF 2, 1989년 4월 2일, 페이지 352-357은 신호가 분석되고, 이 분석에 기초하여 샘플링 레이트가 정확한 샘플링에 따라 변화되는 시스템을 개시한다. 그러나 결과 신호는 복잡하고 신호의 대역폭은 빨리 평가될 필요가 있다.
그러므로, 본 발명의 목적은 적응성이 있으며 전술된 단점들의 적어도 일부를 경감시키는 신호의 디지털 표시를 생성하기 위한 방법 및 장치를 제공하는 것이다.
그러므로, 본 발명에 따라서 클럭에 의해 결정된 일정한 레이트로 신호를 샘플링하며 각각의 샘플링 시간에서 신호 진폭에 대한 정보를 포함하는 제 1 디지털 표시를 제공하기 위한 샘플링 수단과, 제 1 디지털 표시에 응답하여 제 2 디지털 표시를 생성하기 위한 변환 수단을 포함하는 신호의 디지털 표시를 생성하기 위한 장치가 제공되며, 여기서 상기 변환 수단은 상기 신호가 어떤 문턱 양만큼 진폭이 변경되었는지를 결정하고 상기 신호가 상기 양만큼 변경하기 위한 경과 시간을 결정하고 상기 신호가 미리 결정된 양만큼 변경되기 위한 상기 경과 시간에 기초하여 제 2 디지털 표시를 생성할 수 있으며, 상기 샘플링 레이트가 상기 신호가 연속적인 샘플들 사이에서 상기 미리 결정된 양 보다 작게 변하도록 설정되는 것을 특징으로 한다.
이것은, 제 1 디지털 표시에 의해 표시되는 신호의 전개가 어떤 적응된 표시가 출력되는지를 결정하기 위해 사용되는 적응 샘플의 일례이다.
제 2 디지털 표시를 생성하기 위해 신호 자체의 전개를 이용함으로써, 제 2 디지털 신호의 출력은 제 1 디지털 표시에 비해서 상당히 낮게 될 수 있다. 예를 들어 신호의 변경 레이트가 낮을 때, 그 사실은 제 1 디지털 표시보다 적은 정보를 갖는 더 간결한 디지털 표시를 생성하는데 사용될 수 있다. 제 1 디지털 표시는 일정한 레이트로 샘플링되며, 따라서 신호의 낮은 주파수 성분을 과도하게 샘플링하지만 제 2 디지털 표시는 이것을 피할 수 있다.
또한 제 2 디지털 표시는, 특별한 응용에 대해서 더 적합한 형태로 신호에 대한 정보를 나타낼 수 있다. 예를 들어, 파형 매칭 응용에서 상이한 시간 스케일로 전개하는 유사한 파형들을 매칭시키는 것이 바람직하다. 연속해서 샘플링된 제 1 디지털 표시는 샘플링 프로세스에 일시적으로 의존하지만, 제 2 디지털 표시는 신호의 전개를 이용하여 이것을 피할 수 있다.
더욱이, 제 1 디지털 표시를 생성하기 위해 일정한 레이트로 샘플링 수단을 이용함으로써, 고속의 성분들 및 종래의 디지털 샘플링 기술이 사용될 수 있으며, 샘플링의 적응 부분이 디지털 방식으로 수행될 수 있다.
바람직하게는 제 2 디지털 표시는 디지털 표현이다. 본 명세서 전체를 통해서 사용되는 용어 '디지털 표시(digital depiction)'는, 신호에 대한 정보를 포함하는 임의의 디지털 출력을 의미하는 것으로 한다. 그러나 용어 '디지털 표현(digital representation)'은, 임의의 예비 프로세싱을 필요로 하지 않고, 디지털-아날로그 변환기와 같은 적당한 재구성기에 상기 표시를 직접 공급함으로써 신호가 재생될 수 있는 방식으로 신호를 디지털로 기재하는 표현을 의미하는 것으로 한다. 예를 들어 PCT/US98/27592호에서 생성된 디지털 메시지는 이전 프로세싱을 요구하며, 따라서 디지털 표현을 구성하지 않는다.
종래의 일 실시예에서, 변환 수단은, 신호가 미리 결정된 문턱 레벨을 교차하였음을 결정할 수 있으며 제 1 미리 결정된 문턱 레벨과 제 2 미리 결정된 문턱 레벨의 교차 사이의 시간 간격을 결정할 수 있으며, 신호의 제 2 디지털 표시를 생성할 수 있다. 편리하게는 변환 수단은, 미리 결정된 문턱 레벨 교차들 사이의 시간 간격을 결정하기 위해 클럭 신호의 사이클 수를 계수하기 위한 타이머 계수기 수단을 포함한다.
신호 교차 선정 문턱 레벨들 사이의 시간 간격을 측정함으로써 신호의 변경 레이트는 샘플들이 취해지는 때를 결정하는데 사용된다. 예를들어 상기 신호가 느리게 변경되고 있을 때 용장 샘플링(redundant sampling)이 없으며, 단순히 더 긴 간격이 기록된다. 이것은 제 1 디지털 표시보다 훨씬 적은 디지털 출력을 갖는 제 2 디지털 표시를 유도한다.
상기 샘플링 수단은 클럭에 의해 결정된 일정한 레이트로 샘플들을 취한다. 샘플링 수단의 출력은, 신호 중 어떤 진폭이 샘플링되는 시간에 놓이는지에 대한 측정을 제공한다. 변환 수단은 제 1 디지털 표시를 바라보며 그 신호로부터 미리 결정된 문턱 레벨이 언제 교차되었는지 그리고 변환 수단이 여러 미리 결정된 문턱 레벨이 교차되었음을 결정할 때까지 시간 간격을 타이밍하는 것을 시작한다.
신호가 미리 결정된 문턱 레벨을 교차한 시간은 정확히 알려지지 않게 된다. 그러나 시간 간격들은 레벨 교차들 사이에서 발생되는 클럭의 사이클 수를 계수함으로써 디지털로 측정된다. 이러한 프로세스는 원천적으로 클럭 사이클들 사이의 시간과 같은 간격의 측정에서 최대 에러를 포함한다. 상기 간격 측정에서의 에러는 미리 결정된 문턱값이 교차되었을 때를 결정하는데 따른 임의의 에러를 능가한다. 이러한 에러로 인해서, 미리 결정된 문턱 레벨이 정확히 교차될 때를 아는 것은 불필요하다.
바람직하게는 샘플링 수단 및 변환 수단을 구동하는 클럭 신호는 동일 클럭으로부터 유도된다. 샘플링 수단 및 변환 수단을 구동하기 위해 동일 클럭으로부터 유도된 신호를 이용하는 것은, 전체적으로 독립적인 클럭 신호들을 이용하는 것에 비해서 시스템의 에러를 감소시키는 클럭들이 비동기화되므로 에러가 도입되지 않도록 한다. 독립적인 클럭 신호들이 샘플링 수단 및 변환 수단에 사용되면, 변환기 수단의 클럭 신호는 바람직하게는 샘플링 수단의 클럭 신호보다 더 빠르다. 클럭 신호들이 동일 클럭으로부터 유도되는 반면에, 클럭 신호들은 바람직하게는 동일 레이트로 구동된다. 그러나, 이것은 시스템이 설정되는 방법에 따라서 1 또는 0의 최소 간격 표시를 제공하게 된다. 최소의 간격에 대해서 여러 수가 요구되면, 변환 수단의 클럭은 K 요소 만큼 더 빠르게될 수 있으며, 여기서 K는 최소 간격에 대한 소정의 수이다.
바람직하게는 샘플링 수단은 아날로그-디지털 변환기를 포함한다. 빠른 ADC는 쉽게 얻을 수 있다. 편리하게는 사용되는 ADC는 샘플링된 플래시 ADC일 수 있다.
바람직하게는 샘플링 수단은 입력 신호의 변화의 가장 빠른 레이트를 제한하기 위해 사용되는 안티 알리아싱 필터(anti aliasing filter)를 포함한다.
편리하게는 상기 변환 수단은 논리 게이트 장치를 포함한다. 아마도, 상기 변환 수단은 적당히 프로그래밍된 필드 프로그래머블 게이트 어레이(Field Programmable Gate Array; FPGA) 또는 응용 주문형 집적 회로(Application Specific Integrated Circuit; ASIC)를 포함하게 된다.
제 2 디지털 표시는 미리 결정된 문턱 레벨 교차들 사이에서 경과된 시간에 관한 정보로 이루어질 수 있다. 유리하게는 상기 정보 수단은, 신호가 어느 방향으로 미리 결정된 문턱 레벨을 교차하였는지를 결정하기 위한 수단을 포함할 수 있으며, 제 2 디지털 표시는 신호가 UP 또는 DOWN, 어느 방향으로 미리 결정된 문턱 레벨을 교차하였는지를 표시하기 위해 UP/DOWN 디지털 출력 신호를 포함한다.
본 발명의 제 2 특징에서, 신호의 디지털 표시를 생성하는 방법이 제공되고, 상기 방법은 각각의 샘플링 시간에서 출력의 진폭에 대한 정보를 갖는 제 1 디지털 표시 제공하기 위해 제 1 클럭 신호에 의해 결정되는 일정한 레이트로 신호를 샘플링하는 단계를 포함하고,
상기 신호가 임의의 문턱 양만큼 진폭에서 변경되었을 때를 결정하기 위해 상기 제 1 디지털 표시를 모니터링하는 단계; 및
상기 신호가 상기 양만큼 변하기 위해 경과된 시간을 결정하고, 상기 신호가 미리 결정된 양만큼 변하기 위한 상기 경과된 시간에 기초하여 제 2 디지털 표시를 생성하는 단계를 더 포함하고,
상기 신호 샘플링 단계는 연속적인 샘플들 사이에서 상기 미리 결정된 양보다 적게 상기 신호가 변하도록 설정되는 레이트에서 상기 신호를 샘플링하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는 제 2 디지털 표시는 디지털 표현이다.
하나의 특정 실시예에서 상기 방법은, 미리 결정된 문턱 레벨이 교차되었을 때를 결정하는 단계, 제 1 미리 결정된 문턱 레벨을 교차하고 제 2 클럭 신호를 이용하여 제 2 상이한 미리 결정된 문턱 레벨을 교차하는 신호 사이의 경과된 시간 간격을 결정하는 단계, 및 신호의 제 2 디지털 표시를 제공하는 단계를 포함한다.
바람직하게는 신호를 샘플링하는 레이트는 충분하여, 상기 신호가 연속되는 샘플들 사이의 하나 이상의 미리 결정된 문턱 레벨을 교차하지 않게 된다. 이것은 디지털 표현이 생성되어야 할 때 중요하다.
편리하게는 상기 방법은 신호가 미리 결정된 문턱 레벨을 교차할 때 신호의 변화 방향을 결정하는 단계, 및 제 2 디지털 표시에서 UP 또는 DOWN의 변화 방향의 디지털 출력을 제공하는 단계를 포함한다.
바람직하게는 제 2 클럭 신호는 제 1 클럭 신호와 같은 클럭으로부터 유도된다. 편리하게는 제 1 및 제 2 클럭 신호들은 동일 레이트로 구동된다. 그보다는 덜 바람직한 대체 예로서, 제 1 및 제 2 클럭 신호는 상이한 클럭들로부터 유도되는데 이 경우에 제 2 클럭 신호는 유리하게는 제 1 클럭 신호보다 더 빨리 구동한다.
본 발명은 기존의 종래 ADC에 적용될 수 있어서, 적응형 샘플링이 허용된다. 그러므로, 본 발명의 제 3 특징에서 다음의 단계를 포함하는 적응형 샘플링을 수행하기 위해 일정한 샘플링 레이트 ADC를 적응시키는 방법이 제공되는데, 상기 방법은, 클럭 신호에 응답하여 일정한 레이트로 신호를 샘플링하는 아날로그-디지털 변환기를 취하는 단계, 및 아날로그-디지털 변환기의 출력을 변환 수단에 도입하는 단계를 포함하며, 상기 변환 수단은 아날로그-디지털 변환기의 출력에 응답하며, 상기 신호가 어떤 문턱 양만큼 진폭에서 언제 변경되는지를 결정하고, 상기 신호가 상기 양만큼 변경되기 위한 경과 시간을 결정하고, 상기 신호가 미리 결정된 양만큼 변경되기 위한 상기 경과 시간에 기초하여 제 2 디지털 표시를 생성할 수 있으며, 연속적인 샘플들 사이에서 상기 미리 결정된 양보다 작게 상기 신호가 변하도록 상기 샘플링 레이트가 설정되는 것을 특징으로 한다.
삭제
삭제
삭제
바람직하게는 제 2 디지털 표시는 디지털 표현이다.
하나의 예에서, 변환 수단은 미리 결정된 문턱 레벨이 신호에 의해 교차되는 때를 판단할 수 있으며, 상기 교차 및 다른 미리 결정된 문턱 레벨의 신호 교차 사이의 경과된 시간을 결정할 수 있으며, 신호의 디지털 표시를 생성할 수 있다.
편리하게는 상기 방법은, 아날로그-디지털 변환의 샘플링 레이트를 제어하는 동일 클럭으로부터 변환 수단에 클럭 신호를 제공하는 단계를 포함한다.
바람직하게는 상기 변환 수단은 논리 게이트의 구성을 포함한다. 편리하게는 상기 변환 수단은 타이머 계수기를 포함한다.
바람직하게는 아날로그-디지털 변환 수단의 샘플링 레이트는, 상기 신호가 연속되는 샘플들 사이의 단지 하나의 미리 결정된 문턱 레벨을 교차하도록 적응된다.
본 발명은 다음 도면들을 참조하여 예로서 더 상세히 설명된다.
도 1a는 신호가 고정된 시간 간격으로 샘플링되는 종래의 아날로그-디지털 샘플링 프로세스를 도시한 도면.
도 1b는 신호들이 매우 과도하게 샘플링된 종래의 샘플링 프로세스를 도시하는 도면.
도 2는 본 발명의 실시예의 블록도를 도시하는 도면.
도 3은 아날로그-디지털 변환기의 최대 진폭에서 대역이 제한된 입력 신호를 도시하는 도면.
도 4는 신호가 미리 결정된 문턱 레벨을 교차했을 때를 결정하며 미리 결정된 문턱 레벨 교차들 사이에서 경과된 시간을 측정하기 위한 논리 장치를 도시하는 도면.
종래의 ADC에서 입력 아날로그 시스템은 고정된 레이트로 샘플링되며, 이어서 샘플들은 원래의 신호의 디지털 표시(실제로 디지털 표현인)를 제공하기 위해 변환된다. 이러한 샘플링 프로세스는 도 1에 도시된다. 그러므로 높은 주파수 성분을 갖는 아날로그 신호들을 변환하기 위해 비교적 짧은 샘플링 기간, Δt가 사용되어야 한다. 그러나, 이것은 출력 디지털 코드의 레이트를 증가시킨다. 더욱이 높은 샘플링 레이트는 비교적 낮은 주파수를 갖는 아날로그 입력의 섹션을 위한 불필요한 디지털 코드의 양을 증가시킨다. 종래에는, 아날로그 신호중 가장 높은 주파수 성분이 알려지지 않으면 샘플링 주파수는 입력에 인가된 대역 제한 필터에 의해 결정되며 샘플링 주파수는 이러한 필터의 대역폭의 적어도 두배가 되어야 한다.
도 1a에서 샘플링은 나이키스트 기준에 의해 결정된 최소의 샘플링 레이트 보다 약간 큰 레이트로 발생된다. 상기 신호는 샘플들 사이에서 ADC의 많은 레벨을 교차할 수 있다는 것을 알 수 있다. 도 1b는 신호가 매우 과도하게 샘플링되는 종래의 샘플링 프로세스를 도시하는 것으로서, 상기 샘플링 레이트는 나이키스트 기준에 의해 결정되는 최소의 레이트 보다 훨씬 크다. ADC가 여러 시간, t1,...tn에 샘플링하는 것을 알 수 있다. ADC는 레벨 N0,...Nm으로서 도시되는 일정한 수의 상이한 문턱 전압들을 갖는다. 각각의 샘플링 시간에 ADC의 판독은 그 시간에 신호 진폭이 임의의 두개의 특정 레벨 사이에 있음을 표시한다. 각각의 레벨은 고정된 양, ΔV 만큼 인접 레벨로부터 분리된다.
그러므로 ADC로부터 출력된 디지털 표시는 샘플이 취해진 시간들 사이에서 어떤 전압 레벨의 신호가 존재하였는지를 디지털로 표시하게 된다. 각각의 샘플이 고정된 양만큼 시간이 분리됨에 따라서 이러한 정보는 신호를 재구성하기 위해 사용될 수 있다.
그러나 본 발명에서 신호 자체가, 고정된 레이트로 샘플을 단순히 취하는 것 보다는, 샘플들이 취해져야 할 때를 결정하는데 사용된다는 것을 알 수 있다. 또한 종래의 ADC에 의해 생성되는 디지털 표시가 바로 신호의 디지털 표시이므로, 이러한 디지털 표시는 적응 샘플에 대한 기초로서 사용될 수 있다.
도 2는 본 발명의 일 실시예를 개략적으로 도시한 도면이다. 종래의 ADC(2)는 제 1 클럭 신호에 의해 구동되는 일정한 레이트로 샘플링된다. 또한 ADC는, ADC로 통과될 수 있는, 입력 신호(10)의 최대 주파수를 정의하기 위해, 안티-알리아싱 필터(8)를 갖는다. ADC는 입력 신호(10)를 샘플링하며 제 1 디지털 표시(12)를 생성한다. 이제까지 기술된 장치는 종래의 장치이다.
그러나, 상기 장치는 또한 논리 장치(14)를 포함한다. 이러한 논리 장치는 제 1 디지털 표시(12)에 응답하며 미리 결정된 문턱 레벨이 교차된 시간을 결정한다. 또한 논리 장치는 타이머 계수기를 포함한다.
도 1b를 참조하면, 상기 도면에 도시된 신호에 있어서, ADC에 의해 출력된 디지털 표시는 단순히 상기 신호가 샘플링이 생성될 때 존재했던 레벨의 디지털 시퀀스로서 생각될 수 있다. 이것은 이러한 경우에 N1, N1, N2, N2, N2, N3, N3, N2, N1으로서 표시될 수 있다.
샘플링 기간 t2 및 샘플링 기간 t3 사이에서 ADC로부터의 레벨 출력은 N1에서 N2로 변경됨을 알 수 있다. 이것은, 신호가 레벨 N2인 미리 결정된 문턱 레벨을 교차함을 표시하는데 사용될 수 있다. ADC의 출력이 디지털 코드이므로 각각의 레벨은 수로 표시된다. 그러므로 임의의 하나의 샘플 시간을 취하고 이전 시간에 출력을 감산하는 것은 미리 결정된 문턱 레벨이 교차되었는지 여부를 나타낸다. 이러한 간단한 예에서 결과는 레벨 교차가 없을 때 제로가 되지만 단일 레벨이 교차되었을 때는 +1 또는 -1이 된다.
도 2를 참조하면, 논리 장치(14)가 미리 결정된 문턱 레벨이 교차되었음을 결정할 때, 논리 장치는 다른 레벨 교차가 발생할 때까지 간격을 타이밍하는 것을 시작한다. 논리 장치(14)는 클럭(6)으로부터 제 2 클럭 신호(16)의 클럭 사이클의 수를 계수한다.
이어서 도 1b에 도시된 예에서 시간 기간 t5 및 t6 사이에서 ADC에 의해 출력된 레벨이 N2로부터 N3로 다시 변경되는 것을 알 수 있다. 또 다시 논리 장치(14)는 이러한 변경을 결정한다. 논리 장치는 제 2 클럭 신호(16)의 사이클의 특정 수를 계수하여 이러한 수를 교차 레벨 N1 및 N2 사이의 간격의 표시로서 출력하게 된다. 또한 타이머 계수기는 다음 시간 간격에 대해서 계수를 시작하도록 리셋된다.
또한 레벨을 교차하는 방향이 결정될 수 있으며 제 2 디지털 표시의 일부가 될 수 있다. 도 1을 되돌아 보면 이전 샘플의 레벨에서 현재 샘플 포인트의 레벨을 감산하는 동작은, 하나의 레벨이 교차되었으며 그 신호가 상향으로 교차되었음을 표시하는 시간 기간 t3에서 +1일 것이다. 시간 기간 t4에서 그 결과는 제로로서 이는 어떤 레벨도 교차되지 않았음을 표시한다. 그러나 시간 기간 t9에서 동일 동작은 하나의 레벨이 교차되었으며 상기 신호가 하향으로 이동하고 있었음을 표시하는 결과로서 -1을 제공하게 된다.
레벨 교차의 방향에 대한 정보는 상기 장치에 의해 출력된 제 2 디지털 표시의 일부로서 포함될 수 있다.
관심있는 미리 결정된 문턱 레벨들은 ADC의 하나의 레벨 보다 많을 수 있으며 따라서 상기 논리가 구성된다. 예를 들어, 상기 관심있는 미리 결정된 문턱 레벨이 Δ2가 떨어져 있으며 상기 논리 장치는 상기 관심있는 미리 결정된 문턱 레벨이 교차된 때를 결정할 수 있지만 관심있는 문턱 레벨이 아닌 ADC 레벨의 교차를 무시하는 것이 가능해야 한다. 도 1b에서 레벨 N1 및 N3가 관심있는 문턱 레벨이면(N2 는 아님), 상기 논리는 레벨 N1로부터 레벨 N2로의 교차가 미리 결정된 문턱 레벨 교차를 표시하지 않지만 레벨 N2로부터 N3로의 교차는 미리 결정된 문턱 레벨 교차를 표시하는 것을 결정할 수 있어야 한다. 당업자라면 그러한 결과, 예를들면 미리 결정된 관심있는 문턱 레벨에서의 값이 논리 장치에 저장되며 그러한 레벨과 현재 샘플링된 레벨 사이의 차이가 ±2가 되었을 때 까지는 또 다른 미리 결정된 문턱 레벨이 검출되지 않는 결과를 얻는 방법을 잘 알수 있다.
또한 상기 논리 장치는, 바람직하게는 하나의 간격이 특별히 미리 결정된 관심있는 문턱 레벨이 교차되지만 관심있는 차 레벨이 교차될 때까지 정지되지 않도록 시간이 결정되기 시작하도록 적응된다. 따라서 ADC의 모든 레벨이 미리 결정된 문턱 레벨이 되며, 논리 장치는 신호가 레벨 N2로부터 레벨 N3로 교차됨에 따라서 시간 t6에서 미리 결정된 문턱 교차를 검출하게 된다. 그러나 신호가 레벨 N2로부터 레벨 N1까지 교차하는 시간 t9까지는 간격을 타이밍하는 것을 정지하지 않는다. 따라서 상기 시스템은 동일 문턱 레벨 N2를 재-교차하는 신호를 무시하게 된다.
이에 대한 이유는, 실제로 입력 신호가 거의 확실하게 상당량의 잡음을 가지기 때문이다. 이러한 잡음은 결국 필터에 의해 허용되는 더 빠른 변경 레이트로 신호를 변경시키게 된다. 그러므로 잡음 신호에 대해서, 신호는 일반적으로 빠른 레이트로 연속해서 여러 차례로 동일 문턱 레벨을 교차 및 재-교차하며 여기서 '참' 신호는 실제로는 한번 교차된다. 그러므로 다수의 오 판독이 획득되는 것을 회피하기 위해 시스템은 상이한 미리 결정된 문턱 레벨이 교차될 때 하나의 간격만을 등록한다.
도 1b를 다시 참조하면 특별한 미리 결정된 문턱 교차가 생성되는 절대 시간이 정확히 측정되지 않음을 알 수 있다. 따라서 제 1 디지털 표시로부터 취해지는 레벨 교차의 표시는 단지 근사치일 뿐이다.
그러므로 어떤 최소치 이상으로 샘플링 주파수에 비례하며 ΔV에 의존하는 시간 간격의 측정으로 유도된 에러가 존재한다. 그러나 레벨 교차들 사이의 시간 간격의 측정은 레벨 교차들 사이의 클럭 신호의 사이클의 수를 계수함으로써 디지털로 수행된다. 이러한 프로세스는 원천적으로 간격 타이머의 하나의 클럭 사이클과 같은 에러를 유도한다.
상기 간격 측정의 이러한 에러는 미리 결정된 문턱 레벨이 교차될 때를 정확히 검출하지 않으므로 유도된 에러보다 우위에 있게 되어 미리 결정된 문턱 레벨이 교차된 때를 정확히 아는 것이 필요하지 않다. 유용한 제 2 디지털 표시를 생성하기 위해, 그리고 디지털 신호 표현을 생성하기 위해, 신호가 연속되는 샘플들 사이의 시간에서 하나 이상의 미리 결정된 문턱 레벨을 교차하지 않도록 하는 것이 중요하다. 그러므로 신호가 Δ2V를 이동시키는 시간에 시스템은 두개의 샘플을 취해야 하며 최소의 샘플링 주파수를 결정하는 것은 이러한 기준이다.
대부분의 ADC들은, ADC로 통과할 수 있는, 최대 또는 대역이 제한된 주파수 fb1을 정의하기 위해 입력 신호상에서 필터를 갖는다. ADC는 ΔV 만큼 분리된 N 레벨을 판별할 수 있으며, 따라서 최대 진폭은 NΔV가 된다.
도 3에 도시된 바와 같이 NΔV와 같은 진폭을 갖고 대역 제한 주파수에서의 사인 파 입력을 가정해 본다. 신호 변화에서 가장 빠른 것은 N/2 레벨을 교차하는 영역에 놓인다는 것을 알 수 있다. 그러므로 ΔV의 각각의 변화에서 적어도 하나의 샘플에 대해서 ADC는 S1의 시간 간격으로 또는 더 빨리 샘플링되어야 하는데, 여기서
S1 = sin-1(2/N)/(2πfb1) 이다.
그러므로 최소의 샘플링 주파수, fsam 은,
fsam = (2πfb1)/sin-1(2/N) 이다.
이러한 레이트로 샘플링하는 것은 각각의 레벨 교차가 검출되도록 보장해야 한다. 물론 모든 레벨의 ADC가 관심있는 문턱 레벨은 아니며 미리 결정된 세 개의 레벨의 문턱값 3ΔV가 요구되면 ADC가 동작을 필요로 하는 샘플링 레이트는 그에 대응해서 감소된다.
다시 도 2를 참조하면, 논리 수단은, 샘플링 ADC를 제어하기 위해 사용된 것과 동일한 클럭으로부터 유도되는 클럭 신호의 사이클을 계수함으로써 미리 결정된 문턱 레벨 교차들 간의 경과한 시간을 결정하게 된다. 그러므로 클럭(6)은 신호를 논리 장치에 제공하며 이 장치는 이어서 ADC(2)에 제 1 클럭 신호(4)를 제공한다. 두개의 클럭 신호가 동일 클럭으로부터 유도되도록 보장함으로써 상기 신호는 위상 고정될 수 있다. 이것은 상기 간격 측정이 시작되는 때와 상기 샘플이 실제로 취해지는 때의 차이로 인해서 에러가 유도되지 않도록 보장한다. 따라서 상기 에러는 계수기 클럭중 하나의 클럭 사이클과 동일하게 됨에 따라서 고정된다.
상이한 클럭 신호들이 사용되면, 두 개의 상이한 신호들 사이의 최적의 주파수가 에러를 상기 시스템에 유도하게 된다. 그러나 하나의 클럭 신호가 논리 장치의 타이머 계수기에 사용된다면, 상기 클럭 신호는 바람직하게는 상기 간격 측정에서 에러를 감소시키기 위해 ADC 보다 더 빠른 레이트로 실행되는 적당한 클럭 시스템으로부터 나올 수 있다.
전술된 시스템이 필터 디지털 표시를 생성하기 위해, 안티-알리아싱 필터를 요구할 수 있는 종래의 ADC를 사용하므로, 적응적 디지털 표시를 생성하기 위해 종래의 일정한 레이트의 샘플링을 수행하는 기존의 ADC를 적응하는 것이 가능하다.
도 2를 참조하면 기존의 ADC(12)는 ADC로부터 디지털 표시를 처리하기 위해 부가되는, 일부 논리(14)를 갖는다. 기존의 ADC 장치는 전술된 최소의 샘플링 주파수를 얻기에 충분히 ADC를 과도하게 샘플링하지 않게 된다.
그러므로 ADC는 상이한 클럭 신호를 이용하여 더 빨리 샘플링될 수 없거나 또는 상기 필터는 ADC로 통과될 수 있는 대역이 제한된 주파수를 감소하기 위해 필터링될 수 있다. 새로운 클럭 신호가 유도되어야 할 때 기존의 샘플링 클럭은 더 빠른 클럭으로 대체될 수 있는데 이 클럭은 또한 신호를 논리 장치(14)에 제공하기도 한다. 그 대신에 기존의 ADC 클럭은 그로부터 유도되는 더 빠른 신호와 함께 사용될 수 있다. 더 빠른 샘플링 신호를 ADC로 제공하는 것은 비교적 간단하며 복잡하고 값비싼 필터를 변경할 필요가 없게 된다. 또한, ADC가 해결할 수 있는 대역폭은 더 빠른 샘플링 레이트를 갖을 때 더 커진다. ADC가 증가된 샘플링 레이트를 해결할 수 없으면, 보통은 필터를 변경하기 보다는 ADC를 업그레이드하는 것이 더 쉽다. 그러나 ADC가 더 빨리 실행되지 않으며 교체되지 않을 때 충분히 과도한 샘플링을 획득하기 위해 ADC로 전달될 수 있는 최대의 주파수를 제한하는 것이 필요하게 된다. 이것은 기존의 필터를 교체 또는 변경시키거나 또는 또 다른 필터를 추가함으로써 수행될 수 있다. 이러한 실시예에서 ADC 클럭은 논리 장치를 제어하기 위해 이러한 신호를 사용할 수 있는 논리 장치에 라우팅될 수 있다.
도 4는 위에 설명된 적응형 샘플링을 구현하기에 적합한 시스템을 도시하며, 여기서 같은 구성요소들에는 같은 번호들이 주어진다. ADC(2)는 입력 신호(10)를 수신하고 제 1 디지털 표시(12)를 생성한다. 이것의 출력은 이전의 디지털 출력을 지연하는 지연 장치들(20,22)로 통과하여 감산기(24)가 논리(26)의 출력에서 차이를 통과시킬 수 있다. 이어서 논리(26)는 레벨 변경(28) 및 시간 간격(30)의 방향을 표시하는 출력을 생성한다.
당업자라면 ADC로부터 여러 형태의 출력이 존재함을 명백히 알 수 있다. 예를들어 상기 출력은 이진 코드, 이진 코딩된 십진수 또는 온도계 코딩일 수 있다. 사용되는 논리 장치는 당업자라면 잘 알수 있드시 사용되는 코딩에 따라서 달라지게 된다.
전술된 설명은 적응형 샘플링의 하나의 유용한 형태에 집중되지만 당업자라면 다른 방식이 가능함을 알 수 있다. 예를 들어 더 긴 과거의 신호 히스토리가 사용될 수 있는데, 즉, 교차된 것으로서 과거의 여러개의 미리 결정된 레벨에 대한 정보가 사용될 수 있다. 본 발명은 적응형 샘플링 중 임의의 한가지 형태에 제한되는 것으로 보아서는 안된다.

Claims (21)

  1. 신호(10)의 디지털 표시(digital depiction)를 생성하기 위한 장치로서:
    클럭(6)에 의해 결정된 일정한 레이트(rate)로 상기 신호를 샘플링하고, 각각의 샘플링 시간에서 신호 진폭에 관한 정보를 포함하는 제 1 디지털 표시(12)를 제공하기 위한 샘플링 수단(2); 및
    상기 제 1 디지털 표시에 응답하여 제 2 디지털 표시를 생성하기 위한 변환 수단(14)을 포함하는, 상기 디지털 표시 생성 장치에 있어서,
    상기 변환 수단(14)은 상기 신호가 임의의 문턱 양만큼 진폭에서 변화되었음을 결정하고, 상기 신호가 상기 양만큼 변하기 위해 경과된 시간을 결정하며, 상기 신호가 미리 결정된 양만큼 변하기 위한 상기 경과된 시간에 기초하여 제 2 디지털 표시를 생성할 수 있으며,
    상기 샘플링 레이트는, 상기 신호가 연속되는 샘플들 사이에서 상기 미리 결정된 양보다 적게 변동되도록 설정되는 것을 특징으로 하는, 디지털 표시 생성 장치.
  2. 제 1 항에 있어서,
    상기 제 2 디지털 표시는 상기 제 1 디지털 표시보다 더 낮은 디지털 출력을 갖는, 디지털 표시 생성 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 변환 수단(14)은, 상기 신호가 미리 결정된 양만큼 변경되었다는 것을 결정하기 위해 상기 신호가 미리 결정된 문턱 레벨을 교차(cross)하였음을 결정하며, 제 1 미리 결정된 문턱 레벨과 제 2 상이한 미리 결정된 문턱 레벨의 교차 사이의 시간 간격을 결정할 수 있는, 디지털 표시 생성 장치.
  4. 제 3 항에 있어서,
    상기 변환 수단(14)은, 미리 결정된 문턱 레벨 교차들 간의 시간 간격을 결정하기 위해 클럭 신호(16)의 사이클들의 수를 계수하기 위한 타이머 계수기 수단을 포함하는, 디지털 표시 생성 장치.
  5. 제 4 항에 있어서,
    상기 샘플링 수단(2) 및 변환 수단(14)을 구동시키는 상기 클럭 신호(16)는 동일한 클럭(6)으로부터 유도되는, 디지털 표시 생성 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 샘플링 수단(2)은 아날로그-디지털 변환기를 포함하는, 디지털 표시 생성 장치.
  7. 제 6 항에 있어서,
    상기 아날로그-디지털 변환기는 플래시 아날로그-디지털 변환기(flash analogue to digital converter)를 포함하는, 디지털 표시 생성 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 샘플링 수단(2)은, 상기 입력 신호의 변경의 가장 빠른 레이트를 제한하는 역할을 하는 안티 알리아싱 필터(8 ; anti aliasing filter)를 포함하는, 디지털 표시 생성 장치.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 변환 수단(14)은 논리 게이트들(24, 26)의 구성을 포함하는, 디지털 표시 생성 장치.
  10. 제 3 항에 있어서,
    상기 변환 수단(14)은, 상기 신호가 어떤 방향으로 미리 결정된 문턱 레벨을 교차하였는지를 결정하기 위한 수단(20,22,24,26)을 포함하며, 상기 제 2 디지털 표시는 상기 신호가 UP 또는 DOWN 중 어떤 방향으로 상기 미리 결정된 문턱 레벨을 교차하였는지를 나타내기 위해 UP/DOWN 디지털 출력 신호를 포함하는, 디지털 표시 생성 장치.
  11. 신호의 디지털 표시를 생성하는 방법으로서,
    각각의 샘플링 시간에서 상기 신호의 진폭에 관한 정보를 갖는 제 1 디지털 표시를 제공하기 위해 제 1 클럭 신호(16)에 의해 결정되는 일정한 레이트로 상기 신호를 샘플링하는 단계를 포함하는, 상기 디지털 표시 생성 방법에 있어서,
    상기 신호가 임의의 문턱 양만큼 진폭에서 변경되었을 때를 결정하기 위해 상기 제 1 디지털 표시를 모니터링하는 단계, 및
    상기 신호가 상기 양만큼 변하기 위해 경과된 시간을 결정하며, 상기 신호가 미리 결정된 양만큼 변하기 위한 상기 경과된 시간에 기초하여 제 2 디지털 표시를 생성하는 단계를 더 포함하며,
    상기 신호 샘플링 단계는, 상기 신호가 연속되는 샘플들 사이의 상기 미리 결정된 양보다 적게 변동되도록 설정되는 레이트로 상기 신호를 샘플링하는 단계를 포함하는 것을 특징으로 하는, 디지털 표시 생성 방법.
  12. 제 11 항에 있어서,
    미리 결정된 문턱 레벨이 교차되었을 때를 결정하는 단계;
    제 2 클럭 신호(16)를 이용하여 상기 신호의 제 1 미리 결정된 문턱 레벨 교차와 제 2 상이한 미리 결정된 문턱 레벨 교차 사이의 경과된 시간 기간을 결정하는 단계; 및
    상기 신호가 미리 결정된 양만큼 변경되었음을 결정하기 위해 상기 문턱 레벨 교차들을 이용하고, 상기 신호의 제 2 디지털 표시를 제공하는 단계를 포함하는, 디지털 표시 생성 방법.
  13. 제 12 항에 있어서,
    상기 신호가 미리 결정된 문턱 레벨을 교차할 때 상기 신호의 변화 방향을 결정하고, 상기 제 2 디지털 표시에서 UP 또는 DOWN의 변화 방향의 디지털 출력을 제공하는 단계를 포함하는, 디지털 표시 생성 방법.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 제 2 클럭 신호는 상기 제 1 클럭 신호와 동일한 클럭(6)으로부터 유도되는, 디지털 표시 생성 방법.
  15. 적응형 샘플링을 수행하도록 일정한 샘플링 레이트 ADC를 적응시키기 위한 방법으로서:
    클럭 신호(16)에 응답하여 일정한 레이트로 신호를 샘플링하는 아날로그-디지털 변환기(2)를 취하는 단계; 및
    상기 아날로그-디지털 변환기의 출력을 변환 수단(14)에 도입하는 단계를 포함하는, 상기 샘플링 레이트 ADC 적응 방법에 있어서,
    상기 변환 수단은 상기 아날로그-디지털 변환기(2)의 출력에 응답하며, 상기 신호가 임의의 문턱 양만큼 진폭에서 변하였을 때를 결정하고, 상기 신호가 상기 양만큼 변하기 위해 경과된 시간을 결정하며, 상기 신호가 미리 결정된 양만큼 변하기 위한 상기 경과된 시간에 기초하여 제 2 디지털 표시를 생성할 수 있으며,
    상기 샘플링 레이트는, 상기 신호가 연속되는 샘플들 사이의 상기 미리 결정된 양보다 적게 변동하도록 설정되는 것을 특징으로 하는, 일정한 샘플링 레이트 ADC 적응 방법.
  16. 제 15 항에 있어서,
    상기 변환 수단(14)은 미리 결정된 문턱 레벨이 상기 신호에 의해 교차되는 때를 결정하고, 또 다른 미리 결정된 문턱 레벨을 교차하는 상기 신호 사이의 경과된 시간을 결정하며, 상기 신호의 디지털 표시를 생성할 수 있는, 일정한 샘플링 레이트 ADC 적응 방법.
  17. 제 15 항에 있어서,
    아날로그-디지털 변환의 샘플링 레이트를 제어하는 동일한 클럭(6)으로부터 유도된 클럭 신호를 상기 변환 수단에 공급하는 단계를 포함하는, 일정한 샘플링 레이트 ADC 적응 방법.
  18. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 변환 수단은 논리 게이트들(24, 26)의 구성을 포함하는, 일정한 샘플링 레이트 ADC 적응 방법.
  19. 삭제
  20. 삭제
  21. 삭제
KR1020027017502A 2000-06-21 2001-06-20 신호의 디지털 표시를 생성하는 방법 및 장치 KR100787789B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GB0015148.0 2000-06-21
GBGB0015148.0A GB0015148D0 (en) 2000-06-21 2000-06-21 Method and apparatus for producing a digital depiction of a signal
PCT/GB2001/002691 WO2001099286A1 (en) 2000-06-21 2001-06-20 Method and apparatus of producing a digital depiction of a signal

Publications (2)

Publication Number Publication Date
KR20030043796A KR20030043796A (ko) 2003-06-02
KR100787789B1 true KR100787789B1 (ko) 2007-12-21

Family

ID=9894074

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027017502A KR100787789B1 (ko) 2000-06-21 2001-06-20 신호의 디지털 표시를 생성하는 방법 및 장치

Country Status (11)

Country Link
US (1) US6803868B2 (ko)
EP (1) EP1295399B1 (ko)
JP (1) JP2003536344A (ko)
KR (1) KR100787789B1 (ko)
CN (1) CN100403654C (ko)
AT (1) ATE336827T1 (ko)
AU (1) AU2001274254A1 (ko)
CA (1) CA2410422A1 (ko)
DE (1) DE60122334T2 (ko)
GB (1) GB0015148D0 (ko)
WO (1) WO2001099286A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101017048B1 (ko) * 2004-03-03 2011-02-23 매그나칩 반도체 유한회사 아날로그/디지탈 변환 장치
CN1330094C (zh) * 2004-10-10 2007-08-01 中兴通讯股份有限公司 一种滤除低速时钟信号毛刺干扰的方法
JP4182448B2 (ja) * 2006-07-27 2008-11-19 ソニー株式会社 受信装置、受信方法、プログラム、並びに、記録媒体
JP4304632B2 (ja) * 2006-10-12 2009-07-29 ソニー株式会社 受信装置、受信方法、プログラム、並びに、記録媒体
DE102012208281A1 (de) * 2012-05-16 2013-11-21 Robert Bosch Gmbh Verfahren zur Entstörung eines Abtastprozesses sowie eine Vorrichtung zur Durchführung des Verfahrens
US8698663B2 (en) * 2012-08-29 2014-04-15 Telefonaktiebolaget L M Ericsson (Publ) Digital analog converter
CN103884929B (zh) * 2013-12-05 2017-06-16 国家电网公司 一种基于iec61850的采样率自适应电能质量监测装置
CN104935346B (zh) * 2015-05-08 2018-08-03 上海交通大学 一种超低功耗事件驱动型模/数转换器及其压缩采样方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4680797A (en) 1984-06-26 1987-07-14 The United States Of America As Represented By The Secretary Of The Air Force Secure digital speech communication
EP0349664A1 (en) * 1988-07-06 1990-01-10 R. R. Donnelley & Sons Company Digital method and system for reproducing analog data
WO1999034572A2 (en) * 1997-12-24 1999-07-08 Lance Ong Method and apparatus for representing an analog waveform as digital messages

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1601749A (en) 1978-05-25 1981-11-04 Kazmin E V Digital computing device
JPS6037660B2 (ja) * 1980-05-06 1985-08-27 日本ビクター株式会社 音声信号の近似圧縮方式
HU189722B (en) * 1983-06-20 1986-07-28 Nehezipari Mueszaki Egyetem,Hu Method and circuit arrangement for sampling according to the value of signal independent of the frequency range of the signal recorded
JPH0644712B2 (ja) * 1984-05-22 1994-06-08 株式会社アドバンス 信号処理方式
GB8520943D0 (en) 1985-08-21 1985-09-25 Gen Electric Analogue-to-digital conversion
JPH0630443B2 (ja) 1987-01-16 1994-04-20 ヤマハ株式会社 デジタル・フエイズ・ロツクド・ル−プ用入力回路
US4712087A (en) 1987-02-09 1987-12-08 Tektronix, Inc. Analog-to-digital converter error correction circuit
DE8717485U1 (de) 1987-10-06 1989-04-06 ANT Nachrichtentechnik GmbH, 7150 Backnang Dynamikkompressor
DE19717642A1 (de) * 1997-04-25 1998-11-05 Siemens Ag Verfahren zur Datenregeneration

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4680797A (en) 1984-06-26 1987-07-14 The United States Of America As Represented By The Secretary Of The Air Force Secure digital speech communication
EP0349664A1 (en) * 1988-07-06 1990-01-10 R. R. Donnelley & Sons Company Digital method and system for reproducing analog data
WO1999034572A2 (en) * 1997-12-24 1999-07-08 Lance Ong Method and apparatus for representing an analog waveform as digital messages

Also Published As

Publication number Publication date
EP1295399A1 (en) 2003-03-26
WO2001099286A1 (en) 2001-12-27
GB0015148D0 (en) 2000-08-09
US6803868B2 (en) 2004-10-12
KR20030043796A (ko) 2003-06-02
CN1437796A (zh) 2003-08-20
CN100403654C (zh) 2008-07-16
DE60122334D1 (de) 2006-09-28
CA2410422A1 (en) 2001-12-27
EP1295399B1 (en) 2006-08-16
US20030179018A1 (en) 2003-09-25
AU2001274254A1 (en) 2002-01-02
ATE336827T1 (de) 2006-09-15
DE60122334T2 (de) 2007-09-13
JP2003536344A (ja) 2003-12-02

Similar Documents

Publication Publication Date Title
KR100787789B1 (ko) 신호의 디지털 표시를 생성하는 방법 및 장치
EP0191478B1 (en) Measurement circuit for evaluating a digital-to-analog converter
US4437057A (en) Frequency detection system
US4251804A (en) Delta modulation utilizing selectable piecewise linear waveform approximation
KR840004337A (ko) Pcm 신호 부호기
SU1185621A1 (ru) Устройство дл измерени фазового дрожани в регенераторах цифровых систем передачи
RU2058060C1 (ru) Аналого-цифровой преобразователь с промежуточным преобразованием напряжения в частоту импульсов
SU1628028A1 (ru) Устройство дл определени степени затухани измерительных магнитоэлектрических преобразователей
SU999157A1 (ru) Аналого-цифровой преобразователь узкополосных сигналов
SU924852A1 (ru) Аналого-цифровой преобразователь
SU1626177A1 (ru) Устройство дл измерени частоты гармонического сигнала
KR20030053512A (ko) Ｒｆ 전력 측정
SU1241501A1 (ru) Устройство дл контрол линии св зи
SU1109781A1 (ru) Устройство дл передачи сообщений в адаптивных телеметрических системах
SU1411712A1 (ru) Устройство дл испытаний аналоговых функциональных элементов автоматических систем
SU1008753A1 (ru) Устройство дл определени логарифма отношени сигналов
SU980116A1 (ru) Устройство дл передачи кодоимпульсной информации
SU868640A1 (ru) Цифровой измеритель симметричных составл ющих трехфазной сети
SU1444950A1 (ru) Аналого-цифровой преобразователь
SU1073707A1 (ru) Цифровой вольтметр действующего значени
SU570025A1 (ru) Устройство преобразовани частоты импульсов
SU782153A1 (ru) Аналого-цифровой преобразователь
RU2110886C1 (ru) Аналого-цифровой преобразователь
SU1174956A1 (ru) Устройство дл контрол и регистрации работы оборудовани
RU1774379C (ru) Устройство дл регистрации аналогового процесса

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee