KR100770449B1 - 반도체 소자의 비아 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 비아 형성방법에 관한 것으로서, 반도체 기판 상에 x축 또는 y축 중 어느 한 방향으로 확장되게 형성된 하부 배선을 포함하는 제 1 층간절연막을 형성하는 단계와, 상기 제 1 층간절연막 상에 식각정지막 및 제 2 층간절연막을 형성하는 단계와, 상기 제 2 층간절연막 상에 반사방지막을 형성하는 단계와, 상기 제 2 층간절연막 상에 상기 하부 배선의 확장방향을 따라 확장된 원형의 비아홀 형성 영역을 정의하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 제 2 층간절연막 및 식각정지막을 순차 식각하여 상기 하부배선의 상부 표면을 노출하는 비아홀을 형성하는 단계 및 상기 비아홀 내부를 도전물로 매립하여 비아를 형성하는 단계를 포함하는 반도체 소자의 비아 형성방법을 제공한다.
비아홀, 오정렬

Description

반도체 소자의 비아 형성방법{Method of forming via in semiconductor device}
도 1a 및 도 1b는 종래 기술에 따라 하부 및 상부 배선이 비아를 통해 전기적으로 연결된 도면.
도 2는 종래 기술에 따른 상부 배선과 비아의 오정렬 상태를 개략적으로 나타낸 평면도.
도 3은 도 2에 도시된 오정렬 상태의 단면을 나타낸 사진.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 소자의 비아 형성방법을 순차적으로 나타낸 공정 단면도.
도 5는 도 4a를 개략적으로 나타낸 평면도.
도 6은 도 4c를 개략적으로 나타낸 평면도.
도 7은 도 4f를 개략적으로 나타낸 평면도.
<도면의 주요부분에 대한 부호설명>
100: 반도체 기판 101: 제 1 층간절연막
102: 하부배선 103:식각정지막
104: 제 2 층간절연막 105: 감광막 패턴
106: 비아홀 107: 도전막
107a: 비아 108: 상부배선
본 발명은 반도체 소자의 비아 형성방법에 관한 것으로, 특히, 오버레이 마진(overlay margin)을 확보하여 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 비아 형성방법에 관한 것이다.
일반적으로, 비아는 하부배선과 상부배선을 전기적으로 연결시켜 주는 역할을 한다.
상기 비아를 이용하여 상부 및 하부배선의 연결시 주변의 배선과 단선이 일어나지 않도록 하기 위하여, 종래에는 비아와 하부배선 연결시 에지 확장 룰(edge extension rule)을 이용하고 있다.
그러면, 이하 도 1a 및 도 1b를 참조하여 종래의 에지 확장 룰에 따라 연결된 비아와 하부배선에 대하여 상세히 설명한다.
우선, 도 1a는 최근 0.13㎛ 기술(technology)을 적용할 경우, 하부배선(102)의 에지 확장 룰이, x축은 50㎚, y축은 5㎚의 방식을 취하고 있는 것을 보여주고 있다.
또한, 도 1b는 하부 배선(102)의 에지 확장룰이, x축은 5㎚, y축은 50㎚의 방식을 취하고 있는 것을 보여주고 있다.
이와 같이, 상기 하부배선(102)이 x축 또는 y축 어느 일 방향으로 확장되게 형성하는 이유는, 주변의 배선과의 단선이 일어나지 않도록 하기 위함이다.
여기서, 미설명한 도면 부호 107a는 비아(via)이고, 108은 상부배선을 지칭한다.
그러나, 상기 도 1a 및 도 1b에 도시한 바와 같이, 에지 확장 룰에 상관없이 비아(107a)의 크기는 일정하므로, 비아(107a) 상에 하부배선(102)과 전기적으로 연결되는 상부배선(108) 정렬시, 도 2에 도시한 바와 같이, 오정렬(misalignment)되는 문제가 발생할 우려가 있다. 이는 도 3의 사진을 통해 확인할 수 있다.
여기서, 도 2는 종래 기술에 따른 상부 배선과 비아의 오정렬 상태를 개략적으로 나타낸 평면도이고, 도 3은 도 2에 도시된 오정렬 상태의 단면을 나타낸 사진이다.
즉, 상기와 같이 비아(107a)와 상부배선(108)이 오정렬되게 되면, 오정렬된 부분에 국부적인 스트레스(stress)가 발생하게 되어, EM(electro migration) 및 SM(stress migration) 등과 같은 특성이 열화되기 때문에 반도체 소자의 신뢰성이 저하된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발 명의 목적은, 비아를 통해 상부 및 하부배선을 전기적으로 연결할 때 비아와 상부배선의 정렬마진을 확보할 수 있는 반도체 소자의 비아 형성방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 비아 형성방법은, 반도체 기판 상에 x축 또는 y축 중 어느 한 방향으로 확장되게 형성된 하부 배선을 포함하는 제 1 층간절연막을 형성하는 단계와, 상기 제 1 층간절연막 상에 식각정지막 및 제 2 층간절연막을 형성하는 단계와, 상기 제 2 층간절연막 상에 반사방지막을 형성하는 단계와, 상기 제 2 층간절연막 상에 상기 하부 배선의 확장방향을 따라 확장된 원형의 비아홀 형성 영역을 정의하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 제 2 층간절연막 및 식각정지막을 순차 식각하여 상기 하부배선의 상부 표면을 노출하는 비아홀을 형성하는 단계 및 상기 비아홀 내부를 도전물로 매립하여 비아를 형성하는 단계를 포함하는 반도체 소자의 비아 형성방법을 제공한다.
또한, 상기 본 발명에 의한 반도체 소자의 비아 형성방법에서, 상기 식각정지막은, SiN 또는 SiC를 이용하여 형성하는 것이 바람직하다.
또한, 상기 본 발명에 의한 반도체 소자의 비아 형성방법에서, 상기 반사방지막은, 유기 반사방지막 또는 SiON 을 이용하여 형성하는 것이 바람직하다.
삭제
또한, 상기 본 발명에 의한 반도체 소자의 비아 형성방법에서, 상기 하부배선은 구리 또는 알루미늄을 이용하여 형성하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.
이제 도면을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 비아 형성방법에 대하여 상세하게 설명한다.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 소자의 비아 형성방법을 순차적으로 나타낸 공정 단면도이다.
먼저, 도 4a에 도시한 바와 같이, 반도체 기판(100) 상에 제 1 층간절연막(101)을 형성한 다음, 상기 제 1 층간절연막(101)을 선택적으로 식각하여 상기 반도체 기판(100)의 일부분을 노출시킨다.
그런 다음, 상기 노출된 반도체 기판(100) 상에 하부배선(102)을 형성한다. 상기 하부배선(102)은 구리 또는 알루미늄으로 형성할 수 있다.
이때, 상기 하부배선(102)은 주변 배선과 단선되는 것을 방지하기 위하여, 에지 확장 룰에 따라 x축 또는 y축 중 어느 한 방향으로 확장되게 형성하는 것이 바람직하다. 본 실시예에서는, 도 5에 도시한 바와 같이, x축으로 5㎚, y축으로 5㎚ 확장된 하부배선(102)을 예를 들고 있다.
여기서, 도 5는 도 4a에 도시된 하부배선(102)을 개략적으로 나타낸 평면도로써, 보다 상세하게 도 4a는 도 5의 A-A'선을 따라 절단하여 나타낸 단면도이다.
이어서, 도 4b에 도시한 바와 같이, 상기 하부배선(102)이 형성된 결과물 전면에 식각정지막(103) 및 제 2 층간절연막(104)을 순차 적층한다. 이때, 상기 식각정지막(103)은 SiN 또는 SiC를 이용하여 형성하는 것이 바람직하다.
다음, 도 4c에 도시한 바와 같이, 상기 제 2 층간절연막(104) 상에 상기 하부 배선(102)의 확장방향을 따라 확장된 원형의 비아홀 형성 영역을 정의하도록 감광막 패턴(105)을 형성한다.
여기서, 도 6은 도 4c에 도시된 감광막 패턴(105)을 개략적으로 나타낸 평면도로써, 보다 상세하게 도 4c는 도 6의 B-B'선을 따라 절단하여 나타낸 단면도이다.
한편, 도시하지는 않았지만, 본 실시예에서는 상기 감광막 패턴(105)을 형성하기 전에 감광막 패턴(105)을 형성하기 위한 노광공정시 제 2 층간절연막(104) 상부 표면에서 빛이 산란되어 난반사되는 것을 방지하기 위하여, 반사방지막을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 반사방지막으로는 유기 반사방지막 또는 SiON을 이용하는 것이 바람직하다.
그런 다음, 도 4d에 도시한 바와 같이, 상기 감광막 패턴(105)을 식각마스크로 상기 제 2 층간절연막(104) 및 식각정지막(103)을 순차 식각하여, 하부배선(102)의 상부 표면을 노출시키는 비아홀(106)을 형성한다.
이때, 상기 비아홀(106)은 상기 하부배선(102)의 확장영역을 따라 확장된 원형의 비아홀 형성영역을 정의하는 감광막 패턴(105)을 통해 형성되므로, 상기 비아홀(106) 또한 감광막 패턴(105)과 동일한 형상을 가진다. 즉, 상기 비아홀(106)은 하부배선(102)의 확장방향을 따라 확장된 타원형에 형상을 가진다.
그런 다음, 감광막 패턴(105)을 제거한 후, 도 4e에 도시한 바와 같이, 감광막 패턴(105)이 제거된 결과물 전면에 비아홀(106)이 매립되도록 도전막(107)을 두껍게 형성한다.
그 다음, 도 4f에 도시한 바와 같이, 상기 도전막(107)을 비아홀(106) 내부에만 매립되도록 에치백하여 비아(107a)를 형성한다.
그 다음, 상기 비아(107a) 상에 하부배선(102)과 전기적으로 연결되는 상부배선(108)을 형성한다. 상기 상부배선(108)은 구리 또는 알루미늄을 이용하여 형성할 수 있다.
이에 따라, 본 발명은 도 7에 도시한 바와 같이, 상부배선(108)과 비아(107a)의 정렬마진을 M만큼 확보하여 종래 도 2에 도시된 바와 같은 상부배선(108)과 비아(107a)의 오정렬 문제를 방지할 수 있다.
여기서, 도 7은 도 4f에 도시된 상부배선(108)과 비아(107a)의 연결상태를 개략적으로 나타낸 평면도로써, 보다 상세하게 도 4f는 도 7의 C-C'선을 따라 절단 하여 나타낸 단면도이다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것이 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 비아 형성방법에 의하면, 하부배선의 확장영역을 따라 확장된 타원형에 비아를 통해 상부 및 하부배선을 전기적으로 연결할 때 비아와 상부배선의 정렬마진을 확보할 수 있는 효과가 있다. 이에 따라, EM 및 SM 등과 같은 특성열화를 방지할 수 있어, 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판 상에 x축 또는 y축 중 어느 한 방향으로 확장되게 형성된 하부 배선을 포함하는 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막 상에 식각정지막 및 제 2 층간절연막을 형성하는 단계;
    상기 제 2 층간절연막 상에 반사방지막을 형성하는 단계;
    상기 제 2 층간절연막 상에 상기 하부 배선의 확장방향을 따라 확장된 원형의 비아홀 형성 영역을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 제 2 층간절연막 및 식각정지막을 순차 식각하여 상기 하부배선의 상부 표면을 노출하는 비아홀을 형성하는 단계; 및
    상기 비아홀 내부를 도전물로 매립하여 비아를 형성하는 단계;를 포함하는 반도체 소자의 비아 형성방법.
  2. 제 1 항에 있어서,
    상기 식각정지막은, SiN 또는 SiC를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 비아 형성방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 반사방지막은, 유기 반사방지막 또는 SiON 을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 비아 형성방법.
  5. 제 1 항에 있어서,
    상기 하부배선은 구리 또는 알루미늄을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 비아 형성방법.
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