KR100765129B1 - 반도체 소자의 커패시터 형성 방법 - Google Patents

반도체 소자의 커패시터 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 커패시터 형성 방법에 관한 것으로, 웨이퍼 상부에 PEOX막의 증착 및 부분 식각을 통하여 형성된 패턴에서 반도체 소자의 커패시터를 형성하는 방법에 있어서, (a)패턴의 표면에 폴리실리콘(S-POLY)을 증착하고, 증착된 표면에 HSG를 증착하여 커패시터의 제1 전극을 형성하는 단계; (b)제1 전극이 형성된 패턴에 O2-TEOS USG를 증착하는 단계; (c)증착된 O2-TEOS USG를 버퍼층으로 이용하여 CMP 공정에 의하여 상기 제1 전극이 연마되어, 상기 PEOX 막이 노출되는 단계; (d)옥사이드 습식 식각을 이용하여 PEOX 및 남아있는 O2-TEOS USG를 제거하는 단계; (e)PEOX가 제거된 패턴의 표면에 AlO 및 TiN을 증착하는 단계; 및 (f)AlO 및 TiN이 증착된 패턴의 표면에 폴리실리콘(P-POLY)을 증착하여 커패시터의 제2 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
반도체 소자, 커패시터, 에치 백, CMP, TEOS

Description

반도체 소자의 커패시터 형성 방법{Method of manufacturing a capacitor of semiconductor device}
도 1 및 도 2는 종래의 반도체 소자의 커패시터 형성 방법의 순서를 도시한 도면.
도 3 및 도 4는 본 발명에 의한 반도체 소자의 커패시터 형성 방법을 도시한 도면.
도 5는 본 발명에 의한 반도체 소자의 커패시터 형성 방법에 의해 제조된 스토리지 노드의 일예를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
S10,S110 : S-PLOY 증착 S20,S120 : HSG 증착
S30 : HT-USG 증착 S40 : 에치 백 공정
S50,S150 : 옥사이드 습식 식각 S60,S160 : AlO, TiN 증착
S70,S170 : P-POLY 증착 S130 : O2-TEOS USG 증착
S140 : CMP 공정
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 더욱 상세하게는 O2-TEOS 증착과 CMP 공정을 통하여 스토리지 노드 형성하는 반도체 소자의 커패시터 제조 방법에 관한 것이다.
도 1 및 도 2는 종래의 반도체 소자의 커패시터 형성 방법을 나타내는 것으로, 커패시터의 하부 전극(S-POLY)을 증착하는 단계(S10), HSG 증착하는 단계(S20), HT-USG를 증착하는 단계(S30), 증착된 USG와 하부 전극(S-POLY)을 에치 백(Etch Back) 공정을 이용하여 식각하는 단계(S40), 옥사이드 습식 식각하는 단계(S50), AlO 및 TiN을 증착하는 단계(S60), 그리고 커패시터의 상부 전극(P-POLY)을 증착하는 단계(S70)로 구성된다.
그러나 종래의 커패시터 형성 방법은 HT-USG 증착(S30)과 에치 백 공정(S40)을 이용하기 때문에 다음과 같은 문제점이 있다.
첫째, 커패시터의 스토리지 노드 형성에서 HT-USG 증착(S30)은 고온에서 산화막을 형성하는 공정으로 써멀 버짓(Thermal Budget) 등으로 인한 하부막의 결함이 발생하여 소자의 특성을 저하시키는 문제가 있다.
둘째, 커패시터의 스토리지 노드 형성에서 에치 백(Etch Back) 공정(S40)은 식각 선택성을 이용한 식각 공정이 어려워 식각 후 단차가 발생하고, 하부막이 손상되어 커패시터의 유효 면적 확보에 영향을 주어서 공정마진이 감소하고, 또한 평탄도 저하로 인해 스토리지 노드의 신뢰도를 저하를 발생시키는 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로서, 종래의 HT-USG가 증착되는 온도보다 상대적으로 저온에서 O2-TEOS USG를 증착하고, CMP 공정을 이용하여 하부막의 손상을 줄이고, 공정의 신뢰성을 높일 수 있는 반도체 소자의 커패시터 형성 방법을 제공하는데 그 목적이 있다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 반도체 소자의 커패시터 형성 방법은 웨이퍼 상부에 PEOX(Plasma Enhanced Oxide)막의 증착 및 부분 식각을 통하여 형성된 패턴에서 반도체 소자의 커패시터를 형성하는 방법에 있어서, (a)패턴의 표면에 폴리실리콘(S-POLY)을 증착하고, 증착된 표면에 HSG(Hemi Spherical Grain)를 증착하여 커패시터의 제1 전극을 형성하는 단계; (b)상기 제1 전극이 형성된 패턴에 O2-TEOS USG를 증착하는 단계; (c)상기 증착된 O2-TEOS USG를 버퍼층으로 이용하여 CMP 공정에 의하여 상기 제1 전극이 연마되어 상기 PEOX 막이 노출되는 단계; (d)옥사이드 습식 식각을 이용하여 PEOX 및 남아있는 O2-TEOS USG를 제거하는 단계; (e)상기 PEOX가 제거된 패턴의 표면에 AlO 및 TiN을 증착하는 단계; 및 (f)상기 AlO 및 TiN이 증착된 패턴의 표면에 폴리실리콘(P-POLY)을 증착하여 커패시터의 제2 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 구체적인 실시예를 도면을 참조하여 상세히 설명하도록 한다.
도 3 및 도 4는 본 발명에 의한 반도체 소자의 커패시터 형성 방법의 순서를 나타내는 것으로서, S-POLY 증착 단계(S110), HSG 증착 단계(S120), O2-TEOS USG 증착 단계(S130), CMP 공정 단계(S140) 옥사이드 습식 식각 단계(S150), AlO, TiN 증착 단계(S160) 및 P-POLY 증착 단계(S170)로 구성된다.
S-POLY 증착 단계(S110)에서는 웨이퍼 상부에 PEOX(Plasma Enhanced Oxide) 막의 증착 및 부분 식각을 통하여 형성된 패턴의 표면에 폴리실리콘을 증착한다.
여기서 S-POLY 증착 단계(S110) 이전에 미리 형성되는 패턴은 커패시터를 형성할 수 있는 패턴을 의미하고, 흔히 부분 식각된 부분이 오목한 오목 패턴이 이용된다.
HSG 증착 단계(S120)에서는 S-POLY가 증착된 패턴의 표면에 반구형 결정 실리콘(Hemi Spherical Grain, 이하 HSG라 한다)을 증착한다.
패턴의 폴리실리콘(S-POLY)와 HSG가 증착됨으로 해서 커패시터의 제1 전극이 형성된다.
O2-TEOS USG 증착 단계(S130)에서는 제1 전극이 형성된 이후 패턴에 O2-TEOS USG를 증착하여 버퍼 층을 형성한다. 버퍼 층은 후술할 CMP 공정 (S140)에 이용될 버퍼 층이 된다. O2-TEOS USG 증착은 350℃ ~ 550℃의 공정온도와 200Torr ~ 700Torr의 공정 압력에서 진행된다.
O2-TEOS USG를 증착하는데 있어서 보이드(void)가 발생하게 되는데, 발생하는 보이드의 위치를 후술할 CMP 공정 단계(S140)로 연마할 부분 아래에 위치하도록 조절하여 증착할 수 있다.
또한, O2-TEOS USG는 1g ~ 4g 의 TEOS(Tetra Ethyl Ortho Silicate)와, 1L ~ 20L의 캐리어 헬륨(He)과 1L ~ 30L의 산소(O2)를 포함하고 있으며, 웨이퍼 표면으로부터 10mm ~ 20mm 떨어진 소정의 가스분배장치(미도시)에서 분사된다. 여기서 가스분배장치는 일반적인 샤워헤드가 될 수 있으며, 경우에 따라 가스분리형 샤워헤드가 될 수도 있다.
일예로, O2-TEOS USG 증착이 400℃에서 진행될 경우, 챔버 내에 산소(O2) 10slm과 헬륨(He) 10slm을 이용하여 공정 압력인 600Torr를 형성할 수 있으며, TEOS 1g, 헬륨 10slm, 산소 10slm을 소정의 가스분배장치를 통하여 17mm 떨어진 400℃로 가열된 웨이퍼 위로 분사하면 증착속도(D/R)가 600Å/min인 CMP 버퍼 층인 SiO2를 증착할 수 있다.
CMP 공정 단계(S140)에서는 커패시터가 형성될 높이에서 증착된 O2-TEOS USG를 버퍼층으로 이용하는 화학기계적 평탄화(CMP) 공정을 이용하여 제1 전극인 HSG와 S-POLY가 연마되어, 그 결과 PEOX 막이 노출된다.
종래에는 HT-USG 증착(S30)과 에치 백(Etch Back) 공정(S40)을 이용함으로써 하부막에 손상을 입히고, 평탄도가 낮았지만, 본 발명에서와 같이 O2-TEOS USG 증착(S130)과 CMP 공정(S140)을 이용하면 하부막에 손상을 줄일 수 있을 뿐만 아니라, 평탄도를 높일 수 있다.
옥사이드 습식 식각 공정(S150)에서는 옥사이드 습식 식각(Oxide Wet Etch)을 이용하여 PEOX 및 남아있는 O2-TEOS USG를 제거한다. 옥사이드 습식 식각 이후에는 PEOX 및 O2-TEOS USG가 제거되므로 커패시터의 유효면적을 넓힐 수 있다.
AlO 및 TiN 증착 단계(S160)에서는 옥사이드 습식 식각 공정(S150) 이후 PEOX가 제거된 패턴의 표면에 AlO 및 TiN을 증착한다.
P-POLY 증착 단계(S170)에서는 AlO 및 TiN이 증착된 패턴의 표면에 폴리실리콘(P-POLY)을 증착하여 커패시터의 제2 전극을 형성한다.
상술한 S-POLY 증착 단계(S110)로부터 P-POLY 증착 단계(S170)를 거치면 본 발명에 의한 커패시터의 스토리지 노드의 형성이 완료된다.
도 5는 본 발명에 의한 반도체 소자의 커패시터 형성 방법에 의해 제조된 스토리지 노드의 일예를 나타낸 것이다.
이상에서 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
상술한 바와 같이, 본 발명에 의한 반도체 소자의 커패시터 형성 방법은 저온에서 O2-TEOS USG 증착과 CMP 공정을 이용하여 하부막의 손상을 줄일 수 있으며, 커패시터의 유효 면적을 넓힐 수 있는 장점이 있다.

Claims (6)

  1. 웨이퍼 상부에 PEOX(Plasma Enhanced Oxide)막의 증착 및 부분 식각을 통하여 형성된 패턴에서 반도체 소자의 커패시터를 형성하는 방법에 있어서,
    (a)상기 패턴의 표면에 폴리실리콘(S-POLY)을 증착하고, 증착된 표면에 HSG(Hemi Spherical Grain)를 증착하여 커패시터의 제1 전극을 형성하는 단계;
    (b)상기 제1 전극이 형성된 패턴에 O2-TEOS USG를 증착하는 단계;
    (c)상기 증착된 O2-TEOS USG를 버퍼층으로 이용하는 CMP 공정에 의하여 상기 제1 전극이 연마되어 상기 PEOX 막이 노출되는 단계;
    (d)옥사이드 습식 식각을 이용하여 PEOX 및 남아있는 O2-TEOS USG를 제거하는 단계;
    (e)상기 PEOX가 제거된 패턴의 표면에 AlO 및 TiN을 증착하는 단계; 및
    (f)상기 AlO 및 TiN이 증착된 패턴의 표면에 폴리실리콘(P-POLY)을 증착하여 커패시터의 제2 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  2. 제1항에 있어서, 상기 (b)단계는
    상기 O2-TEOS USG를 증착하는데 있어서 발생하는 보이드(void)의 위치가 상기 (c)단계에서 CMP 공정으로 연마할 부분 아래에 위치하도록 조절하여 증착하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  3. 제1항에 있어서, 상기 (b)단계는
    350℃ ~ 550℃의 공정온도에서 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  4. 제1항에 있어서, 상기 (b)단계는
    200Torr ~ 700Torr의 공정 압력에서 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  5. 제1항에 있어서, 상기 O2-TEOS USG는
    1g ~ 4g 의 TEOS(Tetra Ethyl Ortho Silicate)와, 1L ~ 20L의 캐리어 헬륨(He)과 1L ~ 30L의 산소(O2)를 포함하여 분사되는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  6. 제1항에 있어서, 상기 O2-TEOS USG는
    웨이퍼 표면으로부터 10mm ~ 20mm 떨어진 소정의 가스분배장치에서 분사되는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
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KR19980014482A (ko) * 1996-08-12 1998-05-25 김광호 반도체 장치의 커패시터 제조방법
KR20020006076A (ko) * 2000-07-11 2002-01-19 박종섭 반도체 소자의 캐패시터 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980014482A (ko) * 1996-08-12 1998-05-25 김광호 반도체 장치의 커패시터 제조방법
KR20020006076A (ko) * 2000-07-11 2002-01-19 박종섭 반도체 소자의 캐패시터 제조방법

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