KR100762972B1 - 웨이퍼 제조 방법 및 이를 사용하여 제조되는 웨이퍼 - Google Patents

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Abstract

본 발명은 웨이퍼 제조 방법 및 이를 사용하여 제조되는 웨이퍼에 대한 것으로 보다 구체적으로는 슬라이싱(Slicing), 랩핑(Lapping), 에칭(Etching), 화학기상증착(Chemical Vapor Deposition; CVD), 폴리싱(Polishing), 에피성장(Epitaxial growing) 공정을 포함하는 웨이퍼 제조방법에 있어서, 상기 화학기상증착 공정에 투입되는 웨이퍼의 Bow(보우 또는 구부러짐)를 제어하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 제조방법에 대한 것이다.
이상의 본 발명에 따르면 화학기상증착 공정에 투입되는 웨이퍼의 Bow(보우 또는 구부러짐)를 제어함으로써, Bow의 절대값이 5㎛ 이상인 웨이퍼를 모두 폐기하던 것을 방지하여, 웨이퍼 가공공정의 생산성을 향상시킬 수 있다는 탁월한 효과가 있다.
Bow, Warp, 화학기상증착, 랩핑(Lapping) 공정

Description

웨이퍼 제조 방법 및 이를 사용하여 제조되는 웨이퍼{PRODUCING METHOD OF WAFER, AND WAFER MADE THEREBY}
도1a는 본 발명에 따라 제조된 웨이퍼의 휨(Warp)을 측정하는 단면도,
도1b는 본 발명에 따라 제조된 웨이퍼의 구부러짐(Bow)을 측정하는 단면도,
도2a 및 도2b는 래핑 공정에서 웨이퍼의 Bow(보우 또는 구부러짐)를
제어하는 단계를 간략하게 나타낸 도면,
도3은 본 발명의 각 공정이 진행됨에 따른 휨 형상 변화 및 Warp과 Bow 값의
변화를 나타낸 도면,
도4는 PECVD 전후의 BOW 값 경향성을 공정에 투입되는 웨이퍼의 Bow 값에
따라 나타낸 그래프,
도5는 PECVD 전후의 Warp 값 경향성을 공정에 투입되는 웨이퍼의 Bow값에
따라 나타낸 그래프,
도6은 에칭, LPCVD, PECVD, SSG(Single Slide Grinding), 폴리싱, 에피 성장
단계에 따른 Bow 값의 변화를 나타내는 그래프,
도7은 도6의 공정 진행에 따른 Warp 값의 변화를 나타내는 그래프이다.
본 발명은 웨이퍼 제조 방법 및 이를 사용하여 제조되는 웨이퍼에 관한 것으로서, 보다 구체적으로는 웨이퍼 가공공정의 생산성을 향상시킬 수 있는 웨이퍼 제조 방법 및 이를 사용하여 제조되는 웨이퍼에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 반도체소자가 구현되는 웨이퍼의 품질이 반도체소자의 수율과 신뢰성에 큰 영향을 끼치고 있다. 반도체 웨이퍼의 품질은 단결정 잉곳(ingot)을 제조하는 결정 성장공정과, 이 단결정 잉곳을 슬라이스하여, 적어도 한 주면이 경면 모양으로 가공되는 웨이퍼 가공공정을 통하여 얼마나 결함이 발생하는가에 좌우된다.
일반적인 반도체 웨이퍼의 제작과정을 살펴보면 먼저, 쿼차이트(Quartzite)등의 원료물질을 복잡하며 다단계의 정제과정을 통하여 다결정 실리콘으로 형성시킨 후, 초크랄스키(Czochralski; CZ)법이나 용융대역(Float Zone; FZ)법을 사용하여 단결정 잉곳(Ingot)으로 결정 성장시킨다.
이렇게 성장된 실리콘 단결정 잉곳은 슬라이싱(Slicing), 랩핑(Lapping), 폴리싱(Polishing), 클리닝(Cleaning) 등 웨이퍼 가공공정을 거침으로써 실리콘 단결정 웨이퍼가 되어 반도체 디바이스 기판으로 사용하게 된다.
더 상세하게 그 공정을 살펴보면, 상기 단결정 잉곳을 트리밍(trimming)하여 적정한 형상과 크기로 표면을 다듬질하며, 트리밍된 잉곳은 그 길이방향을 따라 플랫(Flat)이 X-레이에 의해 검지된 후 원하는 방향으로 조정되며(Orientation Flattening), 잉곳 표면의 오염물질을 제거하는 잉곳에칭(ingot etching)을 수행한 다. 다음으로, 잉곳을 절단하여 실리콘 웨이퍼를 만드는 절단공정(slicing)이 수행되며, 절단된 웨이퍼의 가장자리를 라운딩처리(edge grinding)하고, 웨이퍼의 휨을 방지하고 평탄도를 유지하기 위하여 랩핑(lapping) 하며, 오염물을 화학적으로 에칭(chemical etching) 하여 제거한 후에, 잉곳 성장 후 불순물주입 등 웨이퍼의 전기적 조절을 곤란하게 하는 것을 방지하기 위한 열처리공정(heat treatment)을 수행하며, 상기 열처리된 슬라이스의 표면을 화학적 또는 기계적으로 폴리싱한 후 크리닝하고, 크리닝된 웨이퍼는 그 결함이나 방향성 등이 검사되고, 그 합격품에 대하여는 패키징되어 보관 및 출고된다.
상기 웨이퍼 가공공정은, 주된 공정을 나타낸 것으로, 다른 열처리 공정 등의 공정이 더해지거나, 공정순서가 교체될 수 있다. 즉, 추가적으로 화학기상증착(Chemical Vapor Deposition; CVD), 이미 만들어진 단결정 기판 표면에 산화막, 질화막, 폴리실리콘층 등을 형성하기 위한 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD), 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 혹은 단결정 기판 위에 그와 똑같은 원자배열을 가진 단결정층을 쌓는 에피택시 성장(Epitaxial Growth) 등의 박막을 증착하는 공정이 수행되기도 한다.
근래, 반도체 디바이스 기술의 비약적인 진보에 의한 반도체 디바이스의 고집적화가 현저하고, 이 진보에 따른, 실리콘 웨이퍼 등에 대한 품질요구도 보다 엄격해지고 있다. 반도체 디바이스의 제조는, 이와 같은 단결정 제조공정, 웨이퍼 가공공정을 거친 경면연마 웨이퍼를 이용하여 제조되고 있다. 디바이스 제조공정에서 는, 레지스트 패턴을 형성하는 공정이, 통상 20회 ~ 30회 정도 행해진다. 최근에는, 반도체 집적회로의 고집적화 ·고성능화가 점점 진행되고 있으며, 이것에 따라 회로패턴이 일층 미세화가 요구되고 있다. 이 진보에 따라, 디바이스의 베이스가 되는 실리콘 웨이퍼 등에 대한 품질요구도 보다 엄격해지고 있다.
이러한 실리콘 웨이퍼에 요구되는 중요품질 특성의 하나로서, 실리콘 웨이퍼의 형상품질이 문제가 된다. 즉, 상기와 같은 웨이퍼 가공공정 중에 통상, 두께 변화, 휨(혹은 왑 또는 뒤틀림, warpage), 구부러짐(혹은 보우, bow) 등과 같은 웨이퍼 상의 바람직하지 않은 표면 특성이 발생하여, 향후 Divice 제조 공정에 문제가 생기는 경우가 있다.
따라서, 상기 웨이퍼 가공공정 중에 쉽게 발생하는 웨이퍼의 휨 또는 구부러짐을 방지해야 하는데, 예를 들어 상기 표면특성의 분석과 웨이퍼의 휨, 구부러짐 등을 감소 및 제거할 수 있도록 공정들을 개량해야 한다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 본 발명은 웨이퍼의 휨 또는 구부러짐을 감소 및 제거할 수 있는 웨이퍼 제조 방법 및 이를 사용하여 제조되는 웨이퍼를 제공하는 것이다.
본 발명의 다른 목적은 상기 화학기상증착 공정에 투입되는 웨이퍼의 Bow(보우 또는 구부러짐)를 제어함으로써 웨이퍼의 휨(warpage) 및/또는 구부러짐(bow)을 감소 및/또는 제거할 수 있는 웨이퍼 제조 방법 및 이를 사용하여 제조되는 웨이퍼를 제공하는 것이다.
본 발명의 다른 목적은 랩핑(Lapping) 공정 시 웨이퍼의 Bow를 제어하여 웨이퍼의 휨(Warpage) 및/또는 구부러짐(Bow)을 감소 및/또는 제거할 수 있는 웨이퍼 제조 방법 및 이를 사용하여 제조되는 웨이퍼를 제공하는 것이다.
본 발명의 다른 목적은 기존 슬라이싱 후 Warp( Max ) 20㎛, Bow( Max ) 5㎛ 이상인 웨이퍼를 모두 폐기하던 작업방법을 변경하여, Warp( Max ) 20㎛, Bow( Max ) 5㎛의 웨이퍼들도 작업 방법의 변경을 통하여 생산에 기여하도록 하는 제조 기술 확보이다.
상기 목적을 달성하기 위한 본 발명에 따른 슬라이싱(Slicing), 래핑(Lappimg), 에칭(Etcing), 화학기상증착(Chemical Vapor Deposition; CVD), 폴리싱(Polishing), 에피성장(Epitaxial growing) 공정을 포함하는 웨이퍼 제조방법은, 상기 화학기상증착 공정에 투입되는 웨이퍼의 Bow(바우 또는 구부러짐)를 제어하는 단계를 더 포함하는 것을 특징으로 한다.
상기 Bow 제어 단계는 상기 래핑 공정에서 웨이퍼의 Bow가 "-" 값을 가지도록 제어하는 것을 특징으로 한다.
상기 웨이퍼의 Bow 제어 단계는 슬라이싱 공정 후에 웨이퍼의 Bow를 측정하는 단계; 및 상기 측정된 Bow 값이 "-"인 경우에는 상기 래핑공정에 상기 웨이퍼의 오목한 면이 상정반을 향하도록 그대로 투입하고, 상기 측정된 Bow 값이 "+"인 경우에는 상기 래핑공정에 상기 웨이퍼의 오목한 면이 상정반을 향하도록 뒤집어서 투입하는 웨이퍼 로딩 단계를 포함하는 것을 특징으로 한다.
상기 Bow 제어 단계는 상기 화학기상증착 공정에 투입되는 웨이퍼의 Bow가 - 5 ~ - 10㎛ 값을 가지도록 제어하는 것을 특징으로 한다.
상기 화학기상증착 공정은 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)법을 이용하는 것을 특징으로 하다.
상기 목적을 달성하기 위한 본 발명에 따른 화학기상증착 전에 웨이퍼의 Bow(바우 또는 구부러짐)를 제어하여 산화물 배면 실(Low Temperature Oxide; LTO)이 형성된 웨이퍼는 그 Bow(바우 또는 구부러짐)가 0.1 ~ 5 ㎛인 것을 특징으로 한다.
상기 웨이퍼의 Warp(휨 또는 뒤틀림)은 0.1~ 5 ㎛인 것을 특징으로 한다.
상기 LTO층의 두께는 3500~4000Å 인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 화학기상증착 전에 웨이퍼의 Bow(바우 또는 구부러짐)를 제어하여 p+ 기판의 한 면에 LTO층이 형성된 pp+ 실리콘 에피택셜 웨이퍼는 그 Bow가 10 ~ 20 ㎛인 것을 특징으로 한다.
상기 실리콘 에피택셜 웨이퍼의 Warp(휨 또는 뒤틀림)이 10 ~ 20 ㎛인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 화학기상증착 전에 웨이퍼의 Bow(보우 또는 구부러짐)를 제어하여 n+ 기판의 한 면에 LTO층이 형성된 nn+ 실리콘 에피택셜 웨이퍼는 그 Bow(보우 또는 구부러짐)가 10 ~ 20 ㎛인 것을 특징으로 한다.
상기 실리콘 에피택셜 웨이퍼의 Warp(휨 또는 뒤틀림)이 10 ~ 20 ㎛인 것을 특징으로 한다.
상기 LTO층의 두께는 3500~4000Å 인 것을 특징으로 한다.
일반적으로 이미 만들어진 단결정 기판 표면에 산화막, 질화막, 폴리실리콘층 등을 형성하기 위해 화학기상증착(Chemical Vapor Deposition; CVD)을 수행하는 과정에서 통상, 두께 변화, 휨(혹은 왑 또는 뒤틀림, warpage, 이하 "Warp" 이라 하기도 한다), 구부러짐(혹은 보우, 이하 "Bow"라 하기도 한다) 등과 같은 웨이퍼 상의 바람직하지 않은 표면 특성이 유발된다.
이에 따라, 웨이퍼 상의 막에 영향을 주는 압축력 또는 인장력에 해당하는 막 응력(film stress)에 의해 쉽게 휨 또는 뒤틀림 등이 일어나는 것을 개선하기 위해 표면특성을 더 잘 이해하고 휨, 뒤틀림 등을 감소 및/또는 제거하기 위한 기술 개발이 진행되어 왔다.
본 출원의 발명자들은 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)을 이용한 산화막 증착에 관한 연구 과정에서, PECVD는 웨이퍼의 형상품질 중에 하나인 BOW를 "-Bow"에서 "+Bow"로 변화시키는 것을 이용하여, 본 발명을 완성시키기에 이르렀다.
즉, 본 발명은 PECVD 장비 자체가 Wafer Bow 값을 -Bow 방향에서 +Bow 방향으로 변화 시키는 현상을 역이용하여 랩핑 공정에서부터 웨이퍼가 "-Bow" 값을 가지도록 작업하여 PECVD 공정에 제공 되는 웨이퍼는 그 Bow 값이 "-Bow"인 웨이퍼만 투입되도록 함으로써, 종래 "+Bow"와 "-Bow"가 섞인 상태인 웨이퍼가 PECVD 공정을 통해 웨이퍼가 제조되던 것을, "높은 -Bow" 상태인 웨이퍼가 PECVD 공정을 통해 적절한 "+Bow" 상태의 웨이퍼(거의 편평한)로 제조되도록 한 것이다. 또한, 본 발명자들은 PECVD 공정에 투입되는 웨이퍼의 Bow 값의 차이에 따라 Warp도 변화되는 것을 발견하였다.
이하, 첨부된 도면을 기초로 실시 예를 통하여 본 발명을 더욱 상세하게 설명하기로 한다. 이들 실시 예는 단지 본 발명을 예시하기 위한 것이므로, 본 발명의 범위가 이들 실시 예에 의해 제한되는 것은 아니다.
일반적으로 화학기상증착(Chemical Vapor Deposition; CVD)법에 의한 박막형성 기술은 다양한 종류의 균일한 박막의 두께와 저항을 얻을 수 있으며, 특히 양질의 다결정 실리콘, 실리콘 질화막, 실리콘 산화막을 적은 비용으로 대량생산할 수 있기 때문에 디바이스 제조에 널리 이용된다.
특히, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)법은 플라즈마를 이용하여 300℃ 전후의 비교적 저온에서 증착 공정을 수행하는 것으로서, 전계에 의해 유도된 플라즈마에 의해 높은 에너지를 얻은 전자가 중성 상태의 가스 분자와 충돌하여 가스 분자를 분해하고, 이 분해된 가스 원자가 웨이퍼 기판에 부착되는 반응을 이용하여 박막을 증착시키는 방법이다. 따라서, 높은 열 에너지를 사용하는 APCVD(Atmospheric Pressure CVD)나 LPCVD(Low Pressure CVD) 공정에서 발생되는 증발, 용융, 외확산(out-diffusion) 등의 단점을 개선할 수 있다. 또한, 증착 속도도 빠르고, 접착도와 단차 피복성도 우수하여 금 속, 화합물 반도체. 그리고 폴리머 기판에 Si3N4 나 SiO2 등의 박막을 형성할 때 효과적으로 사용할 수 있다.
그러나, 여전히 CVD 막은 공정 조건에 따라 크게 변하기 때문에, 최종 제조된 웨이퍼 상에 휨, 구부러짐 등과 같은 바람직하지 않은 표면 특성을 감소 및/또는 제거해야 한다.
본 발명에 따른 실시 예에서는, PECVD 법을 사용하여 저온 산화물 배면 실(Low Temperature Oxide; LTO)이 형성된 웨이퍼, 실리콘 에피택셜 웨이퍼를 제조하였다.
본 발명의 실시 예에 따른 웨이퍼 제조방법은 슬라이싱(Slicing), 랩핑(Lapping), 에칭(Etching), 화학기상증착(Chemical Vapor Deposition; CVD), 폴리싱(Polishing), 에피성장(Epitaxial growing) 공정을 포함하는 웨이퍼 제조방법에 있어서, 상기 화학기상증착 공정에 투입되는 웨이퍼의 Bow(보우 또는 구부러짐)를 제어하는 단계를 더 포함한다. 상기 화학기상증착 공정은 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방법을 이용하는 것이 바람직하다.
상기 Bow 제어 단계 상기 랩핑(Lapping Process) 공정에서 웨이퍼의 Bow가 "-" 값을 가지도록 제어하는 것이 바람직하다.
도1a는 본 발명에 따라 제조된 웨이퍼의 휨을 측정하는 단면도, 도1b는 본 발명에 따라 제조된 웨이퍼의 구부러짐을 측정하는 단면도이다. 도1a 및 도1b를 참 조하면, 본 발명에서 휨은 흡착 고정되지 않은 상태에서 웨이퍼의 기준면(reference plane)으로부터 중심면(median surface)까지의 최대 편차와 최소 편차의 차이를 말하며, 구부러짐은 흡착 고정되지 않은 상태에서 활 모양으로 굽은 웨이퍼의 중심점과 웨이퍼의 기준면으로부터 웨이퍼 중심 면과의 거리를 말한다.
도2a 및 도2b는 랩핑 공정에서 웨이퍼의 Bow(보우 또는 구부러짐)를 제어하는 단계를 간략하게 나타낸 도면이다.
도2a 및 도2b를 참조하여, 상기 웨이퍼의 Bow(보우 또는 구부러짐)를 제어하는 단계를 보다 상세하게 설명하면, 슬라이싱 공정 후에 웨이퍼의 Bow를 측정하는 단계; 및 상기 측정된 Bow 값이 "-"인 경우(
Figure 112005077840915-pat00001
)에는 상기 래핑공정에 상기 웨이퍼의 오목한 면이 상정반을 향하도록 그대로 투입하고(도2a), 상기 측정된 Bow 값이 "+"인 경우(
Figure 112005077840915-pat00002
)에는 상기 래핑공정에 상기 웨이퍼의 오목한 면이 상정반을 향하도록 뒤집어서 투입(도2b)하는 웨이퍼 로딩 단계를 포함하여 구성된다. 즉, 상기 Bow 제어 단계에서는 상기 웨이퍼가 - 5 ㎛ 이상의 Bow 값을 갖도록 제어한다.
우선, 결정 성장공정을 통해 제조된 단결정 잉곳(ingot)을 슬라이스한다.
다음으로, 상기와 같이 슬라이스 된 잉곳의 구부러짐(Bow) 및/또는 휨(Warp)을 ADE 용량기구(capacitive tool)를 사용하여 측정한다.
이때, 도2a와 같이 측정된 Bow 값이 "-"인 경우(
Figure 112005077840915-pat00003
)에는 래핑공정에 상기 웨이퍼의 오목한 면이 상정반을 향하도록 그대로 투입한다.
그러나, 도2b와 같이 측정된 Bow 값이 "+"인 경우(
Figure 112005077840915-pat00004
)에는 래핑공정에 상기 웨이퍼의 오목한 면이 상정반을 향하도록 뒤집어서 투입한다. 이때, 상기 웨이퍼 는 5 ㎛ 이상의 Bow 절대 값을 가지며, 뒤집어서 래핑공정에 투입될 때는 결과적으로 - 5 ㎛ 이상 값을 가지도록 하는 것이 바람직하다.
이는 상기 PECVD법을 이용한 산화막 증착공정은 웨이퍼의 형상품질 중에 하나인 BOW를 "-Bow"에서 "+Bow"로 변화시키는 성질을 이용한 것이다. 즉, 상기와 같은 본 발명의 웨이퍼 제조방법에 의하면, 래핑 공정에 투입되는 모든 웨이퍼는 "-Bow" 값을 가지도록 제어하여 결국, PECVD 공정에서는 "-Bow" 값을 가지는 웨이퍼만 투입되도록 함으로써 "높은 -Bow" 상태인 웨이퍼도 PECVD 공정을 통해 적절한 "+Bow" 상태의 웨이퍼가 제조되도록 한 것이다. 이에 따라, 본 발명의 구성에 의하면, 종래의 "+Bow" 상태인 웨이퍼가 PECVD 공정을 통해 "높은 +Bow" 상태의 웨이퍼가 제조되던 문제점을 간단히 해결할 수 있다.
뿐만 아니라, PECVD 공정에 투입되는 웨이퍼의 Bow 값의 차이에 따라 Warp 값도 변화되기 때문에 PECVD 공정에 투입되는 웨이퍼의 Bow 값을 제어함으로써 Warp 값의 불량도 제어할 수 있다.
도3에 상기 각 공정이 진행됨에 따른 휨(Warpage) 형상 변화 및 Warp과 Bow 값의 변화를 나타내었다.
상기 PECVD 공정이 완료된 후에는 웨이퍼의 에지 영역 상의 모든 LTO 막과 웨이퍼 전면의 모든 미량의 LTO막을 제거하기 위해 웨이퍼는 LTO 에지 처리를 할 수 있다. 에지 제거는 일반적으로 0.3mm이다.
또한, 에지 제거 공정에 이어서, 웨이퍼는 에지 폴리싱(edge polishing) 및 에지 폴리시 세정(edge polish cleaning) 처리될 수 있다. 에지 폴리시 세정에서는 HF 농도가 일반적으로 0.02-0.5%인 HF/O3 용액이 사용된다. 에지 폴리싱 세정 공정은 LTO 배면 실의 두께를 일반적으로 5-30nm제거한다.
본 발명의 실시 예에 따른 화학기상증착 전에 웨이퍼의 Bow(보우 또는 구부러짐)를 제어하여 산화물 배면 실(Low Temperature Oxide; LTO)이 형성된 웨이퍼는 ADE 용량기구(capacitive tool)로 측정했을 때, 일반적으로 5㎛ 미만, 바람직하게는 0 ㎛ 에 가까운 Bow 값을 갖는다.
도4에 PECVD 전후의 BOW 값 경향성을 투입되는 웨이퍼의 Bow 값에 따라 나타내었고, 도5에 PECVD 전후의 Warp 값 경향성을 투입되는 웨이퍼의 Bow 값에 따라 각각 나타내었다. 도4 및 도5를 참조할 때, 투입되는 웨이퍼의 Bow 값의 차이에 따라 PECVD 공정 이후에 Warp의 변화 값에 차이가 있음을 알 수 있다. 또한, PECVD 공정 진행시 Bow의 방향이 바뀌면서 warp 변화도 줄어드는 경향이 있음을 알 수 있다.
하기 표1에 상기 도4 및 도5의 실시 예 1 내지 4의 Bow 및 Warp 값을 나타내었다.
구분 Bow(구부러짐, ㎛) Warp(휨, ㎛)
실시예 1 0 ~ 5 5 ~ 10
실시예 2 0 ~ 5 10 ~ 15
실시예 3 -1 ~ 1 5 ~ 10
실시예 4 -5 ~ -3 10 ~ 15
상기 웨이퍼는 슬라이싱, 래핑, 웨이퍼의 Bow(보우 또는 구부러짐) 제어, 에칭, 화학기상증착, 폴리싱 단계를 거쳐 제조된 것이나, 다른 열처리 공정 등의 공정이 더해지거나, 공정 순서가 교체되는 경우에도 본 발명의 기술적 사상 내에서 실시 가능함은 명백하며, 본 발명의 범위에서 제한되는 것은 아니다.
또한, 본 발명의 다른 실시 예에 따른 화학기상증착 전에 웨이퍼의 Bow(바우 또는 구부러짐)를 제어하여 P+ 기판의 한 면에 LTO층이 형성된 P/P+ 실리콘 에피택셜 웨이퍼 또는 N+ 기판의 한 면에 LTO층이 형성된 N++ 실리콘 에피택셜 웨이퍼는, 실리콘 에피택셜 웨이퍼는 ADE 용량기구(capacitive tool)로 측정했을 때, 일반적으로 25㎛ 미만, 바람직하게는 20㎛미만의 구부러짐을 갖는다.
또한, 상기 P+ 기판의 한 면에 LTO층이 형성된 P/P+ 실리콘 에피택셜 웨이퍼 또는 N+ 기판의 한 면에 LTO층이 형성된 N++ 실리콘 에피택셜 웨이퍼는 ADE 용량기구(capacitive tool)로 측정했을 때, 일반적으로 25㎛ 미만, 바람직하게는 20㎛미만의 휨을 가진다.
이때, P+ 기판의 한 면에 LTO층이 형성된 P/P+ 실리콘 에피택셜 웨이퍼 또는 N+ 기판의 한 면에 LTO층이 형성된 N++ 실리콘 에피택셜 웨이퍼는 LTO 배면 실 두께 3500 ~ 4500Å, 에피 두께 20-25㎛인 것이 바람직하다.
또한, LTO 배면 실뿐만 아니라, 폴리실리콘 층도 웨이퍼와 LTO 배면 실 사이에 포함되는 것이 바람직하다. 이때, 폴리실리콘층의 두께는 0.5-2㎛인 것이 바람직하다. 상기 폴리실리콘층은 불순물과 금속 오염물에 대한 외부게터링(gettering)으로서 작용한다.
도6에는 에칭, LPCVD, PECVD, SSG(Single Slide Grinding), 폴리싱, 에피 성장 단계에 따른 Bow 값의 변화 결과를 나타내었으며. 도7에는 도6의 공정 진행에 따른 Warp 값의 변화 결과를 나타내었다.
상기 실시예에 따른 실리콘 에피택셜 웨이퍼는 슬라이싱, 래핑, 이퍼의 Bow(바우 또는 구부러짐) 제어, 에칭, 화학기상증착, 폴리싱, 에피성장 단계를 거쳐 제조된 것이다. 그러나, 상기 슬라이싱, 래핑, 웨이퍼의 Bow 제어, 에칭, 화학기상증착, 폴리싱 단계를 포함하는 웨이퍼 제조방법은 주된 공정을 나타낸 것으로, 다른 열처리 공정 등의 공정이 더해지거나, 공정 순서가 교체되는 경우에도 본 발명의 기술적 사상 내에서 실시가능함은 명백하며, 본 발명의 범위에서 제한되는 것은 아니다.
본 발명은 상기 실시예에 한정되지 않으며 당분야에서의 통상의 지식을 가진자에 의하여 본 발명의 기술적 사상 내에서 많은 변형에 의한 실시가능함은 명백하다.
이상과 같은 본 발명에 따른 웨이퍼 제조 방법 및 이를 사용하여 제조되는 웨이퍼는 다음과 같은 효과가 있다.
본 발명의 웨이퍼 제조 방법 및 이를 사용하여 제조되는 웨이퍼는 화학기상증착 공정에 투입되는 웨이퍼의 Bow(바우 또는 구부러짐)를 제어함으로써, 웨이퍼 가공공정의 생산성을 향상시킬 수 있다는 탁월한 효과가 있다.
본 발명의 웨이퍼 제조 방법 및 이를 사용하여 제조되는 웨이퍼는 종래의 슬 라이싱 후 Warp( Max ) 20㎛, Bow( Max ) 5㎛ 이상으로서 모두 폐기하던 웨이퍼들도 사용할 수 있게 함으로써, 웨이퍼 가공공정의 생산성을 향상시킬 수 있다는 탁월한 효과가 있다.
또한, 본 발명의 웨이퍼 제조 방법 및 이를 사용하여 제조되는 웨이퍼는 웨이퍼의 휨(warpage) 및/또는 구부러짐(bow)을 감소 및/또는 제거할 수 있다는 우수한 효과가 있다.

Claims (13)

  1. 슬라이싱(Slicing), 래핑(Lappimg), 에칭(Etcing), 화학기상증착(Chemical Vapor Deposition; CVD), 폴리싱(Polishing), 에피성장(Epitaxial growing) 공정을 포함하는 웨이퍼 제조방법에 있어서,
    상기 화학기상증착 공정에 투입되는 웨이퍼의 Bow(바우 또는 구부러짐)를 제어하는 단계를 더 포함하는데, 상기 Bow 제어 단계는 상기 래핑 공정에서 웨이퍼의 Bow가 "-" 값을 가지도록 제어하는 것을 특징으로 하는 웨이퍼 제조방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 웨이퍼의 Bow 제어 단계는
    슬라이싱 공정 후에 웨이퍼의 Bow를 측정하는 단계; 및
    상기 측정된 Bow 값이 "-"인 경우에는 상기 래핑공정에 상기 웨이퍼의 오목한 면이 상정반을 향하도록 그대로 투입하고, 상기 측정된 Bow 값이 "+"인 경우에는 상기 래핑공정에 상기 웨이퍼의 오목한 면이 상정반을 향하도록 뒤집어서 투입하는 웨이퍼 로딩 단계를 포함하는 것을 특징으로 하는 웨이퍼 제조방법.
  4. 제1항 또는 제3항에 있어서,
    상기 Bow 제어 단계는 상기 화학기상증착 공정에 투입되는 웨이퍼의 Bow가 - 5 ~ - 10㎛ 값을 가지도록 제어하는 것을 특징으로 하는 웨이퍼 제조방법.
  5. 제1항에 있어서,
    상기 화학기상증착 공정은 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)법을 이용하는 것을 특징으로 하는 웨이퍼 제조방법.
  6. 화학기상증착 전에 웨이퍼의 Bow(바우 또는 구부러짐)를 제어하여 산화물 배면 실(Low Temperature Oxide; LTO)이 형성된 웨이퍼로서,
    상기 웨이퍼의 Bow는 0.1 ~ 5 ㎛인 것을 특징으로 하는 LTO가 형성된 웨이퍼.
  7. 제6항에 있어서,
    상기 웨이퍼의 Warp(휨 또는 뒤틀림)은 0.1~ 5 ㎛인 것을 특징으로 하는 LTO가 형성된 웨이퍼.
  8. 제6항 또는 제7항 중 어느 한 항에 있어서,
    상기 LTO층의 두께는 3500~4000Å 인 것을 특징으로 하는 LTO가 형성된 웨이퍼.
  9. 화학기상증착 전에 웨이퍼의 Bow(바우 또는 구부러짐)를 제어하여 p+ 기판의 한 면에 LTO층이 형성된 pp+ 실리콘 에피택셜 웨이퍼로서,
    상기 웨이퍼의 Bow는 10 ~ 20 ㎛인 것을 특징으로 하는 실리콘 에피택셜 웨이퍼.
  10. 제8항에 있어서,
    상기 실리콘 에피택셜 웨이퍼의 Warp(휨 또는 뒤틀림)이 10 ~ 20 ㎛인 것을 특징으로 하는 실리콘 에피택셜 웨이퍼.
  11. 화학기상증착 전에 웨이퍼의 Bow(보우 또는 구부러짐)를 제어하여 n+ 기판의 한 면에 LTO층이 형성된 nn+ 실리콘 에피택셜 웨이퍼로서,
    상기 웨이퍼의 Bow(보우 또는 구부러짐)는 10 ~ 20 ㎛인 것을 특징으로 하는 실리콘 에피택셜 웨이퍼.
  12. 상기 실리콘 에피택셜 웨이퍼의 Warp(휨 또는 뒤틀림)이 10 ~ 20 ㎛인 것을 특징으로 하는 실리콘 에피택셜 웨이퍼.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 LTO층의 두께는 3500~4000Å 인 것을 특징으로 하는 LTO가 형성된 웨이 퍼.
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