KR100927306B1 - 나노토포그라피가 개선된 웨이퍼 제조 방법 - Google Patents

나노토포그라피가 개선된 웨이퍼 제조 방법 Download PDF

Info

Publication number
KR100927306B1
KR100927306B1 KR1020080033607A KR20080033607A KR100927306B1 KR 100927306 B1 KR100927306 B1 KR 100927306B1 KR 1020080033607 A KR1020080033607 A KR 1020080033607A KR 20080033607 A KR20080033607 A KR 20080033607A KR 100927306 B1 KR100927306 B1 KR 100927306B1
Authority
KR
South Korea
Prior art keywords
wafer
nanotopography
lapping
flatness
lower plate
Prior art date
Application number
KR1020080033607A
Other languages
English (en)
Other versions
KR20090108271A (ko
Inventor
이창훈
김재선
김현우
Original Assignee
주식회사 실트론
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 실트론 filed Critical 주식회사 실트론
Priority to KR1020080033607A priority Critical patent/KR100927306B1/ko
Publication of KR20090108271A publication Critical patent/KR20090108271A/ko
Application granted granted Critical
Publication of KR100927306B1 publication Critical patent/KR100927306B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02013Grinding, lapping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02016Backside treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)

Abstract

래핑 장비의 하정반 형상 및 평탄도가 최종 완성된 웨이퍼의 나노토포그라피에 미치는 영향을 분석하고, 웨이퍼의 나노토포그라피를 개선할 수 있는 웨이퍼 제조 방법을 제공한다. 본 발명의 웨이퍼 제조 방법은, 슬라이싱 공정, 래핑 공정, 에칭 공정, 연삭 공정 및 연마 공정을 포함하되, 상기 래핑 공정에서 사용하는 래핑 장비의 하정반의 형상을 일정 주기로 측정하여 그 형상이 위로 볼록하고 평탄도가 소정 기준치보다 크면, 상기 래핑 공정 이후에 진행되는 공정에서 웨이퍼의 앞뒷면을 뒤집어서 진행하는 것을 특징으로 한다.
웨이퍼, 나노토포그라피, 래핑, 정반 평탄도, 웨이퍼 반전

Description

나노토포그라피가 개선된 웨이퍼 제조 방법{Method for manufacturing of silicon wafer improved in nanotopography}
본 발명은 웨이퍼 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼의 나노토포그라피(Nanotopography)를 개선할 수 있는 웨이퍼 제조 방법에 관한 것이다.
반도체 소자 등을 제조하는 원재료인 단결정 실리콘 웨이퍼 등의 웨이퍼는 크게, 쉐이핑(shaping) 공정, 연마(polishing) 공정, 세정(cleaning) 공정을 거쳐 제조되며, 에피택셜층을 성장시키는 공정을 선택적으로 더 수행할 수 있다. 쉐이핑 공정은 다시, 잉곳(ingot) 형태의 단결정을 웨이퍼 형태로 자르는 슬라이싱(slicing) 공정, 슬라이싱 공정에 기인하는 결함을 제거하고 두께와 평탄도를 제어하기 위해 웨이퍼를 기계적으로 연마하는 래핑(lapping) 공정, 래핑 공정에 기인하는 결함을 화학적으로 제거하는 에칭(etching) 공정, 에칭 공정에 기인하는 결함을 제거하고 평탄도를 제어하는 연삭(grinding) 공정으로 세분할 수 있다.
한편, 웨이퍼의 물성과 품질은 웨이퍼로부터 제조되는 반도체 소자의 품질 또는 양·불량에 직접적으로 영향을 미치게 되므로, 반도체 소자 제조사는 웨이퍼에 대하여 갈수록 다양한 항목에 엄격한 품질을 요구하고 있다. 이러한 품질 항목 중의 하나로서 최근에 대두되고 있는 것이 나노토포그라피이다. 나노토포그라피는 웨이퍼 평탄도(Flatness)와 표면 거칠기(Roughness)의 중간 영역에 존재하는 표면 결정인자로서, 웨이퍼의 미세굴곡에 의하여 그 품질 특성이 결정되어지는 인자이기도 하다. 최근의 반도체 공정에서는 나노토포그라피의 중요성이 점차 커지고 있으며, 웨이퍼의 미세굴곡을 제어하는 여러 방법에 대한 고찰 및 새로운 방법에 대한 연구가 진행되고 있다.
그러나, 아직까지 나노토포그라피에 영향을 미치는 인자나 나노토포그라피의 제어 또는 개선 원리는 명확히 알려져 있지 않으며, 막연히 연마 공정이나 연삭 공정이 거론되고 있는 실정이다. 따라서, 나노토포그라피에 관해서는, 단지 사후적으로 연마 공정 이후에 웨이퍼의 나노토포그라피를 측정함으로써 웨이퍼의 양·불량을 판별하고 있는 실정이라고 해도 과언이 아니다.
본 발명은 상기와 같은 과제를 해결하기 위해 창안된 것으로서, 웨이퍼의 나노토포그라피(Nanotopography)를 개선할 수 있는 웨이퍼 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명자들은 래핑 공정에서의 정반 형상이 웨이퍼의 나노토포그라피에 영향을 미침을 알아내고 이를 개선할 수 있는 방법을 강구함으로써 본 발명을 완성하게 되었다.
즉, 본 발명에 따른 웨이퍼 제조 방법은, 종래와 마찬가지로, 슬라이싱 공정, 래핑 공정, 에칭 공정, 연삭 공정 및 연마 공정을 포함하되, 상기 래핑 공정에서 사용하는 래핑 장비의 하정반의 형상을 일정 주기로 측정하여 그 형상이 위로 볼록하고 평탄도가 제1 기준치보다 크면, 상기 래핑 공정 이후에 진행되는 공정에서 웨이퍼의 앞뒷면을 뒤집어서 진행하는 것을 특징으로 한다.
여기서, 상기 웨이퍼의 직경이 300mm일 때, 상기 제1 기준치는 40~60㎛인 것이 적절하다.
또한, 상기 하정반의 형상이 위로 볼록하고 평탄도가, 상기 제1 기준치보다 큰 제2 기준치보다 크면, 나노토포그라피가 너무 악화되어 웨이퍼의 앞뒷면을 뒤집더라도 나노토포그라피의 개선 효과가 미미하다. 따라서, 이러한 경우에는 하정반의 드레싱을 행하는 것이 바람직하다.
여기서, 상기 웨이퍼의 직경이 300mm일 때, 상기 제2 기준치는 140~160㎛인 것이 적절하다.
본 발명에 의하면, 래핑 장비의 하정반의 형상을 측정하고 그 평탄도가 일정 기준치를 넘는 경우 웨이퍼의 앞뒷면을 뒤집어 래핑 이후 공정을 진행하는 간단한 방법으로 웨이퍼의 나노토포그라피를 개선할 수 있다. 또한, 통상 연마 공정 이후에 행해지는 복잡한 나노토포그라피의 측정 대신에, 래핑 공정에서 상대적으로 간단한 하정반의 평탄도를 측정하는 것만으로도 웨이퍼의 나노토포그라피를 개선할 수 있어 매우 경제적이다.
이하에서는 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원 시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
먼저, 도 1 및 도 2를 참조하여 래핑 장비의 하정반 형상 및 평탄도에 따라 웨이퍼 표면의 나노토포그라피가 어떻게 변화하는지에 대하여 설명한다. 여기서, 웨이퍼는 직경 300mm 규격의 실리콘 단결정 웨이퍼를 예로 들어 설명하나 본 발명이 이에 한정되는 것은 아니다.
도 1은 래핑 장비의 하정반 형상 및 평탄도에 따른 웨이퍼 표면의 나노토포그라피를 나타내는 나노토포그라피 맵으로, 이 웨이퍼의 나노토포그라피는 연마 공정까지 완료된 후에 측정 장비를 이용하여 측정한 결과이다. 도 1의 (a) 내지 (c)에서 각 맵의 하단에 기재된 '오목' 또는 '볼록'은 래핑 장비의 하정반의 형상을 나타내는 용어로서 '오목'은 하정반의 중앙부가 주변부보다 낮은 상태이고, '볼록'은 하정반의 중앙부가 주변부보다 높은 상태임을 의미한다. 또한, 괄호 안의 '-'는 하정반의 형상이 '오목'함을, '+'는 '볼록'함을 의미하며, 부호 뒤의 수치는 하정반의 평탄도를 나타내는 것으로 이 값이 클수록 오목 또는 볼록한 정도가 큼을 의미한다. 여기서, 평탄도(flatness)는 국소적 평탄도가 아니라 하정반 전체의 평탄도로서 수평면에 평행하게 놓여진 하정반의 최고 높이와 최저 높이의 차이값(peak-to-valley value)에 해당한다. 또한, 각 맵에서 흑백 계조로 표현된 것은 웨이퍼 표면의 굴곡을 나타내는 것으로, 검은색에 가까울수록 표면으로부터 움푹 들어간 것(골)을 의미하고, 하얀색에 가까울수록 표면으로부터 많이 솟아 있음(산)을 의미한다. 흑백 계조가 구체적으로 대응되는 굴곡의 정도는 각 맵의 오른쪽에 참조 막대로 나타나 있다. 참조 막대 상하에 기재된 수치의 단위는 nm이다. 이상의 도 1에 관한 설명은 도 3에도 그대로 적용된다.
한편, 래핑 장비는 여러 가지 타입이 있을 수 있으나, 여기서는 웨이퍼를 상 하정반의 사이에 끼우고 웨이퍼의 양면을 동시에 기계적으로 연마함으로써 래핑하는 장비를 예로 들어 설명한다. 이 경우 래핑 장비의 정반은 상하 두 개가 존재하지만, 웨이퍼의 평탄도나 나노토포그라피에 주된 영향을 미치는 쪽은 하정반이므로 이하에서는 하정반의 형상 및 평탄도와 관련하여 설명한다.
도 2는 도 1에 도시된 각 나노토포그라피 맵에 대응하여 웨이퍼의 나노토포그라피 값을 그래프로 나타낸 것으로 도 2의 횡축에 기재한 (a) 내지 (c)는 도 1의 (a) 내지 (c)에 각각 대응한다. 도 2의 종축은 나노토포그라피 값을 나타내는 것으로 그 단위는 nm이다.
여기서, 웨이퍼의 나노토포그라피를 측정하는 방법을 설명하면 다음과 같다. 전술한 바와 같이 나노토포그라피는 평탄도와 표면 거칠기의 중간 영역에 있는 표면 결정인자로서, 먼저 측정 장비를 이용하여 웨이퍼의 표면에 대하여 소정 크기의 윈도우(윈도우의 크기는 요구하는 사양에 따라 다른데 본 실시예에서는 10mm×10mm로 하였고 도 2의 종축에 윈도우 크기를 기재하였다)를 일정 부분만큼 중첩해가면서 스캔하여 각 윈도우 내의 웨이퍼 표면의 고저차(peak-to-valley value)를 구한다. 이렇게 구한 각 윈도우별 고저차 즉, 윈도우별 나노토포그라피의 분포 곡선을 그리면 정규분포 곡선이 얻어진다. 이 정규분포 곡선의 아래쪽 면적의 상위 소정 비율(요구하는 사양에 따라 다른데 본 실시예에서는 0.05%를 취하였다)에 속하는 윈도우들의 나노토포그라피 값의 하한값이 웨이퍼의 대표 나노토포그라피 값이 된다. 도 2의 그래프에서 각 점들은 각 웨이퍼들의 대표 나노토포그라피 값을 그래프 상에 찍은 것이고, 꺽은 선으로 나타낸 것이 상기 (a) 내지 (c)의 평균값을 이은 것이다. 이상의 도 2에 관한 설명은 도 4 및 도 5에도 그대로 적용된다.
도 1 및 도 2를 참조하면, 래핑 장비의 하정반 형상이 오목하거나 평탄할 때보다는 볼록할 때, 그리고 볼록한 정도가 심할수록 웨이퍼 표면의 나노토포그라피가 증가하는 것으로 나타난다. 구체적으로, 하정반의 볼록한 정도가 심할수록 웨이퍼의 나노토포그라피가 증가함과 함께, 웨이퍼 가장자리에 하얀색의 링 모양 띠(A)가 나타난다. 즉, 웨이퍼 가장자리가 링 모양으로 볼록하게 점차 솟아오르게 되어 웨이퍼의 나노토포그라피에 악영향을 미친다.
이상의 결과로부터, 하정반 형상 및 평탄도를 측정하여 볼록한 상태가 심한 경우 하정반을 드레싱(dressing)하거나 교체함으로써 최종 웨이퍼의 나노토포그라피를 개선할 수 있음을 알 수 있다.
일반적으로, 래핑 공정을 반복적으로 수행함에 따라 래핑 장비의 하정반도 마모되는데, 이때 하정반의 중앙부보다는 주변부가 더 많이 마모되므로, 처음에는 평탄하거나 약간 오목한 형상이었다가 시간이 지남에 따라 볼록한 형상으로 되고 볼록한 정도(평탄도)도 커지게 된다. 그래서, 종래의 래핑 장비 관리에서도 종종 하정반의 평탄도를 측정하여 평탄도가 일정한 수준(예컨대 +150㎛)을 넘으면 하정반의 드레싱이나 교체를 행하였다. 그러나, 이는 웨이퍼의 평탄도를 개선하기 위한 것으로 웨이퍼의 나노토포그라피 개선과는 무관한 것이었다. 래핑 장비의 하정반 형상 및 평탄도가 최종 웨이퍼의 나노토포그라피와 관련된다는 점과 구체적 상관관계는 상술한 실험에 의해 비로소 명확히 되었다.
본 발명자들은 여기에 머무르지 않고 다음과 같은 실험을 행하였다. 즉, 하 정반 형상이 볼록한 상태에서 래핑 공정을 수행한 웨이퍼들에 대하여, 일부는 웨이퍼의 앞뒷면을 뒤집어 후속 공정(에칭, 연삭, 연마 공정)을 진행하고, 나머지 일부는 그대로 후속 공정을 진행한 다음 각 경우의 나노토포그라피를 측정하였다. 도 3 및 도 4에서 (a)가 웨이퍼의 앞뒷면을 뒤집어 후속 공정을 진행한 경우이고, (b)가 그대로 후속 공정을 진행한 경우이다. 한편, 도 3 및 도 4에 나타낸 웨이퍼들의 래핑 공정시 하정반의 평탄도는 +80㎛로 볼록한 상태였다.
도 3을 참조하면, (b)의 웨이퍼의 앞뒷면을 그대로 하여 후속 공정을 진행한 경우에는, 전술한 바와 같이 웨이퍼 가장자리에 하얀색 띠(A)가 발생하는 반면, (a)의 웨이퍼 앞뒷면을 뒤집어 후속 공정을 진행한 경우에는, 상기 하얀색 띠(A)에 대응하는 검은색 띠(B)가 나타나서 웨이퍼 가장자리가 링 모양으로 오목하게 들어감을 알 수 있다. 한편, 각 경우의 평균 나노토포그라피 값을 보면, 도 4에 나타낸 바와 같이, (b)의 경우는 18.5778nm인 반면, (a)의 경우는 16.7444nm로 약 2nm 정도 개선됨을 알 수 있다.
이와 같이 웨이퍼의 앞뒷면을 뒤집어 후속 공정을 진행하면 웨이퍼의 나노토포그라피가 개선되는데, 그 원인은 정확히 규명할 수 없으나, 래핑 공정에서 웨이퍼 앞뒷면에 나타난 비대칭성이, 웨이퍼를 뒤집음에 따라 래핑 이후의 후속 공정 중 웨이퍼의 양면에 동시에 적용하는 양면 연삭 공정이나 양면 연마 공정에서 상쇄되기 때문인 것으로 생각된다.
한편, 도 5는 래핑 장비의 하정반 형상 및 평탄도에 따른 웨이퍼 표면의 나노토포그라피를 나타내는 그래프로서, 도 2보다 평탄도가 더욱 악화된 경우를 포함 하여 나타낸 것이다.
도 5를 참조하면, 도 2를 참조하여 설명한 경향 즉, 하정반 형상이 볼록해지고 볼록한 정도가 심할수록 최종 웨이퍼의 나노토포그라피가 악화되는 것을 확인할 수 있다. 따라서, 웨이퍼의 반전 여부와 무관하게 드레싱 등을 통하여 하정반의 볼록한 정도를 개선하는 것으로도 나노토포그라피를 수 nm 정도 개선할 수 있다. 또한, 하정반의 볼록한 정도가 너무 심하면(+190㎛의 경우) 웨이퍼의 앞뒷면을 뒤집어서 후속 공정을 진행하여 나노토포그라피를 개선하더라도 요구되는 품질 사양을 만족하기 어렵게 되므로, 이러한 경우에는 하정반의 드레싱이나 교체를 행하는 것이 바람직함을 알 수 있다.
이상의 결과로부터 본 발명에 따른 웨이퍼 제조 방법을 정리하면, 잉곳을 웨이퍼 형태로 얇게 절단하는 슬라이싱 공정, 절단된 웨이퍼의 양면을 기계적으로 연마하는 래핑 공정, 래핑 공정에 기인하는 결함 및 손상을 제거하는 에칭 공정, 에칭 공정에 기인하는 결함을 제거하는 연삭 공정, 및 연삭된 웨이퍼 표면을 경면 연마하는 연마 공정을 포함하되, 래핑 장비의 하정반 형상 및 평탄도에 따라 웨이퍼를 반전하여 래핑 이후의 후속 공정을 진행한다. 여기서, 본 발명의 특징적인 부분이라 할 수 있는 웨이퍼 반전 여부를 포함한 나노토포그라피를 제어하는 과정을 도 6을 참조하여 설명한다.
도 6을 참조하면, 먼저 일정한 주기로(작업량에 따라 다르겠지만, 예컨대 하루에 한 번이나 수백 장의 웨이퍼에 대하여 래핑 공정을 수행한 후) 래핑 장비의 하정반 평탄도를 측정한다(S10). 여기서 평탄도는 하정반의 형상을 포함한 개념으 로서 평탄도 값이 (+)이면 하정반이 볼록한 것을 의미하고, (-)이면 오목한 것을 의미한다.
이어서, 측정된 평탄도가 소정의 제1 기준치 ref 1(예를 들어 +50㎛)과 비교하여(S20), 하정반의 평탄도가 제1 기준치보다 크면 래핑 이후의 후속 공정에서 웨이퍼를 반전하여 진행하고(S30), 그렇지 않으면 웨이퍼를 반전하지 않고 그대로 하여 후속 공정을 진행한다(S40).
또한, 하정반의 평탄도가 제1 기준치보다 큰 경우에는, 다시 하정반의 평탄도와 제2 기준치 ref 2(제1 기준치 ref 1보다 큰 값으로 예컨대 +150㎛)와 비교하여(S50), 하정반의 평탄도가 제2 기준치보다 크면 하정반을 드레싱하거나(S60) 교체하는 등의 래핑 장비 관리를 행하는 것이 바람직하다. 한편, 이 경우에는 웨이퍼를 반전하여 후속 공정을 진행하더라도 요구되는 나노토포그라피를 만족하지 않게 될 가능성이 높으므로, 이러한 하정반에서 래핑된 웨이퍼에 대해서는 후속 공정을 진행하지 않고 불량 처리를 하여 비용을 절감할 수도 있다.
이상에서 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다. 예를 들어, 전술한 실시예에서 웨이퍼는 300mm 직경의 실리콘 단결정 웨이퍼를 예로 들어 설명했지만, 본 발명은 반드시 이에 한하지 않는다. 또한, 웨이퍼의 종류, 규격, 래핑 장비의 종류, 후속 공정의 공정조건에 따라서는, 위에서 바람직하다고 기재된 구체적인 수치 범위가 변 화할 수 있음은 물론이다.
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술된 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.
도 1은 래핑 장비의 하정반 형상 및 평탄도에 따른 웨이퍼 표면의 나노토포그라피를 나타내는 나노토포그라피 맵이다.
도 2는 래핑 장비의 하정반 형상 및 평탄도에 따른 웨이퍼 표면의 나노토포그라피를 나타내는 그래프이다.
도 3은 웨이퍼의 앞뒷면을 그대로 유지한 채 래핑 공정 이후의 공정을 진행한 경우와, 웨이퍼의 앞뒷면을 뒤집어 래핑 공정 이후의 공정을 진행한 경우의 웨이퍼 표면의 나노토포그라피를 나타내는 나노토포그라피 맵이다.
도 4는 웨이퍼의 앞뒷면을 그대로 유지한 채 래핑 공정 이후의 공정을 진행한 경우와, 웨이퍼의 앞뒷면을 뒤집어 래핑 공정 이후의 공정을 진행한 경우의 웨이퍼 표면의 나노토포그라피를 나타내는 그래프이다.
도 5는 래핑 장비의 하정반 형상 및 평탄도에 따른 웨이퍼 표면의 나노토포그라피를 나타내는 다른 그래프이다.
도 6은 본 발명의 방법에 따라 웨이퍼 반전 여부를 포함하여 나노토포그라피를 제어하는 과정을 도시한 흐름도이다.

Claims (4)

  1. 잉곳으로부터 웨이퍼를 제조하는 방법에 있어서,
    상기 잉곳을 웨이퍼 형태로 얇게 절단하는 슬라이싱 공정;
    절단된 상기 웨이퍼의 양면을 기계적으로 연마하는 래핑 공정;
    상기 래핑 공정에 기인하는 결함 및 손상을 제거하는 에칭 공정;
    상기 에칭 공정에 기인하는 결함을 제거하는 연삭 공정; 및
    연삭된 상기 웨이퍼의 표면을 경면 연마하는 연마 공정을 포함하되,
    상기 래핑 공정에서 사용하는 래핑 장비의 하정반의 형상을 일정 주기로 측정하여 그 형상이 위로 볼록하고 평탄도가 제1 기준치보다 크면, 상기 래핑 공정 이후에 진행되는 공정에서 상기 웨이퍼의 앞뒷면을 뒤집어서 진행함으로써 상기 웨이퍼의 나노토포그라피를 개선하는 것을 특징으로 하는 웨이퍼 제조 방법.
  2. 제1항에 있어서,
    상기 웨이퍼의 직경은 300mm이고, 상기 제1 기준치가 40~60㎛인 것을 특징으로 하는 웨이퍼 제조 방법.
  3. 제1항 또는 제2에 있어서,
    상기 하정반의 형상이 위로 볼록하고 평탄도가, 상기 제1 기준치보다 큰 제2 기준치보다 크면, 상기 하정반의 드레싱을 행하는 단계를 더 포함하는 것을 특징으 로 하는 웨이퍼 제조 방법.
  4. 제3항에 있어서,
    상기 웨이퍼의 직경은 300mm이고, 상기 제2 기준치가 140~160㎛인 것을 특징으로 하는 웨이퍼 제조 방법.
KR1020080033607A 2008-04-11 2008-04-11 나노토포그라피가 개선된 웨이퍼 제조 방법 KR100927306B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080033607A KR100927306B1 (ko) 2008-04-11 2008-04-11 나노토포그라피가 개선된 웨이퍼 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080033607A KR100927306B1 (ko) 2008-04-11 2008-04-11 나노토포그라피가 개선된 웨이퍼 제조 방법

Publications (2)

Publication Number Publication Date
KR20090108271A KR20090108271A (ko) 2009-10-15
KR100927306B1 true KR100927306B1 (ko) 2009-11-18

Family

ID=41551689

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080033607A KR100927306B1 (ko) 2008-04-11 2008-04-11 나노토포그라피가 개선된 웨이퍼 제조 방법

Country Status (1)

Country Link
KR (1) KR100927306B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030056658A (ko) * 2001-12-28 2003-07-04 주식회사 실트론 실리콘 웨이퍼 제조 방법
JP2003285262A (ja) 2002-03-28 2003-10-07 Shin Etsu Handotai Co Ltd ウエーハの両面研磨装置及び両面研磨方法
JP2003347257A (ja) 2002-05-23 2003-12-05 Showa Denko Kk 半導体ウエーハのラッピング方法
KR20070070697A (ko) * 2005-12-29 2007-07-04 주식회사 실트론 웨이퍼 제조 방법 및 이를 사용하여 제조되는 웨이퍼

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030056658A (ko) * 2001-12-28 2003-07-04 주식회사 실트론 실리콘 웨이퍼 제조 방법
JP2003285262A (ja) 2002-03-28 2003-10-07 Shin Etsu Handotai Co Ltd ウエーハの両面研磨装置及び両面研磨方法
JP2003347257A (ja) 2002-05-23 2003-12-05 Showa Denko Kk 半導体ウエーハのラッピング方法
KR20070070697A (ko) * 2005-12-29 2007-07-04 주식회사 실트론 웨이퍼 제조 방법 및 이를 사용하여 제조되는 웨이퍼

Also Published As

Publication number Publication date
KR20090108271A (ko) 2009-10-15

Similar Documents

Publication Publication Date Title
US9685315B2 (en) Method of producing epitaxial wafer and the epitaxial wafer having a highly flat rear surface
TWI390616B (zh) Semiconductor wafer manufacturing method
KR101436482B1 (ko) 반도체 웨이퍼 및 그 제조 방법
KR100818683B1 (ko) 경면 면취 웨이퍼, 경면 면취용 연마 클로스 및 경면 면취연마장치 및 방법
KR102047814B1 (ko) 웨이퍼 연마 방법
CN109475996B (zh) 晶片的双面研磨方法
KR101994782B1 (ko) 경면연마 웨이퍼의 제조방법
US8952496B2 (en) Semiconductor wafer and method of producing same
JP5472073B2 (ja) 半導体ウェーハ及びその製造方法
US10395933B2 (en) Method for manufacturing semiconductor wafer
KR100927306B1 (ko) 나노토포그라피가 개선된 웨이퍼 제조 방법
JP5074845B2 (ja) 半導体ウェハの研削方法、及び半導体ウェハの加工方法
KR20050002801A (ko) 반도체 웨이퍼
TWI740606B (zh) 工件的兩面研磨方法
KR100931787B1 (ko) 양면 연마 공정에서 웨이퍼의 평탄도를 제어하는 방법
JP6471686B2 (ja) シリコンウェーハの面取り方法、シリコンウェーハの製造方法およびシリコンウェーハ
TWI749749B (zh) 晶圓的研磨方法及矽晶圓
JP7172878B2 (ja) 単結晶シリコンの抵抗率測定方法
JP2010010358A (ja) 半導体ウェーハの製造方法
TW202406674A (zh) 晶圓的單面拋光方法、晶圓的製造方法、及晶圓的單面拋光裝置
KR100920885B1 (ko) 에픽텍셜 웨이퍼의 제작 방법
TW202407790A (zh) 晶圓的單面拋光方法、晶圓的製造方法、及晶圓的單面拋光裝置
EP4388579A1 (en) Systems and methods for processing semiconductor wafers using front-end processed wafer geometry metrics
CN117121166A (zh) 半导体晶圆的制造方法
KR20080063641A (ko) 에피텍셜 웨이퍼의 제작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121011

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20130926

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140926

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150924

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160928

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170927

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20181004

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190924

Year of fee payment: 11