KR100762111B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR100762111B1
KR100762111B1 KR1020010000196A KR20010000196A KR100762111B1 KR 100762111 B1 KR100762111 B1 KR 100762111B1 KR 1020010000196 A KR1020010000196 A KR 1020010000196A KR 20010000196 A KR20010000196 A KR 20010000196A KR 100762111 B1 KR100762111 B1 KR 100762111B1
Authority
KR
South Korea
Prior art keywords
semiconductor die
metal layer
metal
lead
layer
Prior art date
Application number
KR1020010000196A
Other languages
English (en)
Other versions
KR20010070397A (ko
Inventor
그리어스튜어트이.
Original Assignee
프리스케일 세미컨덕터, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프리스케일 세미컨덕터, 인크. filed Critical 프리스케일 세미컨덕터, 인크.
Publication of KR20010070397A publication Critical patent/KR20010070397A/ko
Application granted granted Critical
Publication of KR100762111B1 publication Critical patent/KR100762111B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13017—Shape in side view being non uniform along the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13018—Shape in side view comprising protrusions or indentations
    • H01L2224/13019—Shape in side view comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/81024—Applying flux to the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01007—Nitrogen [N]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

도전성 범프들(32)은 반도체 다이(11) 위에 놓이도록 형성된다. 도전성 범프들(32)은 일반적으로 적은 양의 납을 가지며, 260℃ 보다 높지 않은 온도에서 흐르며, 알파 입자들과 관련된 문제들을 감소시켰다. 일 실시예에서, 도전성 범프들(32)은 비교적 얇은 납층(30)을 갖는 주로 주석(20)을 포함한다. 납(30)과 주석(20)의 일부분은 상호작용하여 납과 주석의 공융점에 근접하는 비교적 저온에서 녹는 솔더를 형성한다. 주석(20)의 대부분은 반응하지 않는 상태로 남아 반도체 다이(11)와 패키징 기판(42) 사이에서 스탠드 오프를 형성할 수 있다. 다른 금속들과 불순물들은 도전성 범프들(32)의 기계적 또는 전기적 특성을 개선하는데 사용될 수 있다.
도전성 범프, 반도체 다이, 상호접속 패드

Description

반도체 장치{Semiconductor device}
도 1은 언더범프 메탈러지(underbump metallurgy)를 형성한 후의 반도체 다이의 부분을 설명하는 도면.
도 2는 범프에 대해 제 1 금속층을 형성한 후의 도 1의 기판의 단면도.
도 3은 범프를 형성하는데 있어서 제 1 금속층을 덮는 제 2 금속층을 형성한 후의 도 2의 기판의 단면도.
도 4는 범프를 패키징 기판상에 배치하는 동안 패키징 기판과 반도체 다이의 부분들의 단면도.
도 5는 범프를 유동하는 동안의 도 4의 기판의 단면도.
도 6은 반도체 다이와 패키징 기판 사이에 언더필 재료(underfill material)를 형성한 후의 도 5의 기판의 단면도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 절연층 11 : 반도체 다이
12 : 반도체 다이 상호접속 패드
14 : 보호막 층
발명의 분야
본 발명은 반도체 장치에 관한 것으로서, 특히, 도전성 범프들을 갖는 반도체 장치들 및 이들 반도체 장치들을 형성하는 공정에 관한 것이다.
관련 기술
패키징에 관한 현재의 환경상 또는 건강상의 문제는 일반적으로 납(lead)의 사용에 대한 염려를 제기한다. 도전성 범프(conductive bump)를 갖는 현재의 플립 칩(flip chip) 방법의 대부분은 일반적으로 범프 내에서의 납의 비율이 비교적 높다. C4(Controlled Collapsed Chip Connection)라 불리는 한 특정 타입의 범프에서, 범프는 일반적으로 대략 97 중량 퍼센트의 납과 대략 3 중량 퍼센트의 주석을 갖는다. 이 범프들은 3개의 서로 다른 문제들을 야기한다. 우선, 범프들은 다수의 고객들이 갖고 싶어하는 것보다 더 많은 납을 갖는다. 둘째로, 범프를 유동시키기 위해서는 비교적 고온이 필요하며, 셋째로, 납의 사용은 일반적으로 반도체 장치의 알파 입자(alpha particle)의 생성을 야기한다.
고온의 유동을 감소시키기 위한 시도로, E3(Evaporated Extended Eutectic) 범프들이 유동 온도를 낮추기 위해 사용되었다. 이 특정 실시예에서, 범프는 일반적으로 비교적 두꺼우며 주로 납층 아래에 비교적 얇은 주석층을 포함하며, 비교적 얇은 주석층으로 피복되어 있다. 유동 공정 동안, 주석과 납은 다이에서 말초의 점에서, 대략 200℃보다 높지 않은 온도에서 비교적 용이하게 흘러, 비교적 저온에서 양호한 칩 접속을 행한다. E3 범프들이 갖는 문제점들은 여전히 납이 너무 많다는 것이며 알파 입자에 관한 문제를 갖는다는 것이다.
알파 입자 문제를 줄이기 위한 시도로, 2개의 상이한 타입의 납을 사용하는 아이디어가 생겨났다. 하부의 납층에는 불순물이 거의 없으며, 일반적인 상업용 납층으로 덮여 있다. 이에 따른 문제는, 가열과 유동 동안, 상업용 층으로부터 일부 납과 불순물이 하부의 납층으로 이동할 수 있다는 것이다. 그러므로, 알파 입자 감소는 아주 크지 않을 수 있다. 게다가, 이는 납이 너무 많으며 유동 온도가 너무 높다는 C4 범프가 갖는 문제점과 동일한 2가지의 문제점도 갖는다.
본 발명은 예로서 예시되며, 첨부한 도면에 한정되지 않는다. 첨부된 도면에서, 동일한 참조번호는 유사한 요소를 나타낸다.
당업자라면 도면의 요소가 단순성과 명료성을 위해 예시되었으며, 반드시 동일 축척으로 그려진 것이 아님을 이해할 것이다. 예를 들어, 도면에서 일부 요소들의 크기는 본 발명의 실시예의 이해를 증진시키는데 도움을 주기 위해 다른 요소들에 비해 과장될 수 있다.
도전성 범프들은 반도체 다이 위에 놓이도록 형성된다. 도전성 범프들은 일반적으로 적은 양의 납을 가지고, 260℃ 보다 높지 않은 온도에서 흐르며, 알파 입자들과 관련된 문제들을 감소시켰다. 일 실시예에서, 도전성 범프는 비교적 얇은 납층을 갖는 주로 주석을 포함한다. 납과 주석의 일부분은 상호작용하여 납과 주석의 공융점(eutectic point)에 근접하는 비교적 저온에서 녹는 솔더를 형성한다. 주석의 대부분은 반응하지 않는 상태로 남아 반도체 다이와 패키징 기판 사이에서 스탠드 오프(stand off)를 형성할 수 있다. 다른 금속들과 불순물들은 도전성 범프들의 기계적 또는 전기적 특성을 개선하는데 사용될 수 있다. 본 발명은 청구범위에 의해 규정되며 실시예들의 설명을 읽은 후에 보다 잘 이해된다.
도 1은 반도체 다이(11)의 일부분의 단면도를 도시한다. 도 1에 도시된 바와 같이, 반도체 다이(11)는 절연층(10)을 포함한다. 절연층(10)은 질화물, 산화물, 산화질화물, 또는 그 화합물을 포함한다. 절연층(10)내에는 반도체 다이 상호접속 패드(12)가 형성된다. 상호접속 패드(12)는 주로 알루미늄, 구리, 텅스텐 등을 포함하는 도전성 충전 재료를 갖는다. 여기에서 사용된, '주로'는 적어도 절반으로 규정된다. 또한, 상호접속 패드(12)와 함께 도시되지 않았지만, 도전성 충전 재료를 침착하기 전에 일반적으로 형성된 접착층 또는 배리어층이 형성된다. 상호접속 패드(12)를 형성한 후에, 패시베이션 층(14)이 절연층(10)과 상호접속 패드(12) 위에 형성된다. 개구부가 패시베이션 층(14)을 관통하여 형성되어 다이 상호접속 패드(12)의 위치를 노출하는 개구부를 형성한다.
이어서 선택적 스크래치(scratch) 보호 또는 알파 보호층(16)이 패시베이션 층(14) 위에 형성된다. 선택적 스크래치 보호 또는 알파 보호층(16)은 일반적으로 폴리이미드(polyimide) 등과 같은 재료를 포함한다. 그 다음 언더범프 메탈러지(underbump metallurgy)층(18)이 패시베이션 층(14)의 폴리이미드층 부분들 위에 형성되고 다이 상호접속 패드(12)와 접촉된다. 언더범프 메탈러지층(18)은 일반적으로 크롬, 구리, 티타늄, 탄탈륨, 금, 백금, 팔라듐, 니켈, 코발트, 철, 이들 재료들의 합금, 가능하게는 기타 다른 금속들과의 화합물 등의 복수의 막들을 포함한다. 또한, 필요하다면, 배리어 특성을 개선하기 위해 금속 질화물을 포함할 수 있다. 언더범프 메탈러지의 두께는 일반적으로 대략 1 미크론보다 크지 않다.
그 후, 범프의 주요 부분은 언더범프 메탈러지층(18) 위에 형성된다. 범프의 주요 부분은 도 2에 도시된 바와 같은 제 1 금속층(20)을 포함한다. 이 특정 실시예에서, 제 1 금속층(20)은 전부 또는 거의 전부 주석이며, 대략 25 내지 75 미크론의 범위의 두께를 가진다. 제 1 금속층(20)을 형성하기 위한 방법은 물리적 증기 침착, 증착, 도금(전기 도금 또는 전기 없는 도금) 등을 포함할 수 있다. 주석에 부가하여, 알루미늄 등의 다른 재료가 사용될 수 있다. 제 1 금속층(20)은 재료의 기계적 또는 전기적 특성을 개선하기 위해 불순물들을 포함할 수 있다. 불순물들의 예들은 구리, 은, 인듐, 비스무트, 안티몬, 아연 등을 포함한다. 다른 실시예에서, 제 1 금속층(20)은 적어도 2개의 상이한 도전성 원소들을 포함하는 도전성 합금을 포함할 수 있다. 납이 갖는 문제들을 피하기 위해, 제 1 금속층(20)은 어떠한 납도 포함하지 않아야 한다.
그 다음, 제 2 금속층(30)이 도 3에 도시된 바와 같이 제 1 금속층(20) 위에 형성된다. 제 2 금속층(30)은 제 1 금속층(20)에 대해 설명된 임의의 방법들을 이용하여 형성될 수 있다. 제 1 및 제 2 금속층(20, 30)은 다른 방법들을 사용하여 형성될 수 있음을 유념하라. 도 3으로 돌아가서, 이 특정 실시예에서, 제 2 금속층(30)은 전부 또는 거의 전부 납을 포함하고, 대략 1 내지 25 미크론의 범위의 두께를 갖는다. 납에 부가하여, 금, 비스무트, 인듐, 은, 갈륨 등의 다른 재료가 사용될 수 있다.
이 시점에서, 도전성 범프(32)가 형성되었고, 제 1 금속층(제 1 부분)(20)과 제 2 금속층(제 2 부분)(30)을 포함한다. 한 특정 실시예에서, 도전성 범프(32)는 몇몇 흥미있는 특성을 갖는다. 도전성 범프(32)는 적어도 2 중량 퍼센트의 납을 가지며, 일반적으로 대략 25 중량 퍼센트의 납보다 적을 것이다. 분명히, 도전성 범프(32)는 납보다 더 많은 주석을 갖는다. 제 1 금속층(20)은 제 2 금속층(30) 보다 적어도 대략 3배 두껍다. 제 2 금속층(30)은 반도체 다이(11)로부터 가장 멀리 놓여있는 층이다.
복수의 도전성 범프들을 포함하는 반도체 다이(11)는 도 4 내지 도 6에 도시된 바와 같이 패키징 기판에 부착되어 있다. 도 4로 돌아가서, (도 1 내지 도 3에서의) 절연층들(10, 14, 16)은 한 참조 요소(40)로 도시되어 있다. 또한 반도체 다이는 이미 설명된 바와 같이 반도체 다이 상호접속 패드(12)와 도전성 범프(32)를 포함한다. 패키징 기판(42)은 일반적으로 적어도 유기 재료의 부분을 포함한다. 한 실시예에서, 패키징 기판은 패키징 기판 상호접속 패드(44)와 패키징 기판(42)내의 다른 상호접속부(도시 안됨) 외에 거의 전부의 유기 재료(들)를 포함한다. 다른 실시예에서, 패키징 기판은 주로 세라믹 기판을 포함할 수 있으며, 그 세라믹 기판은 반도체 다이(11)에 면하는 노출 표면상에 비교적 얇은 유기층을 갖는다. 유기층은 유기막의 노출 에지를 따라서 배선 또는 다른 패드들 및 상호접속부들을 갖는다.
패키징 기판(42)상에 반도체 다이(11)를 배치하기 전에, 일반적으로 패키징 기판(42)과 패키징 패드(44)는 플럭스(flux)에 노출된다. 이 플럭스는 일반적으로 패키징 패드(44)의 표면을 따라 형성하는 산화물들과 함께 반응할 수 있는 유기산(들)을 포함한다. 일례는 애디픽산(adipic acid), 말레산(maleic acid), 아비에틱산(abietic acid) 등을 포함하는 카르복실산(carboxylic acid)이다. 한 특정 실시예에서는, 노-클린 플럭스(no-clean flux)가 사용될 수 있다. 노-클린 플럭스를 이용하면, 비교적 얇은 플럭스 층이, 반도체 다이(11)를 패키징 기판(42)에 결합시킨 후에 클리닝(cleaning) 단계를 거칠 필요 없이 인가될 수 있다. 한 특정 실시예에서, 캠퍼(camphor) 등의 접착 촉진 재료가 도전성 범프(32)와 패키징 기판(42)의 패드들간의 접착을 개선하는데 사용될 수 있다. 플럭스가 인가된 후에, 반도체 다이(11)는 도전성 범프(32)가 패키징 패드(44)와 접촉하도록 패키징 기판(42)상에 배치된다. 도전성 범프(32)가 패키징 패드(44)에 보다 양호하게 부착하도록 약간의 압력이 가해진다. 일반적으로, 통상적인 처리 과정 동안 반도체 다이와 패키징 기판(42)이 쉽게 분리되지 않도록 충분한 접착을 허용하기 위해 0.07 내지 0.10 뉴톤(Newton)의 힘이 가해진다.
도전성 범프(32)를 패키징 패드(44) 상에 배치시킨 후에, 결합된 어셈블리는 솔더가 형성되어 도전성 범프(32)를 패키징 패드(44)에 결합시키는 열적 사이클(thermal cycle)을 겪게 된다. 도 5에 도시된 바와 같이, 가열은 화살표(52)에 의해 일반적으로 도시되고, 일반적으로 적어도 대략 183℃의 온도에서 실행된다. 종종, 이 동작은 대략 201℃ 보다 높지 않은 온도에서 실행된다. 그러나, 다른 실시예들에서는, 고온이 사용될 수 있다. 주석의 융해점은 대략 231℃이다. 그러므로, 주석이 유동할 가능성을 줄이기 위해서 대략 231℃보다 더 높은 온도에서 유동이 실행되지는 않아야 한다. 유기 기판의 존재로 인해, 유동 온도는 제 1 및 제 2 금속층들에 다른 재료들이 사용된다면, 일반적으로 대략 260℃ 보다 높지 않다.
제 1 및 제 2 금속층(20, 30)이 존재하는 부근에서, 상기 온도는 이들 층내의 납과 주석간의 상호작용을 허용하여 주석과 납의 공융점 부근에 억제된 융해점을 갖는 재료를 형성하고, 그 온도는 혼합물이 대략 63 중량 퍼센트의 주석과 대략 37 중량 퍼센트의 납일 때 대략 183℃(대략 180-190℃의 범위내)이다. 도 5에 도시된 바와 같이, 제 1 금속층(20)의 나머지와 억제된 융해점 부분간의 경계는 대시선(54)으로 도시되어 있다. 비록 이것이 두 점간의 명확하게 식별가능하거나 또는 이산 전이(discrete transition)를 나타내지는 않지만, 이것은 통상적으로 경계가 어디에 있는지를 도시한다. 이 특정 실시예에서, 솔더는 패키징 패드(44) 상의 측면을 따라 흐르지만, 제 1 금속층의 비융해 부분으로 인한 스탠트 오프(stand-off) 갭을 계속 제공한다.
그 후, 언더필 재료층(60)은 다이 기판(40)과 패키징 기판(42) 사이에 배치된다. 이것은 측면으로 범프(50)를 둘러싸고, 조립된 부분의 기계적 보전을 보다 양호하게 허용한다. 언더필 재료는 일반적으로 에폭시 혼합물내에 알루미나, 실리카(silica) 등을 포함한다.
다른 실시예들에서 패키징 기판 부착 동작 동안, 다른 실시예들이 가능하다. 예를 들어, 접합을 행하기 위해 플럭스(flux)가 필요없고 또한 캠퍼(camphor)와 같은 접착 촉진제의 사용도 필요하지 않다.
본 발명의 실시예들은 종래 기술에 의해 달성되지 않는 이점들을 포함한다. 특히, 적어도 몇몇 실시예들에서의 제 1 및 제 2 금속층용의 납 주석 재료는 형성될 납과 주석의 공융점에 더 근접하는 비교적 낮은 융해점을 허용하며, 이것은 대략 200℃ 미만이거나 그보다 높지 않은 온도에서 유동 단계가 실행되도록 허용한다. 몇몇 실시예들에서, 제 1 금속층의 융해점이 융해될 공용의 융해점보다 높다면 유동 온도를 더 높게 할 수 있다. 둘째로, 납의 양은 크게 감소된다. 일반적으로, 도전성 범프들내에 겨우 대략 25 중량 퍼센트 이하의 납이 존재한다. 또한, 납이 반도체 다이 기판에서 더 멀리 이동되기 때문에, 알파 입자 문제들의 가능성은 현저하게 감소된다. 제 1 금속층(20)은 유동 동작 동안 스탠드 오프가 된다. 유동 동작의 온도가 일반적으로 제 1 금속층의 융해점 아래에서 실행되기 때문에, 범프의 솔더 부분을 형성하는 부분 이외에, 제 1 금속층(20)은 용해되지 않는다. 유동 동작 후에 조차도, 솔더 부분의 두께가 패키징 상호접속 패드(44)의 표면(측면 또는 상부)에 수직으로 측정될 때, 제 1 금속층(20)의 나머지 부분은 여전히 솔더 부분의 두께보다 적어도 대략 3배 두껍다.
전술한 명세서에서, 본 발명은 특정 실시예들을 참조하여 설명되었다. 그러나, 종래기술에 숙련된 사람들은 이하의 청구범위에 설명된 바와 같은 본 발명의 범위에서 벗어나지 않고 각종 변형 및 변경이 이루어질 수 있다는 것을 인정한다. 따라서, 명세서 및 도면들은 제한적인 의미보다는 오히려 설명을 위한 것으로 간주되며, 모든 그와 같은 변형은 본 발명의 범위 내에 포함되어지는 것을 의미한다.
이점, 다른 장점, 및 문제들에 대한 해법은 특정 실시예들에 관해서 상술되었다. 그러나, 이점, 장점, 문제들에 대한 해법, 및 이점, 장점, 또는 떠오르거나 명백해진 해법을 야기할지도 모르는 구성요소(들)은 중요한, 필요한 또는 필수적인 특징 또는 어떤 또는 모든 청구항들의 구성요소로서 해석되지 않는다. 본 명세서에 사용된 바와 같이, 용어 "포함", "포함하는" 또는 그의 다른 변화는 구성요소들의 항목이 그들 구성요소들만을 포함하는 것이 아니라 그와 같은 공정, 방법, 물품, 또는 장치에 명백히 리스트 또는 본래에 있지 않은 다른 구성요소들을 포함하는 장치를 커버하도록 의도된다.
본 발명에 따르면, 200℃ 미만이거나 그보다 높지 않은 온도에서 유동 단계(flow step)가 실행되도록 허용하며, 납의 양을 크게 감소시킬 수 있으며, 알파 입자 문제들의 가능성은 현저하게 감소시킬 수 있는, 도전성 범프들을 갖는 반도체 장치를 제공한다.

Claims (9)

  1. 반도체 장치에 있어서,
    다이 상호접속 패드(die interconnect pad)를 갖는 반도체 다이; 및
    상기 다이 상호접속 패드에 연결되며, 제 1 금속 부분, 제 2 금속 부분, 및 억제된 융해점 부분을 포함하는 도전성 범프를 포함하며;
    상기 제 1 금속 부분은 상기 제 2 금속 부분과 비교하여 상기 반도체 다이에 더 가까이 위치하고;
    상기 제 1 금속 부분은 상기 제 2 금속 부분보다 두꺼우며;
    상기 제 2 금속 부분은 상기 반도체 다이에 대하여 상기 도전성 범프의 가장 먼 금속 부분인, 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 2 금속 부분은 납을 포함하는, 반도체 장치.
  7. 반도체 장치를 형성하는 방법에 있어서,
    서로 접촉하게 반도체 다이와 기판을 배치하는 단계로서, 상기 반도체 다이는 다이 상호접속 패드 및 제 1 금속층과 제 2 금속층을 포함하는 도전성 범프를 포함하며, 상기 제 1 금속층은 상기 제 2 금속층과 비교하여 상기 반도체 다이에 더 가까이 위치하고, 상기 제 1 금속층은 상기 제 2 금속층보다 두꺼우며, 상기 제 2 금속층은 상기 반도체 다이에 대하여 상기 도전성 범프의 가장 먼 금속층인, 상기 반도체 다이와 기판 배치 단계; 및
    상기 제 1 금속 부분에서 억제된 융해점 부분을 형성하도록 상기 도전성 범프가 열적 사이클(thermal cycle)을 겪게 하는 단계를 포함하는, 반도체 장치 형성 방법.
  8. 반도체 다이를 형성하는 방법에 있어서,
    반도체 장치 기판상에 다이 상호접속 패드를 형성하는 단계; 및
    상기 다이 상호접속 패드상에 전기적으로 접속된 도전성 범프를 형성하는 단계를 포함하며,
    상기 도전성 범프는 제 1 금속층과 제 2 금속층을 포함하며,
    상기 제 1 금속 부분은 상기 제 2 금속 부분과 비교하여 상기 반도체 다이에 더 가까이 위치하고;
    상기 제 1 금속 부분 및 상기 제 2 금속 부분은 다른 재료로 이루어져 있으며;
    상기 제 2 금속 부분은 납을 포함하며;
    상기 도전성 범프는 대략 25 중량 퍼센트보다 적은 납을 포함하는, 반도체 다이 형성 방법.
  9. 제 8 항에 있어서,
    상기 도전성 범프는 전기 도금을 사용하여 형성되는, 반도체 다이 형성 방법.
KR1020010000196A 2000-01-03 2001-01-03 반도체 장치 KR100762111B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/476,810 2000-01-03
US09/476,810 US6346469B1 (en) 2000-01-03 2000-01-03 Semiconductor device and a process for forming the semiconductor device

Publications (2)

Publication Number Publication Date
KR20010070397A KR20010070397A (ko) 2001-07-25
KR100762111B1 true KR100762111B1 (ko) 2007-10-02

Family

ID=23893346

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010000196A KR100762111B1 (ko) 2000-01-03 2001-01-03 반도체 장치

Country Status (7)

Country Link
US (1) US6346469B1 (ko)
JP (1) JP4698826B2 (ko)
KR (1) KR100762111B1 (ko)
CN (1) CN100355065C (ko)
HK (1) HK1038439A1 (ko)
SG (1) SG90219A1 (ko)
TW (1) TW473956B (ko)

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6461918B1 (en) * 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
US6492197B1 (en) * 2000-05-23 2002-12-10 Unitive Electronics Inc. Trilayer/bilayer solder bumps and fabrication methods therefor
US6617195B1 (en) * 2000-07-24 2003-09-09 Advanced Micro Devices, Inc. Method of reflowing organic packages using no-clean flux
US7745289B2 (en) * 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6696726B1 (en) * 2000-08-16 2004-02-24 Fairchild Semiconductor Corporation Vertical MOSFET with ultra-low resistance and low gate charge
DE60108413T2 (de) * 2000-11-10 2005-06-02 Unitive Electronics, Inc. Verfahren zum positionieren von komponenten mit hilfe flüssiger antriebsmittel und strukturen hierfür
US6710403B2 (en) * 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US6713813B2 (en) 2001-01-30 2004-03-30 Fairchild Semiconductor Corporation Field effect transistor having a lateral depletion structure
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6818513B2 (en) * 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6916745B2 (en) * 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
FI120310B (fi) * 2001-02-13 2009-09-15 Valtion Teknillinen Parannettu menetelmä erittyvien proteiinien tuottamiseksi sienissä
US6683375B2 (en) * 2001-06-15 2004-01-27 Fairchild Semiconductor Corporation Semiconductor die including conductive columns
US7061066B2 (en) * 2001-10-17 2006-06-13 Fairchild Semiconductor Corporation Schottky diode using charge balance structure
US6674072B2 (en) * 2001-11-15 2004-01-06 University Of North Dakota Preparation of thin lead samples for alpha particle emission test
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
KR100859701B1 (ko) * 2002-02-23 2008-09-23 페어차일드코리아반도체 주식회사 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
US7531898B2 (en) * 2002-06-25 2009-05-12 Unitive International Limited Non-Circular via holes for bumping pads and related structures
US7547623B2 (en) * 2002-06-25 2009-06-16 Unitive International Limited Methods of forming lead free solder bumps
AU2003256360A1 (en) 2002-06-25 2004-01-06 Unitive International Limited Methods of forming electronic structures including conductive shunt layers and related structures
US20040007779A1 (en) * 2002-07-15 2004-01-15 Diane Arbuthnot Wafer-level method for fine-pitch, high aspect ratio chip interconnect
US7576388B1 (en) * 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US7033891B2 (en) * 2002-10-03 2006-04-25 Fairchild Semiconductor Corporation Trench gate laterally diffused MOSFET devices and methods for making such devices
WO2004034427A2 (en) * 2002-10-08 2004-04-22 Honeywell International Inc. Semiconductor packages, lead-containing solders and anodes and methods of removing alpha-emitters from materials
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
TWI225899B (en) * 2003-02-18 2005-01-01 Unitive Semiconductor Taiwan C Etching solution and method for manufacturing conductive bump using the etching solution to selectively remove barrier layer
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100994719B1 (ko) * 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) * 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
US20050199918A1 (en) * 2004-03-15 2005-09-15 Daniel Calafut Optimized trench power MOSFET with integrated schottky diode
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
JP3905100B2 (ja) * 2004-08-13 2007-04-18 株式会社東芝 半導体装置とその製造方法
US7265415B2 (en) * 2004-10-08 2007-09-04 Fairchild Semiconductor Corporation MOS-gated transistor with reduced miller capacitance
CN100424842C (zh) * 2004-11-17 2008-10-08 日本特殊陶业株式会社 布线基板的制造方法
US7265034B2 (en) * 2005-02-18 2007-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting integrated circuit chips from wafer by ablating with laser and cutting with saw blade
AT504998A2 (de) * 2005-04-06 2008-09-15 Fairchild Semiconductor Trenched-gate-feldeffekttransistoren und verfahren zum bilden derselben
US7385248B2 (en) * 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
US7323780B2 (en) * 2005-11-10 2008-01-29 International Business Machines Corporation Electrical interconnection structure formation
KR100790978B1 (ko) * 2006-01-24 2008-01-02 삼성전자주식회사 저온에서의 접합 방법, 및 이를 이용한 반도체 패키지 실장 방법
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US20080003715A1 (en) * 2006-06-30 2008-01-03 Lee Kevin J Tapered die-side bumps
CN101868856B (zh) * 2007-09-21 2014-03-12 飞兆半导体公司 用于功率器件的超结结构及制造方法
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US9082762B2 (en) * 2009-12-28 2015-07-14 International Business Machines Corporation Electromigration-resistant under-bump metallization of nickel-iron alloys for Sn-rich solder bumps in Pb-free flip-clip
US9142533B2 (en) * 2010-05-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate interconnections having different sizes
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
DE102010046213B3 (de) 2010-09-21 2012-02-09 Infineon Technologies Austria Ag Verfahren zur Herstellung eines Strukturelements und Halbleiterbauelement mit einem Strukturelement
US8728891B2 (en) 2010-09-21 2014-05-20 Infineon Technologies Austria Ag Method for producing contact openings in a semiconductor body and self-aligned contact structures on a semiconductor body
US8492892B2 (en) 2010-12-08 2013-07-23 International Business Machines Corporation Solder bump connections
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US9425136B2 (en) 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections
US9646923B2 (en) * 2012-04-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
US9299674B2 (en) 2012-04-18 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace interconnect
US20130277828A1 (en) * 2012-04-18 2013-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for bump-on-trace Chip Packaging
US8993978B2 (en) 2012-05-04 2015-03-31 Honeywell International Inc. Method for assessing an alpha particle emission potential of A metallic material
US9111817B2 (en) 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
TWI551199B (zh) * 2014-04-16 2016-09-21 矽品精密工業股份有限公司 具電性連接結構之基板及其製法
TWI612632B (zh) * 2014-05-09 2018-01-21 矽品精密工業股份有限公司 封裝結構、晶片結構及其製法
US10079224B2 (en) 2014-08-11 2018-09-18 Massachusetts Institute Of Technology Interconnect structures for assembly of semiconductor structures including at least one integrated circuit structure
US10134972B2 (en) 2015-07-23 2018-11-20 Massachusetts Institute Of Technology Qubit and coupler circuit structures and coupling techniques
WO2017015432A1 (en) 2015-07-23 2017-01-26 Massachusetts Institute Of Technology Superconducting integrated circuit
WO2017079424A1 (en) 2015-11-05 2017-05-11 Massachusetts Institute Of Technology Shielded through via structures and methods for fabricating shielded through via structures
US10242968B2 (en) 2015-11-05 2019-03-26 Massachusetts Institute Of Technology Interconnect structure and semiconductor structures for assembly of cryogenic electronic packages
US10381541B2 (en) 2016-10-11 2019-08-13 Massachusetts Institute Of Technology Cryogenic electronic packages and methods for fabricating cryogenic electronic packages
US11508633B2 (en) * 2020-05-28 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure having taper-shaped conductive pillar and method of forming thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5130779A (en) * 1990-06-19 1992-07-14 International Business Machines Corporation Solder mass having conductive encapsulating arrangement
US5470787A (en) * 1994-05-02 1995-11-28 Motorola, Inc. Semiconductor device solder bump having intrinsic potential for forming an extended eutectic region and method for making and using the same
KR19990082735A (ko) * 1998-04-08 1999-11-25 포만 제프리 엘 씨4범프형성방법및상호접속구조

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59161051A (ja) * 1984-02-17 1984-09-11 Hitachi Ltd 半導体装置
JPH04236469A (ja) * 1991-01-21 1992-08-25 Nec Corp 超伝導集積回路実装用半田バンプ形成方法
JPH0684916A (ja) * 1992-08-31 1994-03-25 Tanaka Kikinzoku Kogyo Kk 多層バンプ
JP3582014B2 (ja) * 1995-07-12 2004-10-27 株式会社ルネサステクノロジ 半導体ペレットの実装方法
US5704116A (en) 1996-05-03 1998-01-06 Motorola, Inc. Method of holding a component using an anhydride fluxing agent
US6082610A (en) * 1997-06-23 2000-07-04 Ford Motor Company Method of forming interconnections on electronic modules

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5130779A (en) * 1990-06-19 1992-07-14 International Business Machines Corporation Solder mass having conductive encapsulating arrangement
US5470787A (en) * 1994-05-02 1995-11-28 Motorola, Inc. Semiconductor device solder bump having intrinsic potential for forming an extended eutectic region and method for making and using the same
KR19990082735A (ko) * 1998-04-08 1999-11-25 포만 제프리 엘 씨4범프형성방법및상호접속구조

Also Published As

Publication number Publication date
HK1038439A1 (zh) 2002-03-15
TW473956B (en) 2002-01-21
CN1303130A (zh) 2001-07-11
KR20010070397A (ko) 2001-07-25
JP2001196409A (ja) 2001-07-19
CN100355065C (zh) 2007-12-12
US6346469B1 (en) 2002-02-12
JP4698826B2 (ja) 2011-06-08
SG90219A1 (en) 2002-07-23

Similar Documents

Publication Publication Date Title
KR100762111B1 (ko) 반도체 장치
KR100719905B1 (ko) Ｓｎ-Ｂｉ계 솔더 합금 및 이를 이용한 반도체 소자
EP0097833B1 (en) Substrate for integrated circuit packages
US6164523A (en) Electronic component and method of manufacture
US8283758B2 (en) Microelectronic packages with enhanced heat dissipation and methods of manufacturing
US4661375A (en) Method for increasing the height of solder bumps
TWI431701B (zh) 可熔ｉ／ｏ互連系統與涉及基板安裝之柱狀凸塊的覆晶封裝方法
KR100772920B1 (ko) 솔더 범프가 형성된 반도체 칩 및 제조 방법
US8101514B2 (en) Semiconductor device having elastic solder bump to prevent disconnection
US20070045840A1 (en) Method of solder bumping a circuit component and circuit component formed thereby
US20080136019A1 (en) Solder Bump/Under Bump Metallurgy Structure for High Temperature Applications
TW201115700A (en) Integrated circuit structure
US6597065B1 (en) Thermally enhanced semiconductor chip having integrated bonds over active circuits
JP2003338517A (ja) 基板上に無鉛はんだ合金を形成する方法
KR100592121B1 (ko) 플립 칩 조립을 위한 무세정 플럭스
US8399996B2 (en) Chip carrier
US8156643B2 (en) Semiconductor device
US8125060B2 (en) Electronic component with layered frame
US6692629B1 (en) Flip-chip bumbing method for fabricating solder bumps on semiconductor wafer
US10066303B2 (en) Thin NiB or CoB capping layer for non-noble metallic bonding landing pads
KR101009192B1 (ko) 반도체 장치의 범프 구조물 및 그 제조방법
JPS61181136A (ja) ダイボンデイング方法
TWI436465B (zh) 銲線接合結構、銲線接合方法及半導體封裝構造的製造方法
JP2009194357A (ja) 半導体装置およびその製造方法
JP2911005B2 (ja) バンプ電極の処理方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20120905

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130909

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140905

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee