KR100754578B1 - 단일 칩 프로토콜 컨버터 - Google Patents

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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

제1 프로토콜 타입에 따라서 생성된 패킷을 수신하고, 프로토콜 변환을 구현하기 위하여 상기 패킷을 프로세싱하며 - 프로토콜 변환 프로세싱은 전적으로 단일 집적 회로 칩(single integrated circuit chip) 내에서 수행됨 - , 출력을 위해 제2 프로토콜 타입의 변환된 패킷을 생성할 수 있는 단일 칩 프로토콜 컨버터 집적 회로(single chip protocol converter integrated circuit)가 제시된다. 단일 칩 프로토콜 컨버터는 시스템 온 칩(System-On-Chip; SoC) 구현 내의 매크로 코어로서 추가로 구현될 수 있는데, 프로토콜 변환 프로세스는 호스트 시스템의 프로세싱 리소스를 요구하지 않고 SoC 프로토콜 변환 매크로 코어 내에 포함된다. 부가하여, 패킷 변환은 제1 프로토콜 버전 수준에 따라 생성된 패킷을 변환하고, 제2 프로토콜 버전 수준에 따라 그러나 동일한 프로토콜 패밀리 타입(protocole family type) 내에서 변환된 패킷을 생성하기 위한 프로토콜 변환을 구현하기 위하여 상기 패킷들을 프로세싱할 것을 요구한다. 단일 칩 프로토콜 컨버터 집적 회로 및 SoC 프로토콜 변환 매크로 구현은 칩의 동작 기능을 적응시키거나 변경하도록 구성할 수 있는 프로세서 장치들을 포함하는 멀티프로세싱 기능을 포함한다.
프로토콜 변환, 패킷, 프로토콜 컨버터, 프로토콜 변환기, SoC, 시스템 온 칩

Description

단일 칩 프로토콜 컨버터{A SINGLE CHIP PROTOCOL CONVERTER}
본 발명의 장치 및 방법에 관한 특징, 태양 및 장점에 대하여 첨부된 상세한 설명, 청구범위 및 도면을 참고하면 더욱 잘 이해할 수 있다.
도 1은 종래기술에 따른 단일 프로세서를 사용한 전형적인 SoC를 도시한 블록도.
도 2는 종래기술에 따른 프로세서 가속기를 이용하는 오늘날 거래되는 전형적인 SoC를 도시한 블록도.
도 3은 종래기술에 따른 모토로라 MPC5554 마이크로 컨트롤러(SoC 통합 크로스바 스위치)를 도시한 블록도.
도 4는 종래기술에 따른 SAN 네트워크용 Brocade의 SilkwormTM 패브릭 애플리케이션 서버(Fabric Application Server)를 도시한 블록도.
도 5는 본 발명의 일 실시예에 따른 단일 칩 프로토콜 컨버터 코어 디자인(Single Chip Protocol Converter Core Design)의 예시적인 개관을 도시한 도면.
도 6은 본 발명의 일 실시예에 따른 파이버 채널 대 기가비트 이더넷 단일 칩 프로토콜 컨버터로서 구성된 프로토콜 코어를 예시적으로 도시한 도면.
도 7은 본 발명의 일 실시예에 따른 단일 칩 프로토콜 컨버터 내의 예시적 인 메모리 할당을 도시한 도면.
도 8은 본 발명의 제2 태양에 따른 SoC 디자인 내의 임베디드 매크로로서 구성된 프로토콜 컨버터 칩을 도시한 도면.
도 9는 본 발명에 따른 도 8의 시스템용 외부 I/O로의 SoC 매크로 내의 SoC 프로토콜 컨버터 패킷 플로우를 도시한 도면.
도 10은 본 발명에 따른 호스트 버스로부터 SoC 장치 외부 패킷 인도 인터페이스로의 예시적인 SoC 프로토콜 컨버터 패킷 플로우를 도시한 도면.
< 도면의 주요 부분에 대한 부호 설명 >
15 : SRAM
18 : DDR SDRAM 제어기
21 : 프로세서 로컬 버스
22 : PCI-X 브릿지
24 : 온 칩 주변 버스
25 : 440PowerPC
26 : DMA
28 : DMA 제어기
<관련 발명>
본 출원은 2003년 7월 25일에 제출된 "시스템 온 칩 디자인을 위한 컴포넌트로서의 독립 프로세서 서브 시스템(Self-contained processor subsystem as component for System-on-Chip design)"이라는 명칭을 갖는, 공동으로 소유되고(commonly-owned), 출원 중인(co-pending) 미국 특허 출원 번호 10/604,941의 계속 출원(continuation-in-part application)인데, 상기 출원의 내용 및 개시는 본 명세서에 참조에 의해 삽입된다.
본 발명은 네트워크 프로세서 장치 및 SAN(storage area network)에 관한 것으로, 특히, 전통적인 SoC, DSP, FPGA 혹은 유사한 집적 회로 서브 시스템의 서브-프로세서 코어 컴포넌트로서 또는 단일 IC 칩 내에 구현된 프로토콜 변환 아키텍쳐를 제공함으로써 복수의 네트워크 프로토콜들을 연결하는 시스템 및 방법에 관한 것이다.
인터넷의 거대한 팽창뿐만 아니라, 시장이 SAN 및 NAS(network attached storage) 시스템으로 이동해 감에 따라, 서버 및 저장 장치 설계에 대한 새로운 요구가 생겨난다. 병렬 SCSI 접속을 통해 접속된 저장 장치는 파이버 채널 SAN(Fibre Channel SAN; FC SAN) 및, iSCSI 그리고 IP를 통한 파이버 채널(FC-IP)과 같은 다른 부상하는 네트워킹 아키텍쳐에 의해 대체되고 있다. FC-IP는, IP 네트워크를 통해 SAN 설비들 사이에서 데이터를 터널링(tunneling)시킴으로써 FC 정보의 전송을 가능하게 하는 IP(internet protocol) 기반의 저장 장치 네트워킹 기술이고, iSCSI는 통상적으로 기가비트 이더넷을 통해 구성되는 TCP/IP 네트워크를 통한 블록 데이터의 전송을 포함한다.
범용 CPU는 네트워크 프로토콜 변환의 계산 요구 사항을 만족시킬 수도 없고, 유닛 비용, 공간 및 전력에 있어서도 과도한 비용이 든다. 이로 인해, 많은 네트워킹 및 프로토콜 프로세싱 기능들이 호스트 프로세서로부터 HBA(Host-Bus-Adapter) 또는 NIC(Network Interface Controller)으로 이전된다. 초기에, 대부분의 HBA들 및 NIC들은 배선 논리회로(hardwired logic)를 사용하는 ASIC으로 구현되었다. 그러나, TCP/IP 또는 iSCSI와 같은 복잡한 네트워크 프로토콜을 구현해야 할 필요성이 증가함에 따라, 프로그래머블 솔루션들이 제공하는 많은 잇점들 - 이들은 상이한 그리고 진화하는 프로토콜들을 수용할 수 있고, 프로그램 변경을 통해 쉽게 업그레이드 가능하며, 시장에 신속하게 제공할 수 있음 - 로인해 이들이 매력을 갖게 되었다.
기존의 SAN들은 종종 물리적으로 원격에 위치하고, 때때로 아주 먼 거리에 위치하며, 복수의 네트워크 아키텍쳐들을 사용하는 경우가 많다. 기존의 SAN들을 통합하고, 현재의 WAN 및 LAN 기반 구조를 이용하기 위하여, 데이터 통신 및 전자 통신(telecommunication) 분야 모두에 있어서 네트워크 프로토콜 변환에 대한 필요성이 존재한다. 프로토콜 변환으로 인해 시스템 내의 모든 상이한 부분들의 무결절 통합(seamless integration) 및 동작이 가능해질 것이다.
파이버 채널 대 파이버 채널(FC to FC), iSCSI 대 FC 브릿징(bridging) 및 파이버 채널 대 FC-IP 전환을 제공하기로 계획된, 복수 프로토콜 패브릭 라우팅 서비스(multiprotocole fabric routing service)를 위한 시스템 레벨 프로토콜 컨버터 제품이 브로케이드 통신 시스템(Brocade Communication Systems)에 의해 발표되 었다[http://biz.yahoo.com/prnews/031028/sftu10_1.html].
현재의 프로토콜 컨버터들은 희망하는 로직 기능들을 얻기 위하여 복수의 칩들을 하나의 카드 상에 통합하거나, 보다 통상적으로는 현재의 호스트 시스템에 삽입된(plugged) HBA 카드 또는 메인 호스트 I/O 카드 상의 도터 카드(daughter card)로서 통합하는데, 이로 인해 유닛 비용, 공간 및 전력에 있어서 부피가 크고, 비용이 많이 소모되는 제품이 초래된다. 또한, 현재의 프로토콜 컨버터들은 프로그램 가능하지 않거나, 매우 제한된 프로그램 가능성(programmability)만을 가지며, 상이한 또는 새로운 프로토콜들의 수용을 위한 업그레이드가 용이하지 않다. 이외에도, 다양한 물리 계층 액세스 모듈 또는 칩들이 존재하는데, 이들의 구현 및 회로 기술은 종종 하나의 특정 물리 계층 프로토콜에 대해서 최적화되므로, 포트 상에서 새로운 물리 계층 프로토콜이 요구되는 경우에는 전체 HBA 카드 또는 여러 컴포넌트들의 교체가 필요하게 된다. 통상적으로, 변환은 동일한 물리적인 I/O 카드 내에서 수행되지 않으며, 단일 칩 솔루션 내에서 또는 SoC 반도체 장치 내의 임베디드 코어로서도 수행되지 않는다.
종래 기술에 따른 시스템 온 칩 디자인(20)이 도 1에 도시되어 있다. 이는 PPC440(Power PC; 25)와 같은 프로세싱 요소, 로컬 프로세서 버스(PLB; 21), 온 칩 주변 버스(OPB; 24) 및, SRAM(15), DDR 제어기(18), PCI-X 브릿지(22), DMA(26)와 DMA 제어기(28), 이더넷 LAN 시스템을 위한 데이터 링크 계층을 제공하기 위하여 사용되는 이더넷 MAC(Medium Access Control) 프로토콜 장치(50), 프로세서 코어 타이머(33), 인터럽트 제어기(35), 및 OPB 버스(24)와 PLB(21)를 인터페이싱하 는 OPB 브릿지(29)등의 다수의 부품을 포함한다. 도 1에 도시된 종래 기술 구현예에서, I.B.M.의 임베디드 PowerPC440 프로세서 코어 및 CoreConnect 로컬 버스가 이용되지만, ARM(예컨대 http://www.arm.com/products/?OpenDocument 참조), MIPS(MIPS: http://www.ce.chalmers.se/~thomasl/inlE/mips32_4Kp_brief.pdf에서 "MIPS32 4KP-Embedded MIPS Processor Core" 참조) 프로세싱 코어등과 같은 다른 임베디드 프로세서 코어들을 사용하는 유사한 구성들을 발견할 수 있다. 도 1에 도시된 바와 같이, 온 칩 주변 버스(24)와 인터페이싱하기 위해 제공되는 다른 장치들은 RAM/ROM 주변 제어기(45a), 외부 버스 마스터(45b), UART 장치(45c), IC 버스간(I2C) 인터페이스(45d), 범용 I/O 인터페이스(45e) 및 게이트웨이 인터페이스(45f) 중의 하나를 포함한다.
SoC 프로세서 및 컴포넌트 디자인의 태양들을 기술하는 관련 기술들은 다음과 같다.
미국 특허 번호 6,331,977은 칩 내부의 여러 기능적 I/O들과 다수의 외부 접속 핀들 사이에 크로스바 스위치를 포함하는 SoC를 기술하는데, 핀의 수는 내부 I/O의 수보다 적다.
미국 특허 번호 6,262,594는 SoC의 패드 집합의 구성 가능한 사용을 위한 크로스바 스위치를 구현하는 장치 및 방법을 기술한다.
미국 특허 번호 6,038,630은 다수의 데이터 버스들을 통해 외부 구조들에 액세스하는 다수의 기능적 유닛들(functional units)을 갖는 집적 시스템에 있어서, 공유 액세스 제어 장치(shared access control device)를 제공하기 위한 크로 스바 스위치를 구현하는 장치 및 방법을 기술한다.
미국 특허 출원 번호 US2002/0184419는 공용 버스 시스템을 사용하는 SoC를 위하여 상이한 컴포넌트들의 사용을 가능하게 하는 ASIC을 기술하고, 공용 버스와의 호환성을 달성하기 위하여 상이한 속도 및 데이터 폭(data width)을 갖는 기능적 유닛을 위한 랩퍼(wrapper)를 기술한다.
미국 특허 출원 번호 US2002/0176402는 SoC 상의 기능적 유닛들을 링크시키기 위한 8각 상호 접속 네트워크(octagonal interconnection network)를 기술한다. 상호 접속 네트워크 상의 기능적 유닛들은 환형으로 구성되고, 컴포넌트들을 중간에서 연결시키는 여러 크로싱 데이터 링크들(crossing data links)을 사용한다.
미국 특허 출원 번호 US2001/0042147은 SoC 상호 접속을 위한 시스템 자원 라우터를 기술하는데, 이는 각각 데이터 캐시(D-캐시) 및 명령어(I-캐시)와의 접속을 갖는 두 개의 채널 소켓을 구비한다. 또한, 상호 접속을 제공하기 위하여, 외부 데이터 전송 개시자(external data transfer initiators), 두 개의 내부 M-채널 버스들, 및 M-채널 제어기가 포함된다.
미국 특허 출원 번호 US2002/0172197은 칩에 포함된 크로스바 스위치를 통해 점 대 점(point to point) 방식으로 다수의 전송 및 수신 장치들을 접속시키는 통신 시스템을 기술한다.
미국 특허 출원 번호 US2001/0047465는 전송들을 개별 전송 작업들로 분할하고, 각각의 전송 작업에 대한 계산 복잡도 및 회로 당 MIPS의 수에 기초한 계산 복잡도를 결정함으로써 전체 게이트를 최소화하기 위한 통신 시스템(통상적으로 SoC 또는 ASIC)의 가변(scalable) 아키텍쳐에 관한 본 발명의 여러 변형예를 기술한다.
2003년 9월 26일부터 27일까지 뉴욕, 로체스터에서 열린 "Proceedings of ASIC2003" 에서, A. Brinkmann, J.C. Niemann, I. Hehemann, D. Langen, M. Porrmann 및 U. Ruckert가 발표한 "차세대 SoC를 위한 온-칩 상호 접속(On-Chip Interconnects for Next Generation System-on-Chips)"이라는 문헌에는, 패킷 네트워크 통신을 가능하게 하기 위하여 프로세서 셀들을 접속시키는 활성 스위치 박스를 이용하는 SoC 아키텍쳐에 관해 기술되어 있다. 이 문헌은 멀티스레딩 기능을 갖는 프로세서 코어에 대해 언급 또는 기술하지 않는다.
2001년 9월 4일부터 6일까지 폴란드, 바르샤바에서 열린 "Conf.Proceedings of Euromicro Symposium on Digital System Design(DSS'01)" 에서 Kyeong Keol Ryu, Eung Shin 및 Vincent J. Mooney가 발표한 "다섯 개의 상이한 멀티프로세서 SoC 버스 아키텍쳐들의 비교(A Comparision of Five Different Multiprocessor SoC Bus Architectures)"라는 문헌에는, GBIA(Global Bus I Architecture), GBIIA(Global Bus II Architecture), BFBA(Bi-FIFO Bus Architecture), CSBA(Crossbar Switch Bus Architecture) 및 CCBA(CoreConnect Bus Architecture)를 포함하는 멀티프로세서 SoC 버스 아키텍쳐에 관해 기술되어 있다.
단일 임베디드 프로세서에 기반한 접근법은 일부 애플리케이션들에 있어서는 비용 효율적이고 통합된(integrated) 솔루션을 제공할 수 있지만, 복잡한(demanding) 애플리케이션들에 의해 요구되는 계산 능력 및 프로토콜 변환이나 미 래의 프로토콜 속도 증가(예컨대, 2.5 Gbps 파이버 채널에서 10Gbps 파이버 채널에 이르는)에 대한 유연성(flexibility)을 제공하지 못할 수도 있다.
지난 최근 몇 년 동안, 다수의 네트워킹 애플리케이션들에 있어서는 도 2에 도시된 바와 같이 공용 버스(PLB)에 부착되어 프로세서 코어(25)와 병렬로 동작하는 전용 프로세서 코어(가속기; 39)를 부가함으로써, 도 1의 SoC의 계산 능력을 강화하였다. 전형적인 범용 프로세서들(예컨대, 가상 어드레싱 등을 지원하기 위한 메모리 관리 유닛)에서 발견되는 많은 특징들이 배재되었으므로, 이러한 부가적인 전용 프로세서 코어들(39a 및 39b 등)은 대개 작은 실리콘 영역을 차지한다. 이러한 접근법의 예로 IBM의 PowerNP(예컨대, M.Heddes가 IEEE 컴퓨터 소사이어티 주관하에, 2000년 8월, 미국, 캘리포니아주, 팔로 알토에서 열린 "Proceedings of Hot Chips 12" 에서 발표한 "IBM 파워 네트워크 프로세서 아키텍쳐(IBM Power Network processor architecture)"라는 문헌을 참조), NEC의 TCP/IP 오프로드 엔진(예컨대, http://www.tensilica.com/html/pr_2003_05_12.html에 게재된 "10 Tensilica Xtensa 프로세서 코어에 의해 전원이 공급되는 NEC의 새로운 TCP/IP 오프로드 엔진(NEC's New TCP/IP Offload Engine Powered by 10 Tensilica Xtensa Processor Cores)"이라는 문헌을 참조)이 있다. 이러한 시스템들은 프로그램 가능하므로, 결과적으로 배선 가속기(hardwired accelerator)에 비하여 더욱 유연하지만, a) 버스가 프로세서 가속기로의 명령어 및 데이터 스트림들 모두를 지원해야 하므로, SoC 버스(예컨대 PLB(21)) 상에 부가적인 트래픽을 초래하고, 이로 인해 대역폭 경합(bandwidth contention)이 야기되어, 시스템 성능을 제한하게 되며; b) SoC 버스는 SoC 시스템 내의 표준화된 컴포넌트들 및 접속 프로토콜들과의 호환성이라는 면에서 최적화될 뿐 종종 멀티프로세서 성능이라는 면에서 최적화되어 있지 않으며; c) 프로세서 가속기(39)는 종종 매우 제한된 명령어 세트만을 구현하거나 어셈블러 언어를 사용하므로, 프로세서 가속기 상에서 실행되는 애플리케이션의 개발 및 유지가 매우 어렵고 비용이 많이 들게 되는 것과 같은 여러 결점을 가진다.
SoC 디자인(75)의 제3 타입은 Motorola의 MPC 5554 마이크로 제어기(2003년 11월 3일자 "Design News" 38 페이지) - 마이크로 제어기의 블록도가 도 3에 도시되어 있음 - 와 같은, 크로스바 스위치를 통해 접속되는 임베디드 프로세서 코어이다. 도 3에 도시된 바와 같이, Motorola의 SoC 디자인은 PowerPC 프로세서 코어, 메모리 및 버스 인터페이스를 포함하는 도 1 및 도 2의 SoC 디자인과 유사한 요소들로 구성되지만, 특히, 로컬 버스들 중의 하나를 대체하여 3 x 5 크로스바 스위치(72)를 구현한다. 크로스바 스위치(72)를 SoC 디자인 내에 포함시킴으로써, 동시에 동작하는 3 라인을 이용하여 프로세서 코어는 더욱 빠른 속도로 통신할 수 있게 되고, 이로 인해 어느 정도까지 대역폭 경합 문제를 처리하게 된다. 그러나, SoC는 여전히 멀티프로세서 지원 또는 단일 SoC 칩 내의 프로토콜 변환이나 고속 인터페이스와 같은 보다 진보된 기능들이라는 면에서 최적화되어 있지 않았다. 이러한 칩 내에서의 I/O 통신은 크로스바 스위치에 의해 제한되고, 여전히 외부 버스 인터페이스 및 호스트 시스템 버스와의 통신을 필요로 하는데, 이로 인해 성능 및 미래의 업그레드를 위한 마이크로 제어기(SoC 칩)의 유연성이 제한된다. 여러 단계 또는 여러 칩 내에서, 임의의 프로토콜 변환이 오프 칩으로 수행될 필요가 있을 수도 있다. 또한, 데이터 패킷은 호스트 시스템 버스에 위치하는 명령어들로부터 분리될 수 없다. 도 3의 예에서, DSPI(또는 "Serial Perphical Interface") 또는 eSCI("Enhanced Serial Communication Interface")와 같은 다른 프로토콜들 뿐만 아니라 예컨대 자동차용 애플리케이션(automotive application)에서 통상적으로 사용되는 FlexCan(CAN 프로토콜 : "Control Area Network") 데이터 스트림과 같은 하나의 프로토콜이, 외부 I/O 브릿지(78)를 통해 Motorola MPC5554 칩 내에서 사용되는데, 각각의 프로토콜 또는 I/O 특정 스트림은 I/O 브릿지, 크로스바 스위치 및 통상적으로는 내부 칩 버스 혹은 시스템 버스로의 외부 버스 인터페이스를 통과한다.
지금까지, 오늘날 단일 칩 내에서의 프로토콜 변환은 존재하지 않았으며, 내부 칩 버스에 부착된 임베디드 코어를 사용하여 하나의 독립 프로토콜 또는 프로토콜 버전 레벨로부터 완전히 새로운 프로토콜 또는 프로토콜 버전 레벨로 프로토콜 변환을 수행하기 위한 수단도 존재하지 않았다.
현재의 프로토콜 변환은 앞서 언급한 복수의 칩들을 포함하는 시스템 또는 카드 수준에서만 이루어지는데, 그 일예가 도 4에 도시된 바와 같은, SAN 네트워크(예컨대, http://www.brocade.com/san/extending_valueof_SANs.jsp를 참조)와 관련하여 앞서 언급한 Brocade Silkworm Fabric Application Server이다.
도 4에 개념적으로 도시된 종래의 Brocade 시스템(100)에서는, 예컨대 파이버 채널 대 파이벌 채널(FC to FC) 라우팅(102), iSCSI 대 FC 브릿징(104) 및 파이버 채널 대 FC-IP 전환(110) 기능이 제공된다. Brocade의 디자인은 하나의 파이 버 I/O 포트 카드가 복수의 프로토콜들을 지원할 수 있다는 점 및 시스템 내의 다른 포트들 상에 트래픽을 방해하지 않고 하나의 프로토콜로부터 동일한 I/O 카드 상의 다른 프로토콜로 이전할 수 있다는 점에서 기존 기술에 대한 개량형이다. 이는 패킷들을 프로세싱함에 있어서 데이터 및 제어 프레임들을, 로컬 메모리 및 프레임 버퍼를 갖는 여러 인라인(in-line) RISC 프로세서 칩들, 소프트웨어 사전 프로세서들(pre-processors) 및 프로세서 카드 내의 전환 엔진으로 분산시킴으로써 달성된다. 이는 표준 단일 HBA 카드에 대한 개량형인데, 이로 인해 두 개의 네트워크 프로토콜을 단일 HBA 카드 내에서 사용할 수 있게 되며, 비용 및 공간을 줄일 수 있고, 메인 시스템 버스 상에서의 트래픽 방해, 데이터 전송 오버헤드 및 메인 시스템 프로세서 메모리 상에서의 메모리 경합없이 프로토콜을 변경하는 유연성을 허용한다. Brocade의 접근법에서 멀티프로세서들은 완전히 파이프라인 방식으로 동작하는 로컬 메모리에 부착된다.
단일 HBA 카드 또는 브릿지 카드와는 달리 이러한 기능들을 단일 칩에 통합하여, 단일 칩 내에서의 진정한 프로토콜 변환을 가능하게 하고, 완전한 패킷을 로컬 SoC 버스 또는 시스템 버스에 전달하기 위하여 프로토콜 컨버터 내에서 데이터 및 제어 프레임들을 처리하는 것은 매우 바람직할 것이다. 이는 I/O 카드의 추가적인 감소를 가능케 하여 하드웨어(칩의 수)의 절감, 대역폭 경합의 감소, 메모리 경합의 경감을 가능하게 하고, 더 높은 프로토콜 속도를 가능케 하며, SoC 칩내의(또는 로컬 시스템 버스에 부착된) 더 많은 프로세서 및 높은 처리 능력을 가능하게 한다.
발명의 개요
본 발명의 목적은, 단일 칩 상에, 또는 단일 칩 내에서 전적으로 프로토콜 변환 프로세싱을 수행하는 SoC 매크로로서 임베딩(embedding)되거나 호스트 시스템의 자원을 요구하지 않는 임베디드 매크로로 구현된 독립(self-contained) 프로토콜 컨버터를 제공하는 것이다.
본 발명의 일 태양에 따르면, 단일 반도체 칩상에, 또는 SoC 타입 디자인에서 사용하는 단일 칩 임베디드 프로토콜 컨버터 매크로로서 효율적인 프로토콜 컨버터를 제공하는데, 단일 칩 또는 임베디드 프로토콜 매크로 구현은 하나의 통신 트로토콜을 별도의 새로운 통신 프로토콜로 변환할 수 있고, 그리고/또는 하나의 통신 프로토콜 버전 레벨을 다른 통신 프로토콜 버전 레벨로 변환할 수 있다. 예를 들어, SoC 임베디드 프로토콜 컨버터 매크로 또는 단일 칩 프로토콜 컨버터는 한 프로토콜 버전 레벨, 예를 들어 파이버 채널(Fibre Channel) 2Gb/s을 예컨대 파이버 채널 10Gb/s로 변환하거나, 단일 칩 또는 임베디드 SoC 매크로 내에서 한 프로토콜로부터 전혀 다른 프로토콜로의 변환(예컨대, 파이버 채널에서 이더넷 또는 iSCSI 등으로의 변환)을 위하여 구성될 수 있다.
단일 칩으로서 구현되는지, 또는 임베디드 매크로로서 구현되는지에 따라, 프로토콜 컨버터는 하나 이상의 프로세서 코어 어셈블리를 포함하며, 각 프로세서 코어 어셈블리는, 프로토콜 변환 능력을 구현하기 위하여 연산(operation)을 수행할 수 있는 2개 이상의 마이크로프로세서 장치; 하나 이상의 프로토콜에 따라 통신 패킷의 수신 및 송신을 가능하게 하는 하나 이상의 구성가능한(configurable) 인터페이스 장치; 및 상기 2개 이상의 마이크로프로세서 장치와 인터페이스 장치간의 통신을 가능하게 하기 위한 상호접속 수단을 포함한다. 따라서, 단일 칩 프로토콜 및 임베디드 매크로 디자인은 SoC 타입 디자인을 더 높은 프로토콜 속도로 스케일링하는 수단을 포함하고, SoC 구현부(implementation) 내의 더 많은 수의 프로세서와 통합(incorporation)할 수 있는 성능을 가진다.
단일 칩 또는 임베디드 프로토콜 컨버터 기능은 전적으로 파이프라인된(pipelined), 멀티 스레딩(multi-threading), 멀티 프로세서 칩 디자인을 이용함으로써 실현될 수 있는데 여기서 로컬 메모리는, 완전한 패킷을 로컬 버스에 전달하기 위한 프로토콜 변환의 모든 기능(리사이징(resizing), 재포맷팅, 컨트롤, 분할(partitioning))을 취급하기 위하여 칩 내에(또는 SoC에 접속된 매크로로서) 통합된다.
바람직하게는, 단일 칩 프로토콜 컨버터 및 임베디드 매크로 디자인은 호스트 시스템 버스의 자원을 요구하지 않고(즉, 프로세싱은 SoC에 접속된 매크로에서 행해진다) 대부분의 프로토콜 프로세싱을 수행한다. 즉, 임의의 프로토콜 변환된 패킷은 필요할 때 로컬 SoC 또는 시스템 버스에 공급된다. 프로토콜 프로세싱 명령어는 자립형(stand-alone) 디자인을 위하여 SoC 프로토콜 매크로 또는 프로토콜 변환 내에서 전적으로 실행된다. 개선된 버스 성능, 시스템 대역폭, 시스템 내의 증가된 수의 프로토콜, 호스트 버스에 접속된 카드의 상당한 감소 또는 제거가 달성될 수 있다.
단일 칩 임베디드 매크로 때문에, 프로토콜 변환 애플리케이션에서 전형적으로 사용되는 메인 시스템 도터 카드(daughter cards)는 제거될 수 있고, 따라서 비용을 감소시키고 성능을 향상시킬 수 있다.
또한, SoC 임베디드 프로토콜 컨버터 매크로 또는 단일 칩 프로토콜 컨버터 아키텍쳐는 어느 한 기능(즉, 프로토콜 변환)에서 전혀 새로운 기능(TCP/IP 오프로드, 가속장치, 방화벽 기능 등)으로 용이하게 재구성될 수 있다. 따라서, 단일 칩 또는 임베디드 프로토콜 컨버터 매크로의 연산 기능이 최초에 프로그래밍된 첫 번째 연산 기능과는 다른 전적으로 새로운 연산 기능으로 변경될 수 있다. 이 연산 기능 변경은 이에 제한되는 것은 아니지만, 다음을 포함하는 요소에 기초할 수 있다. 칩에 있는 다수의 프로토콜 코어 어셈블리(프로세스 클러스터), 클러스터 내의 프로세서의 수, 많은 양의 클러스터 내의 로컬 메모리(예를 들어, 명령어 캐쉬 메모리) 및 각 클러스터와 관련된 많은 양의 로컬 메모리(SRAM, DRAM 등).
다른 실시예에 따르면, 단일 칩 프로토콜 컨버터 집적회로(IC) 또는 SoC 프로토콜 변환 매크로 코어 구현부는, 단일 칩 디자인 내에서, 충분한 로컬 메모리를 내장한 멀티 스레딩, 파이프라인, 멀티 프로세서 코어, 제어 로직, 수집 및 작업 큐(collect and work queues), 크로스바 스위치(crossbar switch) 또는 다른 스위칭 서브시스템, 프로토콜 컨트롤, 인터페이스 및 버스 브릿지 I/O 기능을 이용한다. 표준 버스 브릿지 I/O 기능이 시스템-온-칩(SoC) 로컬 버스와 연동하게 함으로써, 임베디드 프로토콜 컨버터 매크로가 높은 밀도, 효율, 개선된 호스트 프로세 서 성능, 대역폭 및 메모리 경합(memory contention) 개선, 오버헤드 감소 등이 추가적으로 실현될 수 있다. 멀티 스레딩 접근법, 적은 수의 명령어를 포함하는 파이프라이닝(pipelining), 단순한 프로세서 구조, 임베디드 메모리 및 프로세서에서 깊게까지 실행되지 않는 콘텍스트(contexts)에 있어서, 프로토콜 컨버터 칩 또는 임베디드 매크로는 복수의 프로토콜, 버전 레벨 및 프로토콜 컨버터 칩 또는 임베디드 SoC 매크로가 초기에 의도한 것과 다른 별도의 네트워킹 기능에 고도로 적용가능하고, 재구성 가능하다.
유용하게도, 본 발명의 SoC 임베디드 프로토콜 컨버터 매크로 또는 단일 칩 프로토콜 컨터버는 SAN 네트워크, 서버, 홈 네트워크, 자동차용 네트워크, 산업용 및 전기통신용부터 단순한 I/O 프로토콜 데이터 스트림에까지 많은 애플리케이션에 적용된다.
이하의 설명에 있어서, "프로토콜(Protocols)"이라는 용어는 표준 본체(standard body)에 의하여 전형적으로 지정되는 임의의 특정 입/출력(I/O) 통신 데이터 물리층 스트림(physical layer stream)을 말하거나, 또는 예를 들어, 파이버 채널(Fibre Channel), 기가비트 이더넷(Gigabit Ethernet), iSCSI, IP, TCP/IP, FC-IP, ESCON, FCON, CAN, SAMBA, DSL, VoIP, MPLS, GMPLS 등(이에 제한되는 것은 아님)을 포함하는 예를 포함하여 기업 내부 소유 인터페이스일 수 있다.
기술된 실시예에 있어서, 프로토콜은 파이버 채널, 이더넷, iSCSI, ESCON, FCON, IP, 레이어드(layered)와 같은 통신 프로토콜 또는 FC-IP, IP/MPLS 등과 같은 캡슐화된 프로토콜이다. 데이터 통신 프로토콜은 전형적으로 비트 스트림의 페 이로드(payload) 내에 실제 데이터뿐만 아니라 프레임의 개시, 프레임의 끝, 소스, 목적지 등의 컨트롤 특성과 함께 바이트, 워드 또는 세트로 배열된 데이터 비트, 패킷을 갖는다.
본 발명의 프로토콜 컨버터는 특별한 프로세서를 사용하고, 이는 독립형으로 구현되거나 SoC(칩 상의 시스템(system on a chip)) 타입의 디자인으로 통합되어 구현된다. SoC 구현예로서 이용될 수 있는 기본 프로토콜 컨버터 칩(350)의 블록도가 도 5에 도시되어 있다.
이 코어의 기본 구조 및 연산은 공동 소유로, 출원 중인, 2003년 7월 25일에 출원된 관련 미국 특허출원 제10/604,491호 "Self-Contained Processor subsystem as component for System-on-Chip design"에 설명되어 있으며, 이는 전체로서 여기에 통합된다. 이하에서는 이 연산에 대하여 설명한다.
간략하게는 도 5에 도시한 바와 같이, 단일 칩(또는 SoC 임베디드 매크로 코어로서)의 프로토콜 컨버터는 프로토콜 변환을 위한 것으로서 다른 네트워크 기능으로 재구성할 수 있는 독립 프로세서 기반 서브시스템(350)이며, 이는 하나 또는 복수의 프로세서 클러스터(200), 데이터 및/또는 명령어를 저장하기 위한 하나 이상의 로컬 메모리 뱅크(215), 및 크로스바 스위치(또는 패브릭 스위치 또는 MP 버스가 이용될 수 있음) 또는 다른 유사한 스위칭 수단으로서 구현된 로컬 상호접속 수단(220)을 포함한다. 본 발명의 단일 칩 프로토콜 컨버터 디자인은, PowerPC 아키텍쳐로부터 도출된 감소된 범용 명령어 세트와 함께 많은 단순한 프로세서 코어를 포함한다.
각각의 프로세서 클러스터(200)는 하나 이상의 프로세싱 코어(205)를 포함하는데, 각각의 프로세싱 코어는 4단 깊이 파이프라인(four stage deep pipeline)을 갖는 단일 이슈 아키텍쳐(single issue architecture)이고, 각각의 프로세서 코어(205)는 자신의 레지스터 파일(226), 논리 연산 장치(ALU; 225) 및 명령어 순서기(227)를 갖는다. 도 5에 도시된 단일 칩 프로토콜 컨버터 및 도 8에 도시된 프로토콜 변환을 위한 SoC 임베디드 매크로의 실시예에서, 8개의 프로세서 코어(205)가 명령어 캐쉬(208)와 함께 프로세서 클러스터(200)에 포함된다. 명령어 캐쉬의 크기는 디자인 옵션(예컨대, 32kB)인데, 이는 네트워크 애플리케이션들에 대해서 충분하다. 적어도 두 개의 프로세서 코어들(205)과 로컬 버스를 통해 연결된 로컬 SRAM 메모리 유닛(230)이 부가적으로 제공된다. 충분한 계산 능력을 지원하기 위하여 필요로 하는 프로토콜 컨버터(350) 내의 프로세서 클러스터(200)의 정확한 수(예컨대, 1, 2 또는 심지어 16 프로세서 클러스터들(128 클러스터 포함))는 애플리케이션 요구 사항에 의존한다. 예컨대, 파이버 채널 네트워크 프로토콜을 위한 기능을 구현하는 것은 보다 복잡한 TCP/IP 종료, IP, 또는 iSCSI 프로토콜 변환 구현을 위한 것보다 적은 계산 능력을 요구한다.
본 발명의 프로세서 기반 서브시스템 프로토콜 컨버터(350)의 다른 특징은 애플리케이션 프로그램, 현재 제어 정보 및 애플리케이션에 의해 사용되는 데이터를 저장하기 위하여 임베디드 메모리(215)를 사용하는 것이다. 정상적인 동작 조건에서 부드러운 동작을 제공하기에 충분한 양의 메모리가 지나치게 크기를 증가시키지 않고 프로토콜 컨버터에 위치된다. 전통적인 오프-칩 메모리에 비하여, 임베 디드 메모리의 추가적인 이점은 짧고 예측 가능한 액세스 시간을 제공한다는 점인데, 패킷의 처리를 위한 시간 예상 추정(time budge estimate)에서 정확히 설명된다.
프로토콜 컨버터 칩(350)의 모든 요소들은 크로스바 스위치(220)를 통해 상호 접속되는데, 이는 프로세서 클러스터들(200), 공유 메모리 블록들(215) 및 네트워크 프로토콜 계층 하드웨어 보조 장치들 혹은 임베디드 MAC 인터페이스들(175 및 185)을 상호 접속시킨다. (도 8 내지 도 10과 관련하여 본 명세서에서 기술된 바와 같이) SoC의 임베디드 매크로로서 구현된 경우에, 크로스바 스위치(220)는 브릿지 매크로 (버스)(224)를 통해 SoC 프로세서 로컬 버스(210) 또는 외부 시스템 버스(223)(예컨대, PCI 또는 PCI-X 등)에 접속되거나 직접 접속된다. 브릿지는 상이한 속도, 버스 폭, 신호들 및 신호화 프로토콜을 수용하도록 변경될 수 있다. 매크로 SoC 구현에서, 프로토콜 컨버터 매크로(350) 및 임베디드 프로세서 로컬 버스(210)(예컨대, IBM의 CoreConnect 내의 PLB 또는 ARMBA의 ARM, MIPs 등) 사이의 표준 인터페이스의 이점은 SoC 컴포넌트 라이브러리 내에 매크로로서 프로토콜 컨버터의 통합을 허용한다는 점이다.
데이터 인코딩/디코딩, 직렬화/역직렬화(serialization/deserialization), 링크 관리, 및 CRC와 체크섬 계산과 같은 저-수준 프로토콜 작업을 처리하는 하드웨어 가속기들이 네트워크 프로토콜의 저수준에서 시간에 매우 민감한 기능들(highly time-critical functions)을 위해 추가로 구현된다. 이러한 작업들은 전송되는 패킷들의 모든 비트 상에서 수행되고, 소프트웨어로 구현되면 많은 계산 비 용이 들 것이다. 그러므로, 이러한 기능들의 하드웨어 구현은 파이버 채널 및 기가비트 이더넷(185)을 위한 네트워크 인터페이스들(175)에서 구현되는 하드웨어 가속기들로서 제공되는데, 이들 각각은 작은 실리콘 영역만을 필요로 하고, 각각 파이버 채널 및 기가비트 이더넷 통신 링크들(190 및 195)의 각각과 인터페이스 한다.
프로토콜 컨버터 코어(350) 및 프로세서 버스들(단일 칩 구현에서의 SoC 프로세서 로컬 버스 또는 시스템 버스)의 분리로부터 유래하는 부가적인 이점들은 (i) 프로토콜 코어와 SoC 시스템 또는 시스템 버스 사이의 유일한 트래픽이 데이터 플로우 트래픽(데이터 수신 및 송신)이므로, 대역폭 경합을 최소화하고 (ii)서브시스템 상호 접속 구조(즉, 스위치)는 표준 컴포넌트 인터페이스들 및 전체적인 SoC, 스위치 구조에 부착된 다른 프로세서들 또는 메인 시스템 버스의 접속 프로토콜들을 수용할 필요 없이 프로토콜 코어에 최적화된 고성능 솔루션을 제공하는데, 이로 인해 프로토콜 변환 속도의 향상, 단일 SoC 또는 호스트 버스 어댑터 카드 내에서 처리되는 프로토콜의 증가 및 메인 시스템 버스 상의 경합의 감소가 가능해지는 것이다.
프로토콜 컨버터(자립형 단일 칩(standalone single chip) 또는 임베디드 SoC 매크로)로서 구현된 경우에 프로세서 서브시스템의 동작이 이하에서 기술된다. 일 실시예에서, 단일 칩 프로토콜 컨버터(350)(또는 SoC 디자인을 위한 임베디드 매크로)는 파이버 채널(Fibre Channel; FC)의 기가비트 이더넷(Gigabit Ethernet; GE)으로의 변환을 제공한다. 이러한 디자인은 파이버 채널을 IP로, 파이버 채널을 iSCCI로, 파이버 채널을 인피니밴드로, TCP/IP를 iSCSI로 및 본 명세서에서 언급한 다른 프로토콜 중의 임의의 것과 같은 많은 조합을 허용함이 이해된다. 사실, 이러한 구현이 오직 데이터 통신 프로토콜들에만 제한되는 것이 아니라, CAN과 같은 자동차 네트워크용 Motorola MPC5554 마이크로 제어기 또는 가정용 애플리케이션을 위한 SAMBA 네트워크와 같은 자동차 네트워크, 가정 또는 산업용 환경에서도 구현될 수 있다.
도 6은 파이버 채널의 기가비트 이더넷으로의 단일 칩 프로토콜 컨버터(300)로서 구성된, 도 5의 단일 칩 프로토콜 코어(350)의 예시적인 도면이다.
도 6에 도시된 프로토콜 코어에는, 두 프로토콜 사이의 변환을 위해 요구되는 패킷 리사이징(resizing) 및 리포맷팅(reformatting)뿐만 아니라, 요구되는 종단 기능(endpoint functionality)이 구현되어 있다. 이러한 구현의 기본은 프로토콜 동작들이 칩 상의 상이한 리소스들에 의해 처리될 수 있도록 프로토콜 동작들을 분할하는 것이다. 프로세서(또는 프로세서들의 집합)로의 각각의 프로토콜 동작은 일부 시간에 민감한 기능들을 제외하고, 하드웨어 가속기를 이용해 구현된 네트워크 물리적인 인터페이스들과 통신하지 않는다. 패킷 및 프로세싱 플로우는 도 6과 관련하여 다음과 같이 기술된다. 수신된 패킷 및 일부 상태 정보는 자유 버퍼의 목록으로부터 빈 메모리 영역에 대한 포인터를 이미 수신한 DMA 로직에 의해, 내향 FIFO 버퍼(inbound FIFO buffer)로부터 임베디드 메모리로 전송된다. 패킷 컨텍스트를 판단하고, 필요하다면, 메모리로부터 제어 정보를 획득하거나 패킷이 새로운 교환(exchange)의 첫 번째인 경우에 새로운 제어 정보를 생성함으로써 현재 컨텍스트를 전환하기 위하여 패킷 헤더를 조사한다. 부가하여, 수신된 패킷은 자신이 속하는 교환 서비스의 클래스(class)에 자신이 순응하는지를 확인하기 위하여 검증된다. 소스(예컨대, 파이버 채널 내의 클래스 2 서비스)로의 반송을 위해 수신된 패킷에 대한 승인(acknowledgement)이 요구되면, 승인 패킷이 생성된다. 승인 패킷을 위한 대응되는 헤더 정보가 수집되고, 이러한 패킷은 외향 파이버 채널 네트워크 인터페이스로 송신된다. 본 명세서에서, 패킷은 데이터 비트의 집합으로 정의되는데, 이는 적어도 목적지 정보를 포함하고, 통상적으로 통신 패킷을 위하여 헤더도 포함한다.
한편, 수신된 패킷에 대하여 기가비트 이더넷 패킷 헤더가 생성되고, 패킷은 이더넷 네트워크 프로토콜에 따라서 크기가 조절된다. 새로이 형성된 패킷(또는 패킷들)은 이더넷(EMAC) 네트워크 인터페이스 하드웨어 모듈(185) 내의 외향 FIFO 버퍼로 전송된다. 유사한 작업이 반대의 프로토콜 변환, 즉 이더넷으로부터 파이버 채널 네트워크로 패킷을 전송하는 경우에 대하여 발생한다. 이러한 프로토타입(prototype) 단일 칩 파이버 채널/이더넷 프로토콜 컨버터 구현(300)의 논리적인 표현이 도 6에 도시되어 있다. 이러한 예시적인 구현은 14개의 프로세서들을 사용하는데, 이들은 도 6에 도시된 프로세싱 블록(260)에서 묘사된 파이버 채널(FC) 대 이더넷 변환 상에서 동작하고, 이 경우 FC 입력 패킷은 프로세서 P1에서 수신되는 한편, 반대 변환 프로세스는 도 6의 프로세싱 블록(270)에 도시되어 있다.
하드웨어 리소스들로의 프로토콜 작업의 할당은 도 6에 도시된 프로세스 플로우에 따라 다음과 같이 수행된다. 프로세서 P1은 파이버 채널 내향 DMA 셋업 및 타겟 메모리 영역 할당을 관리하고, 프로세서 P2는 패킷 헤더 정보에 기초하여, 컨텍스트 전환, 패킷 검증(validation) 및 필요하다면 승인 패킷 생성을 수행하는 네 개의 프로세서 P3 내지 P6 중의 하나로 패킷들을 디스패치하며, 프로세서 P7은 이더넷 헤더 생성을 수행하여, 이더넷 외향 네트워크 인터페이스로의 데이터 전송을 설정하고, 더 이상 필요하지 않은 메모리 영역 블록을 자유 버퍼의 링크된 목록으로 반환한다. 이더넷 네트워크로 전송될 패킷에 대한 포인터들이 작업 큐(249)에 위치되고, 파이버 채널 상에서 송신될 패킷에 대한 포인터들이 파이버 채널 외향 작업 큐(259)에 위치된다.
다른 네트워크 프로토콜 또는 프로토콜 변환들이 비슷한 유형으로 쉽게 구현될 수 있다. 예컨대, iSCSI 또는 TCP/IP 프로토콜 스택을 구현함에 있어서, 단일 프로세서 구현을 위한 현재의 코드가 재사용될 수 있는데, 이 경우 현재의 코드를 아키텍쳐에 적응시키기 위해 적당한 정도의 프로그래밍 노력만이 요구된다. 특히, 패킷 디스패칭 및 콜렉팅 작업(각각, 수신 경로를 위해 P2 및 P7, 그리고 전송 경로를 위해 P9 및 P14로 이름붙은 프로세서들)이 구현되어야 하지만, 네트워크 프로토콜은 P3 내지 P6 및 P10 내지 P13으로 이름붙은 프로세서들 상에서 병렬로 거의 변경되지 않은 채 실행되도록 적용된다. 병렬로 프로토콜 작업들을 실행하는 프로세서들의 수는 시간 요구 조건을 만족시키기 위하여 작업 복잡도(complexity)에 따라 증감될 수 있어야 한다. 예컨대, iSCSI 프로토콜 변환은 단일 칩 프로토콜 변환을 수행을 위하여, 도 6에 도시된 예에서 14개의 프로세서들보다 많은 수를 요구할 것이다.
복수의 프로세서 코어들 상에서의 패킷 프로세싱은 (모든 프로세싱 동작을 수행하는 단일 프로세서에 패킷이 할당되는) 완전 수행 접근법(run-to-completion approach) 또는 (개별 프로세서에 할당된 복수의 파이프라인 단계로 패킷 프로세싱 동작들이 분할되는) 파이프라이닝 중의 하나를 통해 수행된다. 본 명세서에 기술된 일 실시예에서, 파이프라인 접근법이 예컨대, I-캐시와 같은 하드웨어 리소스들의 보다 나은 이용을 제공한다. 개별 파이프라인 단계들에 할당될 수 있는 네트워크 동작들의 예로 헤더 처리(header handling), 패킷 검증, 승인 반응의 생성, 패킷 재정렬(packet reordering) 및 메시지 어셈블리(message assembly), 그리고 종단 대 종단 제어(end-to-end control)가 있다.
프로세서들에 대한 프로토콜 작업들의 스케쥴링은 초기화 동안 정적으로 수행되는데, 즉, 각각의 프로세서(205)는 다양한 패킷들 상에 동일한 세트의 동작들을 실행한다. 마찬가지로, 가비지 콜렉션(garbage collection)과 같은 동적인 메모리 관리와 연관된 오버헤드를 피하기 위하여, 정적인 메모리 관리가 사용된다. 사용된 모든 메모리 구조(230)는 시스템 기동(start-up) 중에 초기화된다. 이는 데이터 패킷들을 저장하기 위한 메모리 영역(275), 현재 네트워크 접속의 제어 및 상태 정보를 위한 메모리(280), 프로그램 코드(285) 및 작업 큐를 포함한다. 아키텍쳐에서 사용되는 다양한 메모리 구조들이 도 7에 도시되어 있다. 이러한 구조의 제공으로 인해, 패킷 프로토콜 변환의 모든 서브 프로세스들이 단일 칩 내에 존재하거나 SoC 타입 디자인에 부착된 임베디드 매크로로서 가능하게 함으로써, 최종 완료된 패킷이 시스템 버스 또는 내부 SoC 버스로 전달되도록 할 수 있다.
도 7에 도시된 바와 같이, 데이터 패킷을 저장하는 메모리 영역(215)은 링크드 리스트(linked list; 275)로 조직된다. 유입 패킷은 링크드 리스트로부터 얻어진 다음 자유 버퍼에 저장된다. 패킷 프로세싱 동안, 패킷이 저장된 메모리 영역에 대한 포인터만이 프로세서들 간에 전달된다. 패킷 프로세싱이 완료되면, 패킷은 외향 네트워크 인터페이스로 전달되고, 버퍼는 자유 버퍼의 리스트로 반환된다.
프로세서 동기화는, 도 7에서 더 설명하는 것처럼, 작업 큐(290)를 통과하는 메시지의 형태로 수행된다. 이러한 접근 방식에서, 각각의 프로세서(P1 내지 P4)는 상기 스레드에 의하여 처리되도록 대기하는 패킷으로의 포인터를 저장하는 작업 큐(290)와 연관된다. 프로세서가 다음 패킷으로 동작하도록 준비될 때, 프로세서는 그 작업 큐로부터 다음에 연결된 패킷의 포인터를 얻는다. 프로세서가 프로세싱을 종료할 때, 프로세서는 패킷으로의 포인터를 파이프라인에서의 다음 스레드의 작업 큐로 위치시킨다. 메모리 액세스 충돌에서의 올바른 조작을 담보하기 위하여 락킹(locking)이 사용된다.
프로세서 스케줄링에서 중요하게 고려할 점은 모든 파이프라인 스테이지는 동일한 패킷 프로세싱 시간을 요구하지 않을 수 있고, 또한 각각의 파이프라인 스테이지에서의 프로세싱 시간은 패킷 콘텍스트(packet context)에 따라 변할 수 있다는 것이다. 예를 들어, 파이버 채널에서, 패킷 프로세싱 시간은 패킷이 패킷 시퀀스에서 최초인지, 중간인지, 또는 마지막인지에 의존하고, 패킷이 링크 제어 정 보를 운반하는지에 의존하고, 패킷이 유인된 메시지에 속하는지 유인되지 않은 메시지에 속하는지에 의존한다. 만약 파이프라인의 스테이지 중 하나가 다른 스테이지보다 상당히 느린 경우, 그 작업 큐는 과부하가 걸리게 되고, 병목현상이 발생하게 된다. 이것은 예를 들어 도 7의 P1 내지 P4가 같은 파이프라인에서 평행으로 동작하도록 사용함으로써 치유된다.
파이프라인 스테이지에서의 프로세싱 타임이 패킷사이에서 변화함에 따라, 모든 프로세서가 완전히 사용되지 않을 수 있다. 대신, 파이프라인 스테이지 사이의 매칭된 처리량(throughput)은 충분한 버퍼링 및 디커플링 로직을 제공함으로써 달성된다.
같은 태스크에서 동작하는 다수의 프로세서의 할당은, 예를 들어 도 7에서 "MT"로 라벨링되고 프로세서 P5로 설명되는 태스크 디스패칭 프로세서(task dispatching processor)의 도입을 필요로 한다. 패킷 할당 메소드는 간단하므로 짧은 프로세싱 타임에서 실행되고, 리소스 경합 및 락킹(resource contention and locking)을 통하여 성능 저하가 일어나게 되어서는 안된다.
대신에, 파이버 채널 구현에 있어서, 모든 패킷의 프로세싱이 단일 프로세서에 의하여 같은 컨텍스트 그룹에 속하도록 하는 이진-소팅 알고리즘(bin-sorting algorithm)이 사용된다. 현재 컨텍스트에 대한 정보는 프로세서의 레지스터 파일에 캐싱되고, 자원 경합 및 상기 정보를 페칭(fetching)하기 위한 평균 액세스 시간을 감소시킨다. 소팅 오버헤드는 간단한 해시 함수를 사용함으로써 낮게 유지된다. 일 실시예에서, 패킷 소팅 및 프로세서 할당 태스크는 약 50개의 명령어 만을 도입한다. 그러나, 이것은 디자인 선택에 따라서 변화하고, 35-200개의 명령어의 범위에서 변할 수 있다. 설명된 실시예에서, 예를 들어 35-50개의 가능한한 적은 명령어 세트가 존재한다. 임의의 주어진 시간에서 일반 네트워크 트래픽에서의 프로세서보다 액티브 컨텐트 그룹이 더 존재할 수 있고, 여러 다른 컨텍스트는 동시에 단일 프로세서로 할당될 수 있다. 최악의 경우, 모든 패킷이 단지 하나의 프로세서에 할당되어 과부하를 유발할 수 있다. 그러나, 실제 어플리케이션을 수행하는 네트워크 트래픽은, 컨텍스트 그룹이 평행하게 동작하는 프로세서들 사이에서 균등하게 분배될 경우 이것이 문제가 되지 않는다는 것을 나타내고 있다.
단일 칩 프로토콜 컨버터의 구조는 셀룰러이고, 이 구조는 디자인이 맞춤 스케일링될 수 있도록 허용한다. 디자인에 있어서, 프로세서 코어 및 임베디드 메모리 블록의 수는 큰 디자인 변화 없이, 어플리케이션 요구사항에 쉽게 적용된다. 예를 들어, 다음의 네트워킹 어플리케이션에서, 10 Gb/s의 라인 속도로 동작하는 멀티프로세서 프로토콜 컨버터의 필요 계산 용량은 아래 설명하는 것처럼 변화할 수 있다. 이러한 측면에서, 프로토콜 컨버터 디자인은 실제로 다른 네트워크 프로세싱 함수에 "적용 가능"한데, 이것은 레이아웃 디자인, 임베디드 메모리, 다른 프로세스에 의하여 핸들링되고, "제한되지 않은" 다양한 서브 프로세서(즉, 상기 프로세서들은, 각각의 프로세서가 TCP/IP 오프로드 함수, 프레임 분류 함수, 프리-프로세싱 함수, 하드웨어 가속기, RISC 또는 데이터 프로세싱 함수 등과 같은 하나의 주어진 포텐셜 기능을 갖는 이전의 선행 기술과 다른, 특정 네트워크 함수로부터 독립적인 것이다)로 위임된 프로토콜 리소스 및 네트워크의 파티셔닝에 의하여 적 용 가능한 것이다. 본 발명의 단일 칩 프로토콜 컨버터(350)에서, 또는 임베디드 매크로 코어(550)로서, 동일한 프로세서 및 로컬 메모리 쌍은, 의도된 동작을 스케일링할 충분한 프로세싱 전력이 허여되는 한, 다른 네트워크 함수(즉, 조작)를 수행할 수 있다. 몇 가지 예제가 아래에 나열되어 있다.
프로토콜 변환 : 14개의 프로세서(즉, 2 개의 8-코어 클러스터). 64K바이트 I-캐쉬, 64K바이트 데이터 SRAM, PowerPC440(또는 다른 프로세서) 및 도 5 및 6에 도시된 다른 마이크로프로세서는 0.13m ASIC 기술에서 약 35mm2를 필요로 한다.
TCP/IP 오프로드 엔진(offload engine) : 32개의 프로세서(즉, 128K바이트 I-캐쉬 및 128K바이트 SRAM을 가정하는 4개의 프로세서 클러스터). 이것은 상기 기술에서 50mm2 면적을 점유한다.
통합된 방화벽(Intergrated firewall) : 128개의 프로세서(추정치), 즉 16개의 코어 클러스터이다. 512K바이트 I-캐쉬 및 512K바이트 SRAM을 가정하는 4개의 프로세서 클러스터를 가정하면, 최종적인 칩은 약 150mm2정도이다.
동일한 기본 아키텍쳐(더 많은 수의 서브 프로세서가 칩내에 또는 주어진 어플리케이션에 필요한 SoC 임베디드 매크로로서 장착될 수 있음)가 네트워크 스피드 또는 시장 상황 변화에 따라 적용 가능하다. 예를 들어, 상기 아키텍쳐는 "방화벽 프로세서" 또는 "프로토콜 컨버터" 또는 구현된 적 조차 없는 완전히 새로운 디자인 또는 프로토콜로 칩을 재구성하기 위하여 적용될 수 있다. 따라서, 하나의 기본 디자인은 많은 어플리케이션 및 포텐셜 함수에 확장 가능하다. 칩 또는 임베 디드 매크로 SoC 코어의 네트워크 함수는, 단순히 프로세서의 수 및 메모리 유닛의 수를 선택하고 적절한 소프트웨어 코드 또는 버전 레벨을 적용함으로써, 칩을 다시 디자인하지 않고 변경할 수 있다. 선택된 프로세서 및 새로운 프로토콜 함수용 메모리 유닛의 수는 의도된 새로운 함수에 대한 코어 성능의 통계적 시뮬레이션에 의하여 선택된다.
상술한 것처럼, 프로토콜 컨버터는 분리된 반도체 기판 상에서 독립형 IC 칩으로 구현되거나, SoC 타입 디자인, FPGA, DSP 등에서 매크로로서 임베딩된다. 본 발명의 제2 태양에 따른 SoC(System On Chip) 디자인(400)에서 임베디드 매크로 코어로 구현된 프로토콜 컨버터의 예시는 도 8에 설명된다. 필요한 것은 (컨버팅된 또는 컨버팅되지 않은) 완료된 데이터 패킷을 전달하는 표준 버스 인터페이스 또는 브릿지 뿐이므로, 매크로는 SoC 디자인에 국한되지 않고, 표준 DSP, 마이크로 제어기, FPGA, ASIC's 및 마이크로프로세서에서 구현될 수 있다는 것을 이해하여야 한다. "SoC" 라는 용어는 일반적으로 최소 하나의 프로세싱 요소, 메모리 요소, I/O 인터페이스 및 로컬 버스 또는 다수의 칩상의 버스에 부착된 코어를 갖는 칩상의 시스템을 정의하는데 사용된다.
도 8에 도시된 것처럼, (독립형 칩 디자인으로 도 5에 설명된 것과 같은) 임베디드 프로토콜 컨버터 매크로 코어(550)을 포함하는 SoC(400)의 실시예는 CPU 또는 MPU 요소(425; IBM PowerPC 440에 나타남. 그러나 PowerPC외에 ARM, MIPs 등과 같은 다른 SoC 프로세서 코어도 구현될 수 있다는 것을 이해해야 한다), 로컬 SoC 버스(210; 도 8에 IBM의 코어 커넥트 PLB(210; Processor Local Bus)로서 나타 남), 선택적인 더 느린 속도의 버스(도 8에 IBM의 칩 상의 주변 장치 버스 또는 OPB(240)으로 나타남) 및 SRAM(415), DDR 제어기(418), PCI-X 브릿지(422), DMA(426) 및 DMA 제어기(428), OPB 브릿지(429) 등을 포함하는 도 1에 도시된 것과 같은 임의의 수의 SoC 컴포넌트 (코어) 를 포함한다. OBP(240)는 다음 중 하나 이상을 포함하는 다른 장치(RAM/ROM 주변장치 제어기(445a), 외부 버스 마스터(445b), UART 디바이스(445c), IC간 버스(I2C) 인터페이스(445d), 범용 I/O 인터페이스(445e) 및 게이트웨이 인터페이스(445f))를 연결한다.
도 8에 나타난 실시예는 SoC 시스템(400)에서 단일 칩 프로토콜 컨버터 또는 임베디드 매크로 코어로 통합되고, 브릿지(224) 및 PLB(210)를 거치는 프로세서 코어(425)버스와 통신하는 독립 프로세서-기반 프로토콜 컨버터(550; self-contained, processor-based protocol converter)를 포함한다. 도시된 것처럼, 프로세서-기반 프로토콜 컨버터 매크로 코어(550)는 하나 또는 다수의 프로세서 클러스터(200), 데이터 및/또는 명령어를 저장하기 위한 하나 이상의 로컬 메모리 뱅크(215), 설명된 실시예에서의 크로스바 스위치(220) 또는 이와 등가인, 패브릭(fabric) 또는 N x X 스위치 등과 같은 로컬 상호 접속 수단 및 적어도 2개의 네트워크 프로토콜에 대한 적어도 2개의 미디어 액세스 컨트롤(MAC; Media Access Control) 인터페이스 유닛(175 및 185)을 포함한다. 도 8에 도시된 것처럼, 이 MAC 유닛(175 및 185)은 PHY(Physical Layer Chips), SoC 임베디드 MAC 또는 PHY 함수 또는, SoC 또는 호스트 카드로부터 분리된 외부 프로토콜 칩이 될 수 있는 각각의 외부 MAC 인터페이스 디바이스(475 및 485)와 인터페이싱된다. 다시 말하면, 도 8에 도시된 MAC(475 및 485)가 파이버 채널 하드웨어 어시스트 코어 및 이더넷 10/100/1G EMAC을 포함할 수 있다는 것이지만, 임의의 프로토콜에 대한 인터페이스가 포함될 수 있고, 분리된 MAC 또는 PHY 디바이스(물리 계층 칩)과 같이 칩으로 통합될 수 있고, 로컬 카드 상의 SoC 칩으로 외장될 수도 있다. 자동차 어플리케이션 또는 홈 네트워킹과 같은 오늘날의 보다 저속의 어플리케이션에서 이것은 유용할 수 있다.
도 9는 외부 프로토콜 인터페이스로 임베딩된 SoC 내의 단일 패킷의 프로토콜 컨버전에 대한 프로세스 플로우를 도시한다. 매크로 내의 로컬 메모리는 패킷의 프로세싱 및 DMA 전달 모두를 제어하므로, 매크로로부터의 프로토콜 컨버전 후에, 패킷은 제1 인터페이스로부터 제2 I/O 인터페이스 또는 로컬 SoC 버스(210)로의 출력으로 전달되고, 최종적으로 호스트 시스템 버스(223; 예를 들어, 도 9에 설명한 PCI-X 133MHz 또는 이와 유사한 것)으로 전달된다. 양호하게는, 통신은 이중 형식, 즉 송신 및 수신 방향 모두에서 통신을 가능케하는 링크를 포함한다. 도 9에 나타난 예에 의하여, A에서 B 패킷으로의 컨버전이 제1 프로토콜에 따르는 패킷으로 도시되는데, 예를 들어 1G 이더넷 패킷은 SoC 외부 프로토콜 칩에서 수신되고, 매크로 또는 EMAC(외부 이더넷 I/O) 인터페이스(485)는 크로스바 스위치(220)에 대한 매크로의 내부 메모리(215) 내의 컨버터 매크로의 EMAC(185) 내향 FIFO로 포워딩된다. 작업 큐에 의한 매크로의 내부 메모리(SRAM, DRAM 등)는 이더넷 패킷을 수집하고, 칩상의 제어기 함수는 크로스바 스위치를 통하여 이더넷 패킷을 서브 프로세서(예를 들어 도 9에 도시된 "proc. 1" 클러스터의 서브 프로세서)로 전달한 다. 여기에 서술된 것처럼, 패러럴리즘, 파이프라이닝 및 멀티스레딩에 의하여, 프로토콜 변환 프로세스는 프로토콜 변환에 대한 임베디드 프로토콜 컨버터 매크로 코어(550) 내의 여러 서브 프로세서 사이에서조차 붕괴되고, 여러 컨버전 프로세스는 하나의 프로세서와 매칭된다. 따라서, 예를 들어 "proc. 1"로부터 "proc. 3"으로 "A"가 "B"로 가는 단지 1 라운드를 통해서 조차, 실제에 있어서는 패킷은 변환을 위하여 여러 프로세서 사이에서 분할된다. A에서 B 패킷으로의 변환 프로토콜은 도 9에서 설명되고, 선택적 프로세스는 프로토콜 B의 패킷이 "B 피니쉬"의 다른 면으로 들어가서 프로토콜 #1(A 면)에서 나오도록 하는 것을 포함한다. B 및 A의 프로세스 흐름이 2-웨이 이중 링크의 다른 면 상에 있다는 것을 이해할 것이다.
실질적인 프로토콜 변환 코드는 임베디드 프로토콜 매크로 코어(550)에 포함된 프로세싱 요소 상에서 수행된다. 매크로는 병렬로 실행되는 여러 프로세스 P0, P1, ..., Pn을 갖는데, 각각의 방향(즉, 수신 및 전송)에 대해 한 세트를 갖는다. 이러한 프로세스들의 각각은 Proc. 0, Proc. 1, Proc. 2 등으로 이름 붙은 매크로의 프로세싱 요소들 중의 하나로 맵핑된다. 세 가지의 다른 종류의 프로세스들이 제공되어, 기술된 실시예의 임베디드 SoC 매크로의 프로세서 상에서 수행되는데, 이는 다음을 포함한다.
1. 디스패치 : 프로세서에 작업을 할당하는 프로세스
2. 프로토콜 프로세싱 : 프로토콜 프로세싱 작업
3. 수집 : 패킷이 전송된 후에, DMA SoC 제어기가 일정한 메모리 관리 기능을 수행 할 뿐만 아니라, 코어의 내부 메모리 밖으로 패킷을 전송하도록 설정
이러한 프로세스들 간의 통신은, 도 7에 도시된 것과 같은 메모리 내의 기본적인 전용 영역인 작업 큐(work queue)를 통해 달성된다. 휴지 프로세스(idle process)는 주기적으로 자신의 작업 큐를 폴링함으로써 임의의 계속 중인 작업을 가지고 있는지 판단한다.
프로토콜 매크로 코어는, 일련의 IP 패킷들로의 데이터 파티셔닝, IP 패킷 헤더의 생성, 이더넷 패킷의 생성과 같은 요구되는 모든 특정한 프로토콜 작업들을 구현하여, 이더넷 MAC 매크로로 패킷들을 이동시킨다. 패킷을 재전송할 필요가 있으면, 프로토콜에 의해 정의되어, 이는 SoC 로컬 프로세서로부터의 간섭없이 발생하므로, 패킷/데이터 전송 요청 또는 실질적인 데이터 전송만이 외부 DMA 또는 DDR 메모리에 의해 요구된다. 패킷 "A"의 "B"로의 프로토콜 변환 후에, 패킷은 로컬 온-칩 매크로 메모리(local on-chip macro memory)로 반송되고, 데이터의 끝에 대한 신호가 생성된다. 그 이후로, 로컬 매크로 메모리 및 임베디드 로컬 DMA 제어기는 크로스바 스위치, 파이버 채널 인터페이스 및 최종적으로 외부 I/O 인터페이스를 통해 변환된 패킷을 전송한다. 대안적으로, 파이버 채널 인터페이스는 최종 변환된 패킷을 전송하기 위하여 임베디드 제어기를 가질 수 있다.
외부 SoC DDR(418) 또는 DMA(426)는, 필요하다면, 프로토콜 컨버터 인터페이스로부터 패킷을 송신하는 것에 비하여, 패킷이 버스 브리지를 통하여 로컬 SoC 버스로 인도되고 최종적으로 호스트 시스템 버스(223)로 인도되도록 추가적으로 요구할 수 있다. 마찬가지로, 호스트 버스(223)는 프로토콜 변환을 위한 패킷(들)을 매크로로 송신하고 변환된 완료 패킷을 돌려 받거나 개별적인 프로토콜 및 패킷 타입에 따라 외부 프로토콜 인터페이스(475, 485)로 전달할 수 있다.
도 10은 호스트 버스(223)로부터 수신되고 전달을 위하여 외부 SoC 인터페이스(485)로 인도되는 단일 패킷의 프로토콜 변환을 위한 예시적인 프로세스 흐름을 도시한다. 도 10에서 도시된 예시적인 프로세스 흐름에서, 파이버 채널 프로토콜 패킷은 호스트 시스템 버스(223)로부터 송신되고(시작되고), 예를 들어 외부 이더넷 인터페이스 1G EMAC 인터페이스(485)로의 전달 및 변환을 위하여 SoC 프로토콜 컨버터 매크로(350)로 송신된다. 도 10에서 나타난 바와 같이, SoC 메인 프로세서(PowerPC 440)는 데이터 처리를 위한 요구를 설정하고 상기 요구 및 외부 DDR 메모리 내의 데이터로의 포인터를 버스 브리지(224)를 통하여 프로토콜 컨버터 매크로 코어(550)로 송신한다. 본 실시예에서, 인터럽트 신호가 발생하지만, 이는 데이터를 전용 레지스터 또는 선정된 메모리 위치에 기록함으로써 구현될 수 있다.
임베딩된 프로코콜 컨버터 매크로 코어(550)는 상기 요구를 인식하고, 외부 호스트 또는 SoC 로컬 메모리로부터 매크로 로컬 메모리로 데이터를 전달하기 위하여 DMA 엔진을 활성화한다. 데이터(예를 들어, 패킷 #B)는, 로컬 SoC 버스 및 브리지 버스를 통하여 매크로의 로컬 메모리(215)로 전달된다. 모든 데이터가 전달되었을 때, SoC 프로세서는 태스크 완료에 대하여 통지받는다. 이는 PowerPC(440)로 인터럽트를 송신하거나 PowerPC(440)에 의하여 정기적으로 폴링(polling)되는 소정의 선정된 위치에 기록함으로써 구현된다.
작업 큐(work queues), 수집 순서(collect sequences), (도 7에 도시된 바 와 같은) 태스크 디스패칭 프로세서(task dispatching processor)(MT)인 프로세서에 의하여, 파이버 채널 패킷(B)은 본 명세서에서 설명된 바와 같은 패킷 분할(packet partitioning)에 의하여 매크로의 로컬 메모리로부터 다수의 서브 프로세서로 전달된다. 예를 들어, 프로토콜 "B"(파이버 채널 타입)로부터 프로토콜 "A"(기가비트 이더넷 타입)로의 프로토콜 변환의 완료시, 완료된 패킷은 크로스바 스위치(220)를 통하여 로컬 매크로의 메모리로 되돌려진다. 로컬 DMA 요구는 패킷 "A"를 매크로의 메모리로부터 외부 이더넷 인터페이스(485)로 전달하여 전송 및 변환을 완료한다.
본 명세서에서 설명된 방법은 I/O 카드와 칩의 개수의 감소, 유연성의 대폭적인 개선, 네트워크 기능성, 고밀도(로컬 또는 호스트 버스에 더 많은 프로세서가 부착됨), 프로토콜 처리의 고속화, 대역폭의 개선, 메모리 경합(memoty contention)의 감소, 최종 시스템 구매자를 위한 유연성, 네트워크 설계/업그레이드의 용이성 및 종래에 비한 프로토콜 변환의 대폭적인 개선을 가능하게 한다.
본 발명은 예시적이고 수행된 실시예에 대하여 보여지고 설명되었지만, 당업자는 첨부된 청구범위의 범위에 의해서만 제한되어야 하는 본 발명의 사상 및 범위를 벗어나지 않고 형태 및 상세에 있어 앞서의 및 다른 변화가 행해질 수 있다는 점을 이해할 것이다.

Claims (23)

  1. 삭제
  2. 프로토콜 변환을 위한 임베디드 시스템-온-칩(System-On-Chip; SoC) 코어를 포함하는 단일 칩 프로토콜 컨버터 집적 회로(single chip protocol converter integrated circuit)로서, 상기 프로토콜 컨버터 IC는 마이크로프로세서 및 로컬 시스템 통신 버스를 포함하며,
    상기 프로토콜 변환을 위한 임베디드 SoC 코어는,
    둘 이상의 프로세서 클러스터 어셈블리(processor cluster assembly)를 포함하는 프로세서 기반 서브 시스템
    - 상기 프로세서 클러스터 어셈블리 각각은,
    프로토콜 변환 기능을 구현하기 위한 동작들을 각각 수행할 수 있는 하나 이상의 서브 프로세싱 코어;
    상기 프로세서 클러스터 어셈블리 각각에 데이터 및 명령어들 중의 적어도 하나를 저장하기 위하여 상기 프로세서 클러스터 어셈블리 내의 상기 하나 이상의 서브 프로세싱 코어들과 연관되는 로컬 저장 장치; 및
    상기 로컬 저장 장치와 상기 하나 이상의 서브 프로세싱 코어 사이의 명령어들 및 데이터의 통신을 가능하게 하기 위하여 상기 각각의 프로세서 클러스터 어셈블리 내에 존재하는 제1 로컬 상호접속 수단(interconnect means)
    을 포함함-;
    하나 이상의 통신 프로토콜에 따라 통신 패킷의 수신 및 전송을 가능하게 하는 하나 이상의 인터페이스 장치;
    상기 둘 이상의 프로세서 클러스터와 상기 하나 이상의 인터페이스 장치 사이, 또는 프로세서 클러스터 내의 둘 이상의 서브 프로세서 코어와 상기 하나 이상의 인터페이스 장치 사이의 통신을 가능하게 하기 위하여 상기 임베디드 SoC 코어 내에 존재하는 제2 로컬 상호 접속 수단; 및
    상기 프로토콜 변환을 위한 임베디드 SoC 코어의 상기 제2 로컬 상호접속 수단과 상기 단일 칩 프로토콜 컨버터 IC의 상기 로컬 시스템 통신 버스 사이의 데이터 통신 송신 및 수신을 가능하게 하기 위한 브릿징(bridging) 장치
    를 포함하며,
    인터페이스 장치는, 제1 프로토콜 타입에 따라 생성된 패킷들을 수신하기 위해 적용되고, 프로토콜 변환을 구현하도록 상기 패킷들을 처리하기 위해 프로그램된 프로세서 클러스터 어셈블리 또는 프로세서 클러스터 어셈블리 내의 서브 프로세싱 코어로 포워딩하기 위한 내향(inbound) 네트워크 인터페이스로서 구성가능하며, 제2 프로토콜 타입의 변환된 패킷들을 출력하고 그에 의해 프로토콜 변환 프로세싱이 단일 집적 회로 칩 내에서 완전히 수행되기 위한 외향(outbound) 인터페이스 장치로서 구성가능한 단일 칩 프로토콜 컨버터 집적 회로.
  3. 제2항에 있어서, 상기 하나 이상의 구성가능한(configurable) 인터페이스 장치는, 프로그래머블 MAC(Media Access Control) 인터페이스 장치 및 특정 프로토콜의 패킷을 수신하기 위한 프로토콜 인터페이스 가속기 장치로 구성된 그룹으로부터 선택된 하나 이상을 포함하는 단일 칩 프로토콜 컨버터 집적 회로.
  4. 제3항에 있어서, 상기 하나 이상의 프로세서 클러스터 어셈블리, 대응하는 로컬 저장 장치들, 상기 제1 및 제2 로컬 상호 접속 수단 및 상기 하나 이상의 인터페이스 장치들은 모두 상기 제1 및 제2 프로토콜 사이의 변환을 하는데 필요한 패킷 리사이징(resizing) 및 리포맷팅(reformatting)을 가능하게 하고, 상기 단일 칩 프로토콜 컨버터 디자인은 한 종류의 프로토콜의 상이한 버전 레벨들 사이에서 수신된 패킷들의 변환을 가능하게 하도록 부가적으로 변경된 단일 칩 프로토콜 컨버터 집적 회로.
  5. 제2항에 있어서, 제1 타입의 상기 수신된 패킷은 프로세서 클러스터 어셈블리의 하나 이상의 서브 프로세서 코어로 분할되고, 각각의 상기 서브 프로세서 코어는 동일한 세트의 명령어들을 실행하고 특정 프로토콜 프로세스와 짝이 되는(paired) 단일 칩 프로토콜 컨버터 집적 회로.
  6. 제2항에 있어서, 프로토콜 변환을 위해 상기 수신된 명령어들은 프로세서 클러스터 어셈블리 내에 완전히 포함되고, 상기 프로세싱은 상기 단일 칩 프로토콜 컨버터 IC 상에서의 상이한 리소스들에 의한 처리를 위해 상기 프로토콜 동작들의 분할을 포함하는 단일 칩 프로토콜 컨버터 집적 회로.
  7. 제2항에 있어서, 상기 제2 로컬 상호 접속 수단은 크로스바 스위치(crossbar switch)를 포함하는 단일 칩 프로토콜 컨버터 집적 회로.
  8. 제2항에 있어서, 프로토콜 변환과 관련된 하나 이상의 기능들을 수행하도록 하기 위하여 단일 칩 프로토콜 컨버터 디자인을 변경시키기 위한 수단을 더 포함하는 단일 칩 프로토콜 컨버터 집적 회로.
  9. 제2항에 있어서, 상기 프로토콜 변환 프로세스는 상기 임베디드 SoC 프로토콜 변환 매크로 코어 내로 제한되는 단일 칩 프로토콜 컨버터 집적 회로.
  10. 제2항에 있어서, 상기 단일 칩 프로토콜 컨버터 IC는 상기 하나 이상의 인터페이스 장치로부터 변환되는 통신 패킷을 수신하고 프로토콜 변환 어플리케이션 프로그램, 제어 정보, 및 상기 어플리케이션 프로그램에 의해 사용되는 데이터를 저장하기 위한 로컬 임베디드 메모리 저장 요소를 포함하는 컴포넌트를 포함하는 단일 칩 프로토콜 컨버터 집적 회로.
  11. 제2항에 있어서, 상기 하나 이상의 구성가능한 인터페이스 장치는, 파이버 채널, Gb 이더넷, 인피니밴드(Infiniband), iSCSI, FC-IP, TCP/IP, IP, MPLS, VoDSL, CAN 및 SAMBA를 포함하는 그룹으로부터 하나 이상을 포함하는 네트워크 통신 프로토콜에 따라 통신들을 수신할 수 있는 단일 칩 프로토콜 컨버터 집적 회로.
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