JP2001325207A - キャッシュ内蔵型スイッチおよび計算機システムおよびキャッシュ内蔵型スイッチのスイッチ制御方法 - Google Patents

キャッシュ内蔵型スイッチおよび計算機システムおよびキャッシュ内蔵型スイッチのスイッチ制御方法

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JP2001325207A
JP2001325207A JP2000144376A JP2000144376A JP2001325207A JP 2001325207 A JP2001325207 A JP 2001325207A JP 2000144376 A JP2000144376 A JP 2000144376A JP 2000144376 A JP2000144376 A JP 2000144376A JP 2001325207 A JP2001325207 A JP 2001325207A
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淳 田中
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Abstract

(57)【要約】 【課題】 上位装置、キャッシュ、磁気ディスクをスイ
ッチで接続する場合、スイッチ内にキャッシュメモリを
内蔵し、トランザクション性能を向上する。 【解決手段】 スイッチ60に上位装置から記憶装置へ
のアクセス要求が送られたとき、スイッチ60内の構成
情報管理、アクセス権管理部80は、スイッチ60に接
続された記憶装置の管理情報およびキャッシュメモリ9
5の管理情報を記憶している構成情報テーブルを参照す
ることにより、要求データがキャッシュメモリ95に記
憶されている場合には、キャッシュメモリ95からデー
タを読み取り、パスを介して上位装置に送り、要求デー
タがキャッシュメモリ95に記憶されていない場合には
パス切り替え処理を実行して、トランザクションを論理
Vol、個別の磁気ディスク、テープライブラリ等にパ
スを介して転送する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、スイッチに係わ
り、特に複数の記憶装置、CPUなどの構成要素を接続
し、高い応答性能、トランザクション数が要求される情
報処理装置、記憶装置に有効なスイッチに関する。
【0002】
【従来の技術】従来の記憶装置では、多数の上位装置、
磁気ディスクを接続する場合、トランザクション性能等
を向上するために装置間の接続にスイッチを用いること
が考えられている。接続のための伝送路およびスイッチ
については、具体的な製品の規格としてファイバーチャ
ネルが存在している。またこれを用いて磁気ディスクを
多数接続し記憶装置を構成したものとしてSAN(Storage
Area Network)が提案されている。このような技術につ
いては、日経エレクトロニクス1998年5月4日(n
o.715)に詳しく記載されている。この場合、スイッチ
は上位装置、キャッシュ、磁気ディスクと接続するため
のI/Fを持ち、データの変換を行う。またキャッシュを
制御するためにキャッシュ内にキャッシュ制御部および
キャッシュ管理情報を持ち、上位装置からのデータ要求
に対してキャッシュ内にデータが存在するか(キャッシ
ュヒット)の判定およびデータの送信を行う。
【0003】このような記憶装置においてスイッチを用
いた技術には、特開平9-198308号に開示された
「データ記憶システム」等がある。またキャッシュ内に
キャッシュ管理情報を持たず、上位装置内の制御メモ
リ、または別の共有メモリに管理情報を持ちそこでキャ
ッシュヒットの判定を行い、ヒットであれば直接キャッ
シュメモリにリードを行う方式も考えられている。この
ような記憶装置においてスイッチを用いた技術には、特
開平11-203201号に開示された「キャッシュメ
モリの配置およびデータ記憶システム」等がある。
【0004】図2に従来のスイッチ接続型記憶装置の構
成図を示す。200、205、210、215は上位装
置である。220、225は、上位装置と記憶装置を接
続するためのインターフェイス(CHA−PK)である。2
40、245、250、255はキャッシュである。2
70、275はキャッシュと磁気ディスク装置を接続す
るためのインターフェイス(DKA−PK)である。28
0、285、290、295は磁気ディスクである。2
30、235、260、265は上位装置200〜21
5や磁気ディスク280〜295とキャッシュ240〜
255を接続するスイッチである。
【0005】
【発明が解決しようとする課題】以上に述べたように、
上位装置、キャッシュ、磁気ディスク装置にそれらと互
換性を持ったI/Fを持ったスイッチを接続することによ
り、同時に多数のトランザクションを処理することが可
能となり、記憶装置の高性能化が図れる。しかしキャッ
シュをスイッチに接続できる一つの装置とすることでス
イッチとキャッシュの間にコマンド、データの変換が発
生し、処理時間を増加させる。またキャッシュ内に求め
るデータがあるかどうかの判定を行うためにキャッシュ
で判定制御を行うか、他のメモリ内にある制御メモリを
使って判定する必要がある。どちらの場合もヒット判定
にともなうデータ変換が生じ、余計なオーバーヘッドが
かかるためトランザクション性能低下につながる。また
外部にキャッシュを設置するためには、半導体メモリ装
置または、キャッシュ内蔵のディスク制御装置を接続す
る必要があり、一般のユーザにとっては設備コストを増
加させることになる。
【0006】本発明の主たる目的は、上位装置、キャッ
シュ、磁気ディスクをスイッチで接続する記憶装置にお
いてトランザクション性能を向上するためにスイッチ内
にキャッシュメモリおよびキャッシュ管理情報を内蔵す
ることでスイッチ技術を改良することにある。本発明の
さらに別の目的は、スイッチ内にプロトコルを解読する
手段をつけることによりスイッチで上位装置のアクセス
の許可を判定する技術を提供することにある。本発明の
さらに別の目的は、スイッチ内にプロトコルを解読する
手段をつけることによりスイッチで上位装置のコマンド
の内容を理解する技術を提供することにある。本発明の
さらに別の目的は、スイッチ内にパケット内容を変更す
る手段をつけることにより、パケットの送信先を変更す
る技術を提供することにある。本発明のさらに別の目的
は、スイッチ内にキャッシュ処理を行うパス、プロトコ
ル変換を行うパスを別々に持つことにより、キャッシュ
使用、不使用の切り替えを行う技術を提供することにあ
る。
【0007】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数の上位装置と、磁気ディスク、テー
プライブラリ等の記憶装置にパスで接続され、前記上位
装置と記憶装置間の接続の切り替えを行うキャッシュ内
蔵型スイッチであり、前記記憶装置の構成情報を記憶す
る手段と、該構成情報の管理及びアクセス権の管理を行
う構成情報管理・アクセス権管理手段と、キャッシュメ
モリと、該キャッシュメモリを管理するキャッシュ管理
手段と、前記パスの切り替えを行うパス切り替え手段を
備えるようにしている。また、該スイッチで受信、送信
を行うフレームを外部の接続装置にあったプロトコルに
変換するプロトコル変換手段をさらに備えるようにして
いる。また、該スイッチに該スイッチ内のキャッシュメ
モリ、またはプロトコル変換手段を使用しないパスも接
続するようにしている。また、前記構成情報管理・アク
セス権管理手段は、該スイッチで受信したフレームの中
の上位プロトコル情報を取り出し、次の処理を決定する
ようにしている。また、前記構成情報管理・アクセス権
管理手段は、該スイッチで受信したフレームの中の上位
プロトコル内にあるペイロードの情報を取り出し、該情
報に基づき前記キャッシュメモリ内にデータがあるかど
うかを判定するようにしている。また、前記構成情報管
理・アクセス権管理手段は、該スイッチで受信したフレ
ームのヘッダ内にある出力先アドレスを書き換えて、書
き換えられた出力先アドレスを基に出力側ポートを決定
するようにしている。また、前記構成情報管理・アクセ
ス権管理手段は、該スイッチで受信したフレーム内のア
ドレスおよび上位プロトコル内のペイロード内にある上
位レイヤシーケンスが、既に記憶してあるアドレスおよ
び上位レイヤシーケンスの範囲内であるか否かを判定
し、あると判定したとき、受信したデータを前記キャッ
シュ管理手段によりキャッシュメモリにも格納するよう
にしている。また、前記構成情報管理・アクセス権管理
手段は、該スイッチで受信したフレーム内の一部の情報
がすでに記憶してある情報の一部に一致するか判定し、
一致すると判定したとき、受信したデータを前記キャッ
シュ管理手段によりキャッシュメモリにも格納するよう
にしている。また、該スイッチ内のキャッシュメモリの
データを外部から与えられたタイミングで前記キャッシ
ュ管理手段により読み出し、該読み出したデータをパス
切り替え手段で選択したパスを介して任意の磁気ディス
クやテープライブラリに書き込むようにしている。ま
た、パスを介して転送された磁気ディスクやテープライ
ブラリの任意のデータを外部から与えられたタイミング
で該スイッチ内のキャッシュメモリに前記キャッシュ管
理手段により格納するようにしている。また、前記構成
情報管理・アクセス権管理手段は、該スイッチに接続さ
れている複数の上位装置、磁気ディスク、テープライブ
ラリからスイッチに内蔵されているキャッシュメモリへ
の複数のアクセスを並列に処理するようにしている。ま
た、前記構成情報管理・アクセス権管理手段は、該スイ
ッチ内部のキャッシュメモリに格納するデータを暗号化
し、許可されていないアクセスに対してデータの解読を
防ぐようにしている。また、前記記憶装置の構成情報を
記憶する手段に該スイッチ内部のキャッシュメモリに格
納するデータに対して論理Vol.毎に暗号化鍵を記憶し、
前記構成情報管理・アクセス権管理手段は、論理Vol.毎
に暗号化を行うようにしている。また、前記構成情報管
理・アクセス権管理手段は、該スイッチで受信したフレ
ームの中の上位プロトコル内にあるペイロードの情報を
取り出し、該情報に基づき前記キャッシュメモリ内にデ
ータがあるかどうかを判定し、キャッシュメモリ内にデ
ータがあると判定した場合、前記キャッシュ管理手段に
よりキャッシュメモリよりデータを読み出し、読み出し
たデータを該データを請求した上位装置に送信するよう
にしている。また、前記構成情報管理・アクセス権管理
手段は、前記キャッシュメモリ内にデータがあるかどう
かの判定で、キャッシュメモリ内にデータがないと判定
した場合、該データを請求したフレームのプロトコル送
信IDを記憶するようにしている。また、前記構成情報
管理・アクセス権管理手段は、前記データを請求したフ
レームのプロトコル送信IDと一致するフレームが磁気
ディスクまたはテープライブラリから受信された場合、
該フレーム内のデータを前記キャッシュ管理手段により
キャッシュメモリに書きこんだ後上位装置に転送するよ
うにしている。
【0008】また、複数の上位装置と、磁気ディスク、
テープライブラリ等の複数の記憶装置と、該上位装置と
記憶装置間の接続の切り替えを行うキャッシュ内臓型ス
イッチを備える計算機システムであり、前記キャッシュ
内蔵型スイッチは、前記記憶装置の構成情報を記憶する
手段と、該構成情報の管理及びアクセス権の管理を行う
構成情報管理・アクセス権管理手段と、キャッシュメモ
リと、該キャッシュメモリを管理するキャッシュ管理手
段と、前記パスの切り替えを行うパス切り替え手段を備
えるようにしている。さらに、前記キャッシュ内蔵型ス
イッチで受信するフレームを該キャッシュ内蔵型スイッ
チにおけるプロトコルに変換し、該キャッシュ内蔵型ス
イッチ送信から送信するフレームを外部の接続装置にあ
ったプロトコルに変換するプロトコル変換手段をさらに
備えるようにしている。
【0009】また、複数の上位装置と、磁気ディスク、
テープライブラリ等の記憶装置にパスで接続され、前記
上位装置と記憶装置間の接続の切り替えを行うキャッシ
ュ内蔵型スイッチのスイッチ制御方法であり、受信した
フレームから発信元ID、発信先IDを取得し、前記キ
ャッシュ内蔵型スイッチ内に設けられた構成情報テーブ
ルを参照して発信元IDが発信先IDに対するアクセス
権を有する場合、該フレーム内の情報が論理Vol.ア
クセスを指定しているか否かの判定をし、指定してない
場合はパス切り替え処理を行い、該フレームをフレーム
で指定された記憶装置に送信し、指定してる場合には、
前記フレームから論理Vol.とアドレスを取り出し、
前記構成情報テーブルを参照して該論理Vol.とアド
レスを書き換える実送信IDとアドレスを求め、書き換
えを行い、前記キャッシュ内蔵型スイッチ内に設けられ
たキャッシュテーブルを前記論理Vol.とアドレスに
より参照してキャッシュヒットの場合、データをアクセ
スし、該データを発信元に送信するためパス切り替え処
理を行い、キャッシュミスの場合、パス切り替え処理を
行い、前記書き換えたフレームを実送信先の記憶装置に
送信し、記憶装置から返送されたアクセスされたデータ
をキャッシュメモリに格納し、該データを発信元に送信
するためパス切り替え処理を行うようにしている。さら
に、前記受信したフレームのプロトコルが前記キャッシ
ュ内蔵型スイッチにおけるプロトコルと異なる場合に
は、該受信したフレームのプロトコルを該キャッシュ内
蔵型スイッチにおけるプロトコルに変換し、前記キャッ
シュ内蔵型スイッチから送信するフレームが送信先の装
置のプロトコルと異なる場合には、該キャッシュ内蔵型
スイッチから送信するフレームのプロトコルを該送信先
の装置のプロトコルに変換するようにしている。
【0010】
【発明の実施の形態】以下、本発明に係る実施例を図面
に示しさらに詳細に説明する。図1は本発明のキャッシ
ュ内蔵型スイッチの実施例における全体構成図である。
10、15、20、25は上位装置であり、磁気ディス
ク125〜170、テープライブラリ120等の記憶装
置に対して読み出し、書きこみ等の命令を発行する。3
0、35、40、45は上位装置10〜15とスイッチ
60を接続する外部パスであり、現在オープン用として
ファイバーチャネル(FC)、メインフレーム用としてエ
スコンチャネル(ESCON)がすでに製品化されている。5
0はLANに代表される他のネットワークであり、ここと
スイッチ60間でフレームを送受信できる。また97、
100、105、110、115は磁気ディスク125
〜170、テープライブラリ120等の記憶装置とスイ
ッチ60を接続する外部パスであり、現在SCSI、FC等が
製品化されている。55はスイッチ60を制御するサー
ビスプロセッサ(SVP)でありスイッチ内の初期値の設
定、動作の確認、障害時の処理を行う。
【0011】60は上位装置10〜25と磁気ディスク
125〜170、テープライブラリ120等の記憶装置
を接続するスイッチであり、装置間の接続の切り替え、
コマンド、データの転送、さらにキャッシュメモリの管
理、磁気ディスク等の論理ボリューム(論理Vol.)管理を
制御する。65、70はプロトコル変換部であり、スイ
ッチで接続された装置間のプロトコルの変換等を行い、
パケット内の情報の読み出し、更新を行う。75はパス
切り替え部であり、あらかじめ設定された論理に従っ
て、パス30〜45、97〜115間の接続切り替えを
行う。80は構成情報管理、アクセス権管理部であり、
スイッチ60に接続された磁気ディスク125〜17
0、テープライブラリ120等の記憶装置の管理、記憶
装置間にまたがる論理Vol.185〜190等の構成情報
の管理、キャッシュメモリ95に格納されているデータ
の管理を行う。またパケットによってはその内容の変更
を行う。さらに上位装置10、15、20、25のアク
セス権も管理している。
【0012】85は構成情報テーブルであり、スイッチ
60に接続された記憶装置の管理情報、キャッシュメモ
リ95の管理情報を記憶している。90はキャッシュ情
報管理部であり、キャッシュヒットの場合はデータを読
み出し、キャッシュミスの場合はデータの磁気ディスク
125〜170、テープライブラリ120等の記憶装置
への書き戻しと該当するデータの読み出しを行う。キャ
ッシュ制御のアルゴリズムはLRU(Least Recently Used)
等を用いているが、この技術はすでに公知なので特に説
明は行わない。95はキャッシュメモリであり、磁気デ
ィスク125〜170、テープライブラリ120等の記
憶装置データの中で使用頻度が高いものを一時的に格納
する。
【0013】上記スイッチ60内のデータの流れは上位
装置10〜25と磁気ディスク125〜170、テープ
ライブラリ120の組み合わせによって変わる。フレー
ム400(図4)がキャッシュメモリ95もプロトコル
の変換も必要ない場合はパス切り替え部75のみ通る
()。フレーム400がキャッシュメモリ95を使用
する場合はパス切り替え部75、構成情報管理、アクセ
ス権管理部80を通る。() フレーム400がプロトコル変換、キャッシュメモリ9
5を使用する場合は、パス切り替え部75、構成情報管
理、アクセス権管理部80、およびプロトコル変換部6
5または70を通る。() このようにして各々のデータの性質によって異なるパス
を通ることで、応答時間の最適化を図ることが可能とな
る。
【0014】120はテープライブラリであり、比較的
使用頻度の低いデータを保存している。125、13
0、135、140、155、160、165、170
は磁気ディスクであり、データを格納している。18
0、185、190は論理Vol.であり、上位装置10〜
25の一部のトランザクションアドレスはこの論理ボリ
ュームを指している。この論理Vol. 180、185、
190はスイッチ内の構成情報テーブル85が管理して
いる。
【0015】図3に本発明の実施例におけるスイッチ内
部の構成図を示す。300はクロスバスイッチであり、
バス切り替え部で最終的に決定した組み合わせに従って
パスを接続する。305は全体管理プロセッサであり、
プロトコル変換部70、構成情報管理、アクセス権管理
部80、バス切り替え部75、構成情報テーブル85を
プログラムに従って制御する。310、315、320
は入出力部であり、入力または出力されるデータのパス
が接続されている。311、316、321は出力側パ
スでありここから外部にデータが送信される。312、
317、322は入力側パスであり外部からデータがこ
こに受信される。図3の例では入力側パス312に入る
フレームは直接パス切り替え部75に入りクロスバスイ
ッチで切り替えられるような接続にされている。また、
入力側パス315はプロトコル変換部70を通ることな
く構成情報管理、アクセス権管理部80に入る接続にさ
れている。出力311、316はクロスバスイッチ30
0から直接フレーム400を受信する接続にされてい
る。
【0016】図4に本発明の実施例におけるフレーム構
造例を示す。この構造例はファイバーチャネルの標準規
格のフォーマットを参考にしたものである。400はフ
レームの例であり、幾つかの部分から成り立つデータで
ある。405はStart Of Frame識別子であり、フレーム
の先頭をスイッチ60の入出力部310〜320に伝え
る。410はフレームヘッダであり、フレームのアドレ
ス等を記述している。詳細は後で述べる。415は、ペ
イロードであり上位プロトコルのデータ、コマンド等が
格納されている。詳細は後で述べる。420はCRC(Cyc
lic Redundancy Check)であり、フレーム400内のデ
ータの誤りを発見し訂正を行う。425はEnd Of Frame
識別子であり、フレームの終わりをスイッチ60の入出
力部310〜320に伝える。
【0017】次にフレームヘッダ410の構造例を示
す。430は送信先ポートIDでありフレーム400が次
に進みたい装置のポートIDを示す。435は送信元ポー
トIDでありフレームをスイッチ60に送信してきた装置
のポートIDを示す。440は上位レイヤプロトコルであ
り、送信元と送信先がデータのやり取りを行う際に使う
プロトコルの種類を示しており、たとえばSCSI等があげ
られる。445は上位レイヤシーケンスIDであり、上位
プロトコルに従った通信におけるシーケンスの順番を示
す。450はシーケンス内フレーム番号であり、シーケ
ンス内にある複数のフレームの順番を示す。455は上
位レイヤプロトコル送信先IDであり、最終的にフレーム
400が到着する装置のポートIDを示す。460は上位
レイヤプロトコル送信元IDであり、フレームを最初に送
信した装置のポートIDを示す。
【0018】次にペイロード415の構造例を示す。こ
こで例としてリードを行うコマンドを挙げる。475は
オペレーションコードであり、上位プロトコルで使われ
るコマンドの種類を示しており、この例ではリードコマ
ンドとなる。480は論理Vol.番号であり、例えば磁気
ディスク125〜170に設定された 論理Vol. 18
0、185、190を示している。485はデータ等が
存在する場所のアドレスであり、論理Vol. 180、1
85、190を用いた場合は論理Vol.番号480内のア
ドレスを示し、その他の場合は装置のIDと装置内のアド
レスを示している。490は転送データ長であり、リー
ドする範囲を示す。495はコントロールバイトであ
り、フレーム400またはペイロード415が扱える容
量に合わせるために付け加える空白なデータである。
【0019】図5に本発明の実施例における構成情報テ
ーブル構造およびキャッシュテーブルを示す。500は
構成情報テーブル#1であり各コマンドの発行元のアク
セス権等を管理している。505は上位レイヤプロトコ
ル発信先IDであり、スイッチ60に来たフレーム400
が持つ、上位レイヤプロトコル送信先ID455に対応し
ている。510はアクセス可能送信元IDであり、上位レ
イヤプロトコル送信先ID505が許可している送信元ID
を示しており、ここに書かれた送信元IDのみが上位レイ
ヤプロトコル発信先ID505にアクセスすることが許可
されている。515は送信先ID/ポインタを示してお
り、実際にアクセスするための送信先のIDもしくは、該
当する送信先が含まれる論理Vol. 180、185、1
90またはキャッシュメモリ95を管理している構成情
報テーブル#2 520へのポインタを示している。5
20は構成情報テーブル#2であり、論理Vol. 18
0、185、190に含まれるデータをアクセスする際
にそのアドレス等を管理する。525はアクセス先論理
Vol.番号であり、指定した論理Vol.番号480が示して
ある。530はアドレス範囲であり、その論理Vol. 1
80、185、190で扱うデータのアドレスの範囲を
示している。同じ論理Vol. 180、185、190で
も物理的に異なる磁気ディスク125〜170にデータ
がわかれている場合にはこのデータで判別する。535
はアクセス先ロックフラグであり、すでにスイッチ60
内に入ったコマンドがその論理Vol.をアクセスしていた
場合には、このフラグを立てて後から来たコマンドのア
クセスを待たせる。540は実送信先IDであり、実際に
アクセスするデータが存在する記憶装置のIDを示してい
る。545はキャッシュ使用フラグであり、もしアクセ
スするデータがキャッシュを使っているならばこのフラ
グを立てることにより、キャッシュテーブル550をア
クセスできるようにする。
【0020】550はキャッシュテーブルであり、キャ
ッシュメモリ95にアクセスするデータが存在している
かを示している。555はアクセス先論理Vol.番号であ
りアクセス先論理Vol.番号525と同じものである。5
60はアクセス先アドレスであり、アクセスするデータ
の磁気ディスクにおけるアドレスを示す。565はキャ
ッシュメモリアドレスであり、キャッシュメモリ95の
データのアドレスを示す。570はキャッシュ無効フラ
グであり、アクセスするデータが書きかえられたりし
て、古い場合にはこのフラグが立つ。575はキャッシ
ュロックフラグであり他のアクセスによってこのデータ
のキャッシュが使用中である場合、このフラグを立て
る。なお構成情報テーブル#1 500、構成情報テー
ブル#2 520はスイッチ60内の構成情報テーブル
85内に格納される。キャッシュテーブル550はキャ
ッシュ情報管理部90または構成情報テーブル85内に
格納される。
【0021】図6に本発明の実施例におけるリードキャ
ッシュヒット時のデータの流れを示す。上位装置10〜
25の内の、例えば上位装置20よりリードコマンドが
スイッチ60に発行される()。次にプロトコル変換
部65でフレーム400内のペイロード415を解析し
わかった結果を構成情報管理、アクセス権管理部80に
渡し、アクセス権等の確認を行う。また論理Vol.番号4
80、アドレス485と構成情報テーブル85を比較す
る()。比較した結果、キャッシュヒットと判定され
た場合、キャッシュメモリ95よりデータを読み出す
()。次に構成情報管理、アクセス権管理部80で上
位装置20にキャッシュヒットしたデータを返すような
フレームを作成し、次に、パス切り替え部75にてフレ
ームのアドレスに従って、上位装置20のポートにフレ
ームを送信できるようにクロスバスイッチ300を切り
替える()。その後、上位装置20にデータが送信さ
れる()。
【0022】図7に本発明の実施例におけるリードキャ
ッシュミス時のデータの流れを示す。上位装置10〜2
5の内の、例えば上位装置20よりリードコマンドがス
イッチ60に発行される()。次にプロトコル変換部
65でフレーム400内のペイロード415を解析した
結果を構成情報管理、アクセス権管理部80に渡し、ア
クセス権等の確認を行う。また論理Vol.番号480、ア
ドレス485と構成情報テーブル85を比較する
()。比較した結果、キャッシュミスと判定された場
合、構成情報テーブル#2 520からわかる実送信先
IDをフレーム400のアドレス485に書きこみ、それ
に従って、パス切り替え部で必要なポートにフレームを
送信できるようにクロスバスイッチ300を切り替える
()。次にデータのある磁気ディスク130よりデー
タを読み出し、データのコピーはキャッシュメモリ95
に格納、キャッシュテーブル550を変更した後
()、上位装置20のポートにフレームを送信できる
ようにクロスバスイッチ300を切り替える()。そ
の後、上位装置20にデータが送信される()。
【0023】図8に本発明の実施例におけるプロトコル
変換処理のフローチャートを示す。ここではプロトコル
変換部65〜70と外部パス30、35、40、45間
の処理のフローである。ステップ600のプロトコル変
換処理開始から処理が始まる。ステップ605では行う
処理が出力側パス311、316、321か入力側パス
312、317、322かの判定を行う。出力側パス3
11、316、321の処理であれば、ステップ630
に進み、パス切り替え部75よりデータを受信する。ス
テップ635では出力するためにフレームヘッダ410
情報を作成する。ステップ640ではプロトコル変換部
65〜70で送信先のフォーマットに変換を行う。ステ
ップ645では出力側パス311、316、321へデ
ータを転送してステップ605に戻る。入力側パス31
2、317、322の処理であれば、ステップ610に
進み、入力側パス312、317、322よりパケット
を受信する。ステップ615では発信元にパケットを受
領したことを通知する。ステップ620ではデータの変
換を行い、フレームヘッダ410やペイロード415を
パケットより抽出し内容の解析を行う。ステップ625
では構成情報管理、アクセス権管理部80に解析結果と
ペイロードを転送し、ステップ605に戻る。
【0024】図9に本発明の実施例における構成情報管
理、アクセス権管理部処理のフローチャートを示す。こ
こでは、構成情報管理、アクセス権管理部80が受信し
たフレーム400の情報から送信先のポートの決定また
はキャッシュヒット処理への移行を行う。ステップ70
0の構成情報管理、アクセス権管理部処理開始より処理
が始まる。ステップ705では上位レイヤプロトコル送
信先ID455、上位レイヤプロトコル送信元ID460を
フレームヘッダ410より取り出す。ステップ710で
は構成情報テーブル#1 500の上位レイヤプロトコ
ル送信先ID505をアクセスし、発信可能な発信元ID
を探す。ステップ715では上位レイヤプロトコル送信
元ID460が上位レイヤプロトコル送信先ID455をア
クセス可能であるかを判定する。もしアクセス不可であ
れば、アクセスエラーとなる。ここではエラー処理が発
生するが、本発明には本質的でないのでこれ以上の説明
は省略する。もし可能であればステップ725に進み、
上位レイヤプロトコルが論理Vol.180、185、19
0のアクセスであるか判定を行う。論理Vol. 180、
185、190のアクセスで無ければ(例えば、テープ
ライブラリあるいは論理Volに入っていない磁気ディス
クなどへのアクセスである場合)、ステップ730に進
みパス切り替え処理を行う。論理Vol. 180、18
5、190のアクセスであればステップ735に進み、
ペイロード415内の論理Vol.番号480とアドレス4
85を取り出す。ステップ740では構成情報テーブル
#2 520から実送信先ID540を決定し、また送信
先の実アドレスを実送信先ID540とアドレス485か
ら計算し、ペイロード内の論理Vol.番号を実送信先ID
に、アドレス485を送信先の実アドレスにそれぞれ置
き換える。ステップ745ではアクセス先ロックフラグ
535を調べ、アクセス先がすでに使用中かどうか調べ
る。もし使用中であれば、そのまま待つ。使用中でなけ
れば、ステップ746でアクセス先ロックフラグを1に
してキャッシュヒット処理750へ進む。
【0025】図10に本発明の実施例におけるキャッシ
ュヒット処理のフローチャートを示す。ここではキャッ
シュメモリ95にアクセスするデータが存在するかを判
定する。ステップ750のキャッシュヒット処理より処
理が始まる。ステップ755では構成情報テーブル#2
520よりアクセスするデータのキャッシュ使用フラ
グ545を取り出す。ステップ760ではキャッシュ使
用フラグ545を見てキャッシュメモリ95を使用して
いるかどうかを判定する。もしキャッシュメモリ95を
使用していなければ、ステップ800のパス切り替え処
理に進む。もしキャッシュメモリ95を使用していれば
ステップ765に進み、該当するデータについてキャッ
シュテーブル550内のアクセス先論理Vol.番号555
およびアクセス先アドレス560からキャッシュ無効フ
ラグ570、キャッシュロックフラグ575を取り出
す。ステップ770ではキャッシュテーブル550に該
当するデータがあり、キャッシュ無効フラグが1でない
キャッシュヒットの状態であるか判定する。もしキャッ
シュヒットであればステップ775に進む。ステップ7
75ではキャッシュロックフラグ575を調べ、アクセ
ス先がすでに使用中かどうか調べる。もし使用中であれ
ば、そのまま待つ。ステップ780ではキャッシュロッ
クフラグ575を設定し、キャッシュメモリ95のデー
タをアクセスする。ステップ781ではアクセス先ロッ
クフラグ535とキャッシュロックフラグ575を解除
する。ステップ785ではヘッダ内の上位レイヤプロト
コル送信先ID455を自分のポート(入力ポート)、上
位レイヤプロトコル送信元IDをスイッチに変更し、デー
タを、命令を送信した上位装置20へ返す。そしてステ
ップ800のパス切り替え処理に進む。もしステップ7
70でキャッシュヒットしていなければ、ステップ79
0に進み、キャッシュテーブル550に新たにエントリ
を作り、このエントリのキャッシュ無効フラグ570を
設定する。ステップ795では上位レイヤプロトコル送
信先ID455を記憶する。ステップ800ではパス切り
替え処理を行う。ステップ900ではキャッシュミス処
理を行う。
【0026】図11は、本発明の実施例におけるパス切
り替え処理のフローチャートを示す。ステップ800の
パス切り替え処理から始まる。ステップ805では一定
時間パス切り替え要求があるかを監視する。ステップ8
10では、各出力側パス311、316、321毎に使
用入力側パス312、317、322を決定する。決定
方式はラウンドロビン方式等があるが、公知の技術なの
でここでは説明を省略する。ステップ815で発信元は
スイッチ60であるかを判定する。スイッチ60であれ
ばステップ820に進み、パスを切り替え、他のトラン
ザクションが使えない様にロックする。ステップ825
ではリードまたはライト処理に必要なプロトコルを実行
する。ステップ830ではトランザクションの転送、お
よびロックの解除を行う。ステップ840では次のスイ
ッチ60切り替え処理の優先順位を再計算する。またア
クセス先のロックを解除する。ステップ845では、パ
ス切り替え処理を終了する。ステップ815で発信元は
スイッチ60でなければステップ835に進み、パスを
切り替え、トランザクションの転送を行う。次にステッ
プ840に進む。
【0027】図12は、本発明の実施例におけるキャッ
シュミス処理のフローチャートを示す。ステップ900
からキャッシュミス処理が始まる。ステップ905で
は、図10のステップ795で記憶した上位レイヤプロ
トコルID455を持つトランザクションであるかどう
かの判定を行う。もし上位レイヤプロトコルID455
を持つトランザクションでなければ、来るまで待つ。も
し上位レイヤプロトコルID455を持つトランザクシ
ョンならば、ステップ910に進み、キャッシュメモリ
95にデータを格納する。ステップ915では構成情報
テーブル#2 520、キャッシュテーブル550に管
理情報を登録し、キャッシュメモリ95を有効にする。
ステップ916で記憶した上位レイヤプロトコルID4
55を消去する。ステップ920でパス切り替え処理8
00(図11)に進む。以上の説明ではキャッシュメモ
リのライトはデータがキャッシュに存在しない限り行わ
ない制御方式(ライトスルー方式)で説明したが、デー
タのライトは必ずキャッシュにする方式(ライトアフタ
ー方式)等の他の制御方式を使っても本発明の目的と矛
盾するところはなく、本発明に含まれる。また上位装置
10〜25のタイミングを待たずにスイッチ60内の制
御プログラムによって、キャッシュメモリ95内のデー
タを強制的に磁気ディスク125〜170やテープライ
ブラリ120に格納すること、また磁気ディスク125
〜170からテープライブラリ120にデータを移動す
る際にキャッシュメモリ95をバッファとして使うこと
も自明である。
【0028】本発明を用いた場合の効果を図13に示
す。図13(a)に示したようにスイッチにキャッシュ
が内蔵されていない場合はサーバ950とスイッチ95
5間のパケットのやり取りに加え、スイッチ955と磁
気ディスクまたはキャッシュメモリ960の間で同様な
パケットのやり取りを行う必要がある。そのため応答時
間に余計なオーバーヘッドがかかってしまう。しかし図
13(b)に示したように、スイッチ970内にキャッ
シュメモリが存在し、ヒットした場合には図13(a)
に示したようなオーバーヘッドは無いのでその分応答時
間が短縮される。
【0029】図14に本発明の実施例における暗号化部
の処理の流れを示す。キャッシュには各論理論理Vol.の
データが混在することになるので、論理Vol.にアクセス
権のない上位装置10〜25、SVP55等がが誤って
データを読み出す可能性がある。そのためにキャッシュ
内のデータは暗号化されていることが望ましい。本発明
では、公開鍵暗号の技術を使って上位装置10には復号
部980および復号鍵981(秘密鍵)、スイッチ60
には暗号部985および暗号化鍵984(公開鍵)を持
つことによりデータを暗号化し、信頼性を高める。また
コマンド、データ内で暗号化の実行を表示するビットは
図15(a)、図15(b)で示す。なお、公開鍵暗号
の技術はすでに公知の技術なので詳細な説明は省略す
る。上位装置10はアクセス可能な論理ボリューム毎に
復号化鍵981を設定する。また上位装置10はデータ
(暗号化)990を元に戻すための復号化部980を持
つ。スイッチ60は構成情報管理、アクセス権管理部8
0内に暗号化部985を持つ。構成情報テーブル85内
には、暗号化テーブル982を持ち、内容は論理Vol.名
983と暗号化鍵984から成り立つ。暗号化テーブル
982内の暗号化鍵984は初期化の段階で各論理Vol.
へのアクセスが許可されている上位装置より受け取る。
【0030】上位装置10から発行されたコマンド+暗
号化415()は暗号化ビット495がオンならば、
構成情報管理、アクセス権管理部80内の暗号化部にデ
ータの暗号化を指示する()。暗号化部はコマンドが
リード命令の場合はデータをキャッシュメモリ95、磁
気ディスク125〜170、テープライブラリ120よ
り読み出し暗号化した後データ内の暗号化ビット499
をオンにしてキャッシュメモリ95に格納する()。
ただし読み出したデータの暗号化フラグ499がすでに
オンの場合は暗号化を行わない。データ(暗号化)98
8はバス切り替え部75にも渡される()。その後ク
ロスバスイッチ300、プロトコル変換部70、入出力
部320を通って上位装置10に転送される()。上
位装置では復号鍵981を使って復号化部980で元の
データ(暗号化なし)991に変換される()。コマ
ンドがライトの場合はデータを暗号化部988で暗号化
し()、暗号化フラグをオンにした後キャッシュメモ
リ95に格納する()。
【0031】図15(a)に本発明の実施例における暗
号化用ペイロード例を示す。ペイロード415のコント
ロールバイト495のビット(リザーブ領域)を用いて
暗号化ビット496とする。1の場合は暗号化ビット4
96がオンとなり、データを暗号化するように暗号化部
988に指示する。図15(b)に本発明の実施例にお
けるデータ+暗号化例を示す。データ+暗号化987は
先頭のビットが暗号化ビット499であり、1の場合暗
号化がオンとなり以下のデータは暗号化されていること
になる。なお図15(a)、図15(b)で説明したペ
イロード例、データ+暗号化例以外にも暗号化を行うプ
ロトコルが検討されている。しかしそれらも本発明の範
囲内であることは自明である。
【0032】以上図1から図15までに示した実施例に
よれば、上位装置10〜25および磁気ディスク125
から170、テープライブラリ120等を接続するスイ
ッチ60において、スイッチ60内部で構成情報テーブ
ル85およびキャッシュメモリ95を制御することによ
り、リード、ライトがヒットした場合はいったん外部の
記憶装置までトランザクションを送る必要がなくなり、
各処理待ち時間が短縮し、処理トランザクション数の増
加を図ることが可能になる。さらにこの実施例にあるス
イッチ60を多数接続することにより、上位装置10〜
25および磁気ディスク125から170、テープライ
ブラリ120等の増加に応じて、キャッシュメモリ95
の容量を増加することが可能となるので簡単にキャッシ
ュヒット率を維持していくことが可能となる。またスイ
ッチ60を階層的に接続することにより、必要なデータ
のみ上位装置の近辺のスイッチに置けるので、ネットワ
ーク全体のトラフィック量を削減し性能が向上する可能
性がある。さらにこの実施例にあるキャッシュメモリ9
5をバッファにして磁気ディスク125〜170からテ
ープライブラリ120にデータを移動することで上位装
置に負荷をかけることなくデータの移動およびバックア
ップを行うことが可能となる。さらにこの実施例のスイ
ッチ60を用いることにより、外部接続した装置のプロ
トコルに合わせてフレーム400を変換していけるの
で、外部に接続可能な装置の自由度を増やすことが可能
となる。またキャッシュ内のデータは暗号化できるの
で、データの信頼性を向上可能となる。
【0033】
【発明の効果】スイッチに接続され、スイッチ内のキャ
ッシュメモリの管理している磁気ディスクへのアクセス
の中で、キャッシュ内にデータが存在する場合、磁気デ
ィスクまたはスイッチに接続されている外部メモリまで
アクセスすることなくデータを送信できるので、トラン
ザクションの応答時間が短縮され、記憶装置の高性能化
が図れる。
【図面の簡単な説明】
【図1】本発明の実施例における全体構成を示す図であ
る。
【図2】従来のスイッチ接続型記憶装置の構成を示す図
である。
【図3】本発明の実施例におけるスイッチ内部の構成を
示す図である。
【図4】本発明の実施例におけるフレーム構造例を示す
図である。
【図5】本発明の実施例における構成情報テーブル構造
およびキャッシュテーブルを示す図である。
【図6】本発明の実施例におけるキャッシュヒット時の
データの流れを示す図である。
【図7】本発明の実施例におけるキャッシュミス時のデ
ータの流れを示す図である。
【図8】本発明の実施例におけるプロトコル変換処理の
フローチャートを示す図である。
【図9】本発明の実施例ににおける構成情報管理、アク
セス権管理部処理のフローチャートを示す図である。
【図10】本発明の実施例におけるキャッシュ処理のフ
ローチャートを示す図である。
【図11】本発明の実施例におけるパス切り替え処理の
フローチャートを示す図である。
【図12】本発明の実施例におけるキャッシュミス処理
のフローチャートを示す図である。
【図13】本発明の実施例におけるスイッチと上位装
置、磁気ディスク間のプロトコルを示す図である。
【図14】本発明の実施例における暗号化部の処理の流
れを示す図である。
【図15】本発明の実施例における暗号化用ペイロード
とデータの例を示す図である。
【符号の説明】
10、15、20、25 上位装置 50 他のネットワーク 55 SVP 60 スイッチ 65、70 プロトコル変換部 75 パス切り替え部 80 構成情報管理、アクセス権管理部 85 構成情報テーブル 90 キャッシュ情報管理部 95 キャッシュメモリ 120 テープライブラリ 125、130、135、140、155、160、1
65、170 磁気ディスク 180 論理Vol.1 185 論理Vol.2 190 論理Vol.3 300 クロスバスイッチ 305 全体管理プロセッサ 310、315、320 入出力部 311、316、321 出力 312、317、322 入力
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G06F 12/08 320 G06F 12/08 320 15/16 645 15/16 645 H04L 12/56 H04L 11/20 102Z Fターム(参考) 5B005 JJ01 MM01 NN12 NN25 UU31 5B014 EB05 GD11 HA05 HA11 5B045 BB02 BB12 BB15 BB28 BB29 BB47 DD01 DD12 5B065 BA01 BA07 CA11 CE11 CE26 CH01 5K030 GA01 HA08 HC14 HD06 HD09 KA03 KA13 KX06 KX11 KX27 LA08 LB08 LB13 MA14 MD08

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 複数の上位装置と、磁気ディスク、テー
    プライブラリ等の複数の記憶装置にパスで接続され、前
    記上位装置と記憶装置間の接続の切り替えを行うキャッ
    シュ内蔵型スイッチであって、 前記記憶装置の構成情報を記憶する手段と、該構成情報
    の管理及びアクセス権の管理を行う構成情報管理・アク
    セス権管理手段と、キャッシュメモリと、該キャッシュ
    メモリを管理するキャッシュ管理手段と、前記パスの切
    り替えを行うパス切り替え手段を備えることを特徴とす
    るキャッシュ内蔵型スイッチ。
  2. 【請求項2】 請求項1記載のキャッシュ内蔵型スイッ
    チにおいて、 該キャッシュ内蔵型スイッチで受信するフレームを該キ
    ャッシュ内蔵型スイッチにおけるプロトコルに変換し、
    該キャッシュ内蔵型スイッチ送信から送信するフレーム
    を外部の接続装置にあったプロトコルに変換するプロト
    コル変換手段をさらに備えることを特徴とするキャッシ
    ュ内蔵型スイッチ。
  3. 【請求項3】 複数の上位装置と、磁気ディスク、テー
    プライブラリ等の複数の記憶装置と、該上位装置と記憶
    装置間の接続の切り替えを行うキャッシュ内臓型スイッ
    チを備える計算機システムであって、 前記キャッシュ内蔵型スイッチは、前記記憶装置の構成
    情報を記憶する手段と、該構成情報の管理及びアクセス
    権の管理を行う構成情報管理・アクセス権管理手段と、
    キャッシュメモリと、該キャッシュメモリを管理するキ
    ャッシュ管理手段と、前記パスの切り替えを行うパス切
    り替え手段を備えることを特徴とする計算機システム。
  4. 【請求項4】 請求項3記載の計算機システムにおい
    て、 前記キャッシュ内蔵型スイッチで受信するフレームを該
    キャッシュ内蔵型スイッチにおけるプロトコルに変換
    し、該キャッシュ内蔵型スイッチ送信から送信するフレ
    ームを外部の接続装置にあったプロトコルに変換するプ
    ロトコル変換手段をさらに備えることを特徴とする計算
    機システム。
  5. 【請求項5】 複数の上位装置と、磁気ディスク、テー
    プライブラリ等の記憶装置にパスで接続され、前記上位
    装置と記憶装置間の接続の切り替えを行うキャッシュ内
    蔵型スイッチのスイッチ制御方法であって、 受信したフレームから発信元ID、発信先IDを取得
    し、前記キャッシュ内蔵型スイッチ内に設けられた構成
    情報テーブルを参照して発信元IDが発信先IDに対す
    るアクセス権を有する場合、該フレーム内の情報が論理
    Vol.アクセスを指定しているか否かの判定をし、 指定してない場合はパス切り替え処理を行い、該フレー
    ムをフレームで指定された記憶装置に送信し、 指定してる場合には、前記フレームから論理Vol.と
    アドレスを取り出し、前記構成情報テーブルを参照して
    該論理Vol.とアドレスを書き換える実送信IDとア
    ドレスを求め、書き換えを行い、 前記キャッシュ内蔵型スイッチ内に設けられたキャッシ
    ュテーブルを前記論理Vol.とアドレスにより参照し
    てキャッシュヒットの場合、データをアクセスし、該デ
    ータを発信元に送信するためパス切り替え処理を行い、 キャッシュミスの場合、パス切り替え処理を行い、前記
    書き換えたフレームを実送信先の記憶装置に送信し、記
    憶装置から返送されたアクセスされたデータをキャッシ
    ュメモリに格納し、該データを発信元に送信するためパ
    ス切り替え処理を行うことを特徴とするキャッシュ内蔵
    型スイッチのスイッチ制御方法。
  6. 【請求項6】 請求項5記載のキャッシュ内蔵型スイッ
    チのスイッチ制御方法において、 前記受信したフレームのプロトコルが前記キャッシュ内
    蔵型スイッチにおけるプロトコルと異なる場合には、該
    受信したフレームのプロトコルを該キャッシュ内蔵型ス
    イッチにおけるプロトコルに変換し、 前記キャッシュ内蔵型スイッチから送信するフレームが
    送信先の装置のプロトコルと異なる場合には、該キャッ
    シュ内蔵型スイッチから送信するフレームのプロトコル
    を該送信先の装置のプロトコルに変換することを特徴と
    するキャッシュ内蔵型スイッチのスイッチ制御方法。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003208362A (ja) * 2002-01-16 2003-07-25 Hitachi Ltd 記憶装置システム
JP2004227127A (ja) * 2003-01-21 2004-08-12 Hitachi Ltd 複数の環境情報を持つプログラムおよびこのプログラムを持つ情報処理装置
JP2005301802A (ja) * 2004-04-14 2005-10-27 Hitachi Ltd ストレージシステム
JP2005322201A (ja) * 2004-04-06 2005-11-17 Hitachi Ltd 暗号処理を行うストレージシステム
JP2007028502A (ja) * 2005-07-21 2007-02-01 Hitachi Ltd ストレージ装置
US7353362B2 (en) 2003-07-25 2008-04-01 International Business Machines Corporation Multiprocessor subsystem in SoC with bridge between processor clusters interconnetion and SoC system bus
US7392336B2 (en) 2002-12-09 2008-06-24 Hitachi, Ltd. Connecting device of storage device and computer system including the same connecting device
US7412588B2 (en) 2003-07-25 2008-08-12 International Business Machines Corporation Network processor system on chip with bridge coupling protocol converting multiprocessor macro core local bus to peripheral interfaces coupled system bus
KR100950101B1 (ko) * 2001-11-30 2010-03-29 어드밴스드 마이크로 디바이시즈, 인코포레이티드 멀티프로세서 컴퓨터 시스템 내의 연결을 위한 스위칭i/o 노드
US7752375B2 (en) 2003-08-12 2010-07-06 Hitachi, Ltd. Input output control apparatus with a plurality of ports and single protocol processing circuit
JP2010198625A (ja) * 2010-04-05 2010-09-09 Nxp Bv アクセス制御バス・システム
JP2012108779A (ja) * 2010-11-18 2012-06-07 Kyocera Mita Corp ハードディスクドライブ用の暗号化復号化装置及び情報処理装置
US9203890B2 (en) 2010-05-27 2015-12-01 Fujitsu Limited Relay device, relay system, and relay method

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100950101B1 (ko) * 2001-11-30 2010-03-29 어드밴스드 마이크로 디바이시즈, 인코포레이티드 멀티프로세서 컴퓨터 시스템 내의 연결을 위한 스위칭i/o 노드
US7447933B2 (en) 2002-01-16 2008-11-04 Hitachi, Ltd. Fail-over storage system
JP2003208362A (ja) * 2002-01-16 2003-07-25 Hitachi Ltd 記憶装置システム
US7984227B2 (en) 2002-12-09 2011-07-19 Hitachi, Ltd. Connecting device of storage device and computer system including the same connecting device
US7392336B2 (en) 2002-12-09 2008-06-24 Hitachi, Ltd. Connecting device of storage device and computer system including the same connecting device
JP4567293B2 (ja) * 2003-01-21 2010-10-20 株式会社日立製作所 ファイルサーバ
US7970917B2 (en) 2003-01-21 2011-06-28 Hitachi, Ltd. Virtual file servers with storage device
US7673012B2 (en) 2003-01-21 2010-03-02 Hitachi, Ltd. Virtual file servers with storage device
JP2004227127A (ja) * 2003-01-21 2004-08-12 Hitachi Ltd 複数の環境情報を持つプログラムおよびこのプログラムを持つ情報処理装置
US7412588B2 (en) 2003-07-25 2008-08-12 International Business Machines Corporation Network processor system on chip with bridge coupling protocol converting multiprocessor macro core local bus to peripheral interfaces coupled system bus
US8811422B2 (en) 2003-07-25 2014-08-19 Microsoft Corporation Single chip protocol converter
US8036243B2 (en) 2003-07-25 2011-10-11 International Business Machines Corporation Single chip protocol converter
US7353362B2 (en) 2003-07-25 2008-04-01 International Business Machines Corporation Multiprocessor subsystem in SoC with bridge between processor clusters interconnetion and SoC system bus
US8090893B2 (en) 2003-08-12 2012-01-03 Hitachi, Ltd. Input output control apparatus with a plurality of ports and single protocol processing circuit
US7752375B2 (en) 2003-08-12 2010-07-06 Hitachi, Ltd. Input output control apparatus with a plurality of ports and single protocol processing circuit
US8526615B2 (en) 2004-04-06 2013-09-03 Hitachi, Ltd. Storage system executing encryption and decryption processing
JP4698982B2 (ja) * 2004-04-06 2011-06-08 株式会社日立製作所 暗号処理を行うストレージシステム
US7903816B2 (en) 2004-04-06 2011-03-08 Hitachi, Ltd. Storage system executing encryption and decryption processing
JP2005322201A (ja) * 2004-04-06 2005-11-17 Hitachi Ltd 暗号処理を行うストレージシステム
JP4528551B2 (ja) * 2004-04-14 2010-08-18 株式会社日立製作所 ストレージシステム
JP2005301802A (ja) * 2004-04-14 2005-10-27 Hitachi Ltd ストレージシステム
JP2007028502A (ja) * 2005-07-21 2007-02-01 Hitachi Ltd ストレージ装置
JP2010198625A (ja) * 2010-04-05 2010-09-09 Nxp Bv アクセス制御バス・システム
US9203890B2 (en) 2010-05-27 2015-12-01 Fujitsu Limited Relay device, relay system, and relay method
JP2012108779A (ja) * 2010-11-18 2012-06-07 Kyocera Mita Corp ハードディスクドライブ用の暗号化復号化装置及び情報処理装置

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