KR100753121B1 - Method of fabricating transistor using trench gate - Google Patents

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Abstract

본 발명은 실리콘기판 상에 제1질화막과 산화막이 적층된 패턴을 형성하는 단계; 상기 패턴에 의해 노출된 실리콘기판에 LDD 이온주입을 실시하여 LDD 영역을 형성하는 단계; 상기 패턴의 측벽에 게이트스페이서를 형성하는 단계; 상기 게이트스페이서 및 패턴에 의해 노출된 실리콘기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 포함한 실리콘기판의 전면에 게이트산화막과 게이트도전층을 차례로 증착하는 단계; 상기 게이트도전층을 식각하여 적어도 상기 트렌치 내에 매립되는 형태를 갖는 게이트를 형성하는 단계; 상기 게이트 스페이서의 측면에 남아 있는 산화막을 제거하는 단계; 및 상기 제1질화막 아래의 실리콘 기판에 이온주입을 통해 상기 LDD 영역에 연결되는 소오스 및 드레인을 형성하는 단계를 포함하여 이루어지는 트렌치 게이트를 이용한 트랜지스터 제조방법을 제공한다.The present invention includes forming a pattern in which a first nitride film and an oxide film are stacked on a silicon substrate; Performing LDD ion implantation on the silicon substrate exposed by the pattern to form an LDD region; Forming a gate spacer on sidewalls of the pattern; Etching the silicon substrate exposed by the gate spacer and the pattern to form a trench; Sequentially depositing a gate oxide film and a gate conductive layer on the entire surface of the silicon substrate including the trench; Etching the gate conductive layer to form a gate having a shape that is at least embedded in the trench; Removing the oxide film remaining on the side of the gate spacer; And forming a source and a drain connected to the LDD region by implanting ions into a silicon substrate under the first nitride layer.

트랜지스터, 트렌치, 게이트, 질화막, 산화막, STITransistors, Trench, Gate, Nitride, Oxide, STI

Description

트렌치 게이트를 이용한 트랜지스터 제조방법{Method of fabricating transistor using trench gate} Method of fabricating transistor using trench gate {Method of fabricating transistor using trench gate}             

도1 내지 도6은 본 발명의 일실시예에 의한 트렌치 게이트를 이용한 트랜지스터 제조방법을 나타낸 공정순서도.
1 to 6 are process flowcharts showing a transistor manufacturing method using a trench gate according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 실리콘기판 2 : 소자분리영역1: silicon substrate 2: device isolation region

3 : 제1질화막 4 : 산화막3: first nitride film 4: oxide film

5 : 포토레지스트 6 : LDD이온주입5: photoresist 6: LDD ion implantation

7 : LDD 영역 8A : 게이트 스페이서7: LDD region 8A: gate spacer

9 : 게이트 산화막 10A : 게이트9: gate oxide film 10A: gate

11 : 소오스 및 드레인 이온주입 12 : 소오스 및 드레인영역11 source and drain ion implantation 12 source and drain region

13 : 층간산화막 14 : 금속배선13: interlayer oxide film 14: metal wiring

본 발명은 트랜지스터 제조방법에 관한 것으로, 특히 채널 길이를 충분히 확보할 수 있도록 트렌치를 이용하여 게이트라인을 형성하는 트랜지스터 제조방법에 관한 것이다. The present invention relates to a transistor manufacturing method, and more particularly, to a transistor manufacturing method for forming a gate line using a trench so as to ensure a sufficient channel length.

반도체소자가 고집적화되어 감에 따라 ULSI 반도체소자 제조시 트랜지스터의 짧은 채널 효과과 같은 문제가 발생하여 채널 길이를 충분히 확보할 수 있는 트랜지스터의 제조방법이 요구되고 있다.
As semiconductor devices become more integrated, problems such as short channel effects of transistors occur in the manufacture of ULSI semiconductor devices, and there is a need for a method of manufacturing a transistor capable of sufficiently securing a channel length.

본 발명은 상기 문제점을 해결하기 위한 것으로써, 실리콘기판의 트렌치를 이용하여 게이트를 라인을 형성하여 채널 길이를 충분히 확보하고, 트렌치 스페이서를 이용하여 게이트 채널길이를 효과적으로 조절하며, 게이트 스페이서 식각시 발생하는 실리콘기판의 손상을 근본적으로 없앨 수 있는 트랜지스터의 제조방법을 제공하는데 목적이 있다.
The present invention is to solve the above problems, to form a gate line using a trench of a silicon substrate to ensure a sufficient channel length, to effectively control the gate channel length using a trench spacer, generated during the gate spacer etching It is an object of the present invention to provide a method for manufacturing a transistor that can fundamentally eliminate damage to a silicon substrate.

상기 목적을 달성하기 위한 본 발명에 의한 트렌치 게이트를 이용한 트랜지스터 제조방법은 실리콘기판 상에 제1질화막과 산화막이 적층된 패턴을 형성하는 단계; 상기 패턴에 의해 노출된 실리콘기판에 LDD 이온주입을 실시하여 LDD 영역을 형성하는 단계; 상기 패턴의 측벽에 게이트스페이서를 형성하는 단계; 상기 게이트스페이서 및 패턴에 의해 노출된 실리콘기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 포함한 실리콘기판의 전면에 게이트산화막과 게이트도전층을 차례로 증착하는 단계; 상기 게이트도전층을 식각하여 적어도 상기 트렌치 내에 매립되는 형태를 갖는 게이트를 형성하는 단계; 상기 게이트 스페이서의 측면에 남아 있는 산화막을 제거하는 단계; 및 상기 제1질화막 아래의 실리콘 기판에 이온주입을 통해 상기 LDD 영역에 연결되는 소오스 및 드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.Transistor manufacturing method using a trench gate according to the present invention for achieving the above object comprises the steps of forming a pattern in which a first nitride film and an oxide film are laminated on a silicon substrate; Performing LDD ion implantation on the silicon substrate exposed by the pattern to form an LDD region; Forming a gate spacer on sidewalls of the pattern; Etching the silicon substrate exposed by the gate spacer and the pattern to form a trench; Sequentially depositing a gate oxide film and a gate conductive layer on the entire surface of the silicon substrate including the trench; Etching the gate conductive layer to form a gate having a shape that is at least embedded in the trench; Removing the oxide film remaining on the side of the gate spacer; And forming a source and a drain connected to the LDD region through ion implantation into the silicon substrate under the first nitride film.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

본 발명은 트렌치를 이용하여 LDD 이온주입후에 게이트를 형성함으로써 트랜지스터의 짧은 채널효과를 방지하고 효과적인 게이트길이를 확보한다.The present invention forms a gate after LDD ion implantation using a trench to prevent short channel effects of the transistor and secure an effective gate length.

도1 내지 도6에 본 발명의 일실시예에 의한 트랜지스터 제조방법을 공정순서에 따라 나타내었다.1 to 6 show a transistor manufacturing method according to an embodiment of the present invention according to the process sequence.

먼저, 도1에 나타낸 바와 같이 실리콘기판(1)에 STI(shallow trench isolation)공정을 실시하여 기판의 소정영역에 예컨대 산화막으로 소자분리영역(2)을 형성한다. 이어서 P웰을 형성한 후, 소자분리영역(2)을 보호하기 위하여 기판 전면에 얇은 제1질화막(3)을 증착한다. 다음에 게이트 트렌치용으로서 산화막(4)을 기판 전면에 증착하고, 산화막(4) 상에 포토레지스트(5)를 도포하고 소정패턴으로 패터닝하여 포토레지스트패턴을 형성한 후, 이를 마스크로 하여 산화막(4)과 제1질화막(3)을 식각하여 게이트가 형성될 기판 부위를 노출시키는 제1질화막(3)과 산화막(4)이 적층된 패턴을 형성한다. 이어서 LDD이온주입(6)을 실시하여 기판의 게이트 형성부위에 LDD영역(7)을 형성한다. 이때, LDD 이온주입(6)은 P 또는 As의 5가 원소를 0도 이상으로 경사 이온주입(Tilted implant)하는 것이 바람직하다. 산화막(4)은 HDP, BPSG, PSG, PE-TEOS 등의 산화막을 사용하는 것이 바람직하다. First, as shown in FIG. 1, a shallow trench isolation (STI) process is performed on the silicon substrate 1 to form the element isolation region 2 in, for example, an oxide film in a predetermined region of the substrate. Subsequently, after forming the P well, a thin first nitride film 3 is deposited on the entire surface of the substrate to protect the device isolation region 2. Next, an oxide film 4 is deposited on the entire surface of the substrate for the gate trench, and the photoresist 5 is applied on the oxide film 4 and patterned into a predetermined pattern to form a photoresist pattern. 4) and the first nitride film 3 are etched to form a pattern in which the first nitride film 3 and the oxide film 4 are exposed to expose the substrate portion where the gate is to be formed. Next, LDD ion implantation 6 is performed to form the LDD region 7 at the gate formation portion of the substrate. At this time, the LDD ion implantation 6 is preferably a tilted implant of a pentavalent element of P or As to 0 degrees or more. The oxide film 4 is preferably an oxide film such as HDP, BPSG, PSG, PE-TEOS, or the like.

다음에 도2에 나타낸 바와 같이 상기 포토레지스트패턴을 제거한 후, 기판 전면에 게이트 스페이서용으로서 제2질화막(8)을 증착한다. 이때, 제2질화막(8)은 플라즈마 CVD(Chemical Vapor Deposition) 또는 저압 열 증착 CVD를 이용하여 증착하는 것이 바람직하다. Next, after removing the photoresist pattern as shown in Fig. 2, a second nitride film 8 is deposited on the entire surface of the substrate as a gate spacer. At this time, the second nitride film 8 is preferably deposited using plasma CVD (Chemical Vapor Deposition) or low pressure thermal vapor deposition CVD.

이어서 도3에 나타낸 바와 같이 제2질화막(8)을 식각하여 게이트 스페이서(8A)를 형성한 후, 노출된 기판부분을 식각하여 트렌치를 형성한다. 이어서, 기판 전면에 게이트산화막(9)과 게이트도전층으로서 예컨대 폴리실리콘(10)을 차례로 증착한다. 상기 게이트산화막(9)으로는 ON(Oxinitride), 질화막 또는 Ta2O5을 이용할 수 있으며, 상기 게이트도전층으로는 폴리실리콘(10) 이외에 비정질 폴리실리콘 또는 W, Al와 같은 금속을 사용할 수 있다. 또한, 게이트도전층으로서 폴리실리콘/장벽금속(TiN)/금속(W,Cl)과 같이 폴리실리콘/금속의 적층구조를 사용하는 것도 가능하다. Subsequently, as shown in FIG. 3, the second nitride film 8 is etched to form the gate spacer 8A, and then the exposed substrate portion is etched to form the trench. Subsequently, the gate oxide film 9 and the polysilicon 10, for example, as the gate conductive layer are sequentially deposited on the substrate. ON (Oxinitride), a nitride film or Ta 2 O 5 may be used as the gate oxide layer 9, and an amorphous polysilicon or a metal such as W or Al may be used as the gate conductive layer in addition to the polysilicon 10. . It is also possible to use a laminated structure of polysilicon / metal such as polysilicon / barrier metal (TiN) / metal (W, Cl) as the gate conductive layer.

다음에 도4에 나타낸 바와 같이 상기 증착된 폴리실리콘(10)을 에치백하여 상기 기판에 형성된 트렌치를 매립하는 게이트(10A)를 형성한다. 이어서 상기 게이트 스페이서(8A) 측면에 남아 있는 산화막(4)을 습식식각에 의해 제거한다. 이때, 기판 표면에 형성된 얇은 제1질화막(3)이 식각 장벽층으로 작용하여 실리콘기판의 손상을 방지한다. 상기 게이트(10A) 형성시 폴리실리콘을 에치백하지 않고 CMP(chemical mechanical polyshing)를 이용하여 게이트를 형성할 수 있다. 상기 게이트 트렌치 형성용으로 사용된 제1산화막(4)은 건식 에치백에 의해 제거할 수도 있다.Next, as shown in FIG. 4, the deposited polysilicon 10 is etched back to form a gate 10A filling the trench formed in the substrate. Subsequently, the oxide film 4 remaining on the side of the gate spacer 8A is removed by wet etching. At this time, the thin first nitride film 3 formed on the substrate surface serves as an etch barrier layer to prevent damage to the silicon substrate. When forming the gate 10A, the gate may be formed using chemical mechanical polyshing (CMP) without etching back the polysilicon. The first oxide film 4 used for the gate trench formation may be removed by dry etch back.

이어서 도 5에 나타낸 바와 같이 N+ 소오스 및 드레인 이온주입(11)을 실시하여 N+ 소오스 및 드레인(12)을 기판 소정부위에 형성한다. 이때, 상기 STI보호용으로 사용된 제1질화막(3)이 이온주입시 장벽층 역할을 수행함으로써 기판의 손상을 방지하게 된다. Subsequently, as shown in FIG. 5, the N + source and drain ion implantation 11 is performed to form the N + source and drain 12 at a predetermined portion of the substrate. At this time, the first nitride film 3 used for the STI protection serves as a barrier layer during ion implantation, thereby preventing damage to the substrate.

다음에 도6에 나타낸 바와 같이 기판 전면에 절연막으로서, 예컨대 층간산화막(13)을 증착한 후, 소정패턴으로 패터닝하여 상기 형성된 N+ 소오스 및 드레인(12)을 노출시키는 콘택홀을 형성한 다음, 기판 전면에 금속을 증착하고 소정패턴으로 패터닝하여 상기 콘택홀을 통해 트랜지스터의 소오스 및 드레인과 전기적으로 연결되는 금속배선(14)을 형성한다. Next, as shown in FIG. 6, an interlayer oxide film 13 is deposited as an insulating film on the entire surface of the substrate, and then patterned into a predetermined pattern to form a contact hole exposing the formed N + source and drain 12. A metal is deposited on the entire surface of the substrate and patterned in a predetermined pattern to form a metal wiring 14 electrically connected to the source and the drain of the transistor through the contact hole.

본 발명에 의한 트랜지스터 게이트는 도4에 도시된 바와 같이 기판에 형성된 게이트 트렌치내에 매립된 구조로 형성된다. 따라서 게이트의 게이트 유효 길이가 기판 표면에 형성되는 종래의 게이트보다 훨씬 길어지게 된다. 따라서 효과적인 게이트 길이를 확보할 수 있으며, 짧은 채널 효과를 방지할 수 있다.The transistor gate according to the present invention is formed in a structure embedded in a gate trench formed in a substrate as shown in FIG. Thus, the gate effective length of the gate is much longer than conventional gates formed on the substrate surface. Therefore, an effective gate length can be secured and a short channel effect can be prevented.

또한, 본 발명에 의하면 상기 게이트 스페이서용 제2질화막(8)의 두께를 조절함으로써 게이트 길이를 자유롭게 조정할 수 있다.According to the present invention, the gate length can be freely adjusted by adjusting the thickness of the second nitride film 8 for the gate spacer.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명에 의하면, 실리콘기판의 트렌치를 이용하여 게이트를 라인을 형성함으로써 채널 길이를 충분히 확보할 수 있고, 트렌치 스페이서를 이용하여 게이트 채널길이를 효과적으로 조절할 수 있으며, 게이트 스페이서 식각시 발생하는 실리콘기판의 손상을 근본적으로 없앨 수 있다. According to the present invention, a channel length can be secured by forming a gate line using a trench of a silicon substrate, and the gate channel length can be effectively controlled using a trench spacer, and a silicon substrate generated during etching of the gate spacer can be obtained. The damage can be fundamentally eliminated.

Claims (15)

실리콘기판 상에 제1질화막과 산화막이 적층된 패턴을 형성하는 단계;Forming a pattern in which a first nitride film and an oxide film are stacked on a silicon substrate; 상기 패턴에 의해 노출된 실리콘기판에 LDD 이온주입을 실시하여 LDD 영역을 형성하는 단계;Performing LDD ion implantation on the silicon substrate exposed by the pattern to form an LDD region; 상기 패턴의 측벽에 게이트스페이서를 형성하는 단계;Forming a gate spacer on sidewalls of the pattern; 상기 게이트스페이서 및 패턴에 의해 노출된 실리콘기판을 식각하여 트렌치를 형성하는 단계;Etching the silicon substrate exposed by the gate spacer and the pattern to form a trench; 상기 트렌치를 포함한 실리콘기판의 전면에 게이트산화막과 게이트도전층을 차례로 증착하는 단계;Sequentially depositing a gate oxide film and a gate conductive layer on the entire surface of the silicon substrate including the trench; 상기 게이트도전층을 식각하여 적어도 상기 트렌치 내에 매립되는 형태를 갖는 게이트를 형성하는 단계;Etching the gate conductive layer to form a gate having a shape that is at least embedded in the trench; 상기 게이트 스페이서의 측면에 남아 있는 산화막을 제거하는 단계; 및Removing the oxide film remaining on the side of the gate spacer; And 상기 제1질화막 아래의 실리콘 기판에 이온주입을 통해 상기 LDD 영역에 연결되는 소오스 및 드레인을 형성하는 단계Forming a source and a drain connected to the LDD region through ion implantation in a silicon substrate under the first nitride layer 를 포함하는 트렌치 게이트를 이용한 트랜지스터 제조방법.Transistor manufacturing method using a trench gate comprising a. 제1항에 있어서,The method of claim 1, 상기 제1질화막과 산화막이 적층된 패턴을 형성하는 단계전에,Before the step of forming a pattern in which the first nitride film and the oxide film are laminated, 상기 실리콘기판에 STI공정을 실시하여 상기 실리콘기판의 소정영역에 소자분리영역을 형성하는 단계를 더 포함하는 트렌치 게이트를 이용한 트랜지스터 제조방법.And forming a device isolation region in a predetermined region of the silicon substrate by performing an STI process on the silicon substrate. 제1항에 있어서,The method of claim 1, 상기 LDD 이온주입은 P 또는 As의 5가 원소를 경사 이온주입하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.LDD ion implantation is a transistor manufacturing method using a trench gate, characterized in that for the implantation of the pentavalent element of P or As. 제1항에 있어서,The method of claim 1, 상기 산화막은 HDP, BPSG, PSG 또는 PE-TEOS를 사용하여 형성하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.The oxide film is a transistor manufacturing method using a trench gate, characterized in that formed using HDP, BPSG, PSG or PE-TEOS. 제1항에 있어서,The method of claim 1, 상기 제2질화막은 플라즈마 CVD 또는 저압 열 증착 CVD를 이용하여 증착하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.And the second nitride film is deposited using plasma CVD or low pressure thermal vapor deposition CVD. 제1항에 있어서,The method of claim 1, 상기 게이트도전층은 폴리실리콘을 증착하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.The gate conductive layer is a transistor manufacturing method using a trench gate, characterized in that for depositing polysilicon. 제1항에 있어서,The method of claim 1, 상기 게이트도전층으로 비정질 폴리실리콘 또는 W, Al와 같은 금속을 사용하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.A method of manufacturing a transistor using a trench gate, characterized in that the gate conductive layer using amorphous polysilicon or a metal such as W, Al. 제1항에 있어서,The method of claim 1, 상기 게이트도전층으로서 폴리실리콘/금속의 적층구조를 사용하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.And a polysilicon / metal stacked structure as the gate conductive layer. 제1항에 있어서,The method of claim 1, 상기 게이트산화막으로 ON(Oxynitride), 질화막 또는 Ta2O5을 이용하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.ON (Oxynitride), a nitride film or Ta 2 O 5 as the gate oxide film, a transistor manufacturing method using a trench gate. 제1항에 있어서,The method of claim 1, 상기 게이트는 상기 게이트도전층을 에치백하여 형성하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.The gate is a transistor manufacturing method using a trench gate, characterized in that formed by etching back the gate conductive layer. 제1항에 있어서,The method of claim 1, 상기 게이트는 상기 게이트도전층을 CMP(Chemical Mechanical Polishing)에 의해 연마하여 형성하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.The gate is a transistor manufacturing method using a trench gate, characterized in that formed by grinding the gate conductive layer by CMP (Chemical Mechanical Polishing). 제1항에 있어서,The method of claim 1, 상기 산화막은 습식식각에 의해 제거하거나 건식 에치백에 의해 제거하는 것을 특징으로 하는 트렌치 게이트를 이용한 트랜지스터 제조방법.The oxide film may be removed by wet etching or by dry etch back. 제1항에 있어서,The method of claim 1, 상기 제1질화막은, The first nitride film, 상기 산화막을 제거하는 단계에서 상기 실리콘기판이 손상되는 것을 방지하는 두께를 갖는 트렌치 게이트를 이용한 트랜지스터 제조방법.And a trench gate having a thickness that prevents the silicon substrate from being damaged in the step of removing the oxide film. 제1항에 있어서,The method of claim 1, 상기 제1질화막은,The first nitride film, 상기 소오스 및 드레인을 형성하는 단계의 이온주입장벽층 역할을 수행하는 두께를 갖는 트렌치 게이트를 이용한 트랜지스터 제조방법.The transistor manufacturing method using a trench gate having a thickness to serve as the ion implantation barrier layer of the step of forming the source and drain. 제1항에 있어서,The method of claim 1, 상기 제2질화막의 두께를 조절하여 상기 게이트의 게이트유효길이를 조정하는 트렌치 게이트를 이용한 트랜지스터 제조방법.And a trench gate to adjust the gate effective length of the gate by adjusting the thickness of the second nitride layer.
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