KR100745274B1 - 박형 실리콘-온-절연기(ｓｏｉ) 플랫폼에 집적된 다결정질게르마늄계 도파관 검출기 - Google Patents

박형 실리콘-온-절연기(ｓｏｉ) 플랫폼에 집적된 다결정질게르마늄계 도파관 검출기 Download PDF

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Abstract

실리콘 온 절연기(SOI) 구조에 형성된 비교적 박형의(예를 들어, 서브-미크론) 실리콘 광 도파관을 이용하는 광검출기는 실리콘 광 도파관을 따라 전파되는 광 신호의 적어도 일부를 커플링하도록 배치된 폴리-게르마늄층을 포함한다. 도파관 구조 내의 광 신호의 엄격한 제한은 폴리-게르마늄 검출기 내로의 효율적인 무한소 커플링을 허용한다. 실리콘 광 도파관은 도파관의 일부를 커버하거나 또는 도파관의 단부에 버트-커플링되도록 형성된 폴리-게르마늄 검출기를 갖는 임의의 바람직한 형상을 포함할 수 있다. 도파관의 일부를 커버할 때, 폴리-게르마늄 검출기는 검출기의 대향 단부에서 전기 접점을 갖고, 광 도파관의 측부 및 상부면을 커버하기 위한 "둘러싸는" 형상을 포함할 수 있다.
Figure 112005055451223-pct00005
실리콘 기판, 매립 옥사이드층, 실리콘 광 도파관층, 폴리-게르마늄 검출기층, 전기 접점

Description

박형 실리콘-온-절연기(ＳＯＩ) 플랫폼에 집적된 다결정질 게르마늄계 도파관 검출기{POLYCRYSTALLINE GERMANIUM-BASED WAVEGUIDE DETECTOR INTEGRATED ON A THIN SILICON-ON-INSULATOR (ＳＯＩ) PLATFORM}
본 출원은 2003년 3월 31일자로 출원된 미국 가출원 제 60/459,348호의 우선권을 주장한다.
본 발명은 광학 검출기(opical detector)에 관한 것이고, 보다 상세히는, 박형 실리콘-온-절연기(SOI) 플랫폼에 집적된 다결정질 게르마늄계 도파관에 관한 것이다.
SOI 기반 광전자 플랫폼(opto-electronic platform)에서, 비교적 박형(예를 들어, < 1 ㎛)의 실리콘 도파관(waveguides)이 전체 칩을 가로질러 광을 분배하고, 다중 광학 기능(예를 들어, 스플리팅(splitting)/통합, 변조, 스위칭(switching), 파장 멀티플렉스/디멀티플렉스, 추가/드롭(drop), 평활(equalization) 및 분산 보정)을 제공하기 위해 이용된다. SOI 플랫폼의 박형 도파관에서의 광 커플링 및 처리 능력은 단일 실리콘 칩에서 광 및 마이크로전자공학의 진정한 집적(integration)을 가능하게 한다. 광통신 산업에서 광학 컴포넌트/서브 시스템의 고비용, 높은 전력 소모 및 큰 폼팩터의 하나의 이유는 활용 가능한 컴포넌트 집적 의 부재(lack)이다. 오늘날의 광-전자 산업은 블록의 개별 제조 및 다양한 컴포넌트의 하이브리드(hybrid) 집적에 의지한다. 1960년대의 IC 산업과 유사하게, 이들 개별 컴포넌트들은 루프가 (예를 들어, 외부 광학 및 전자부품을 이용하여) 외부적으로 폐쇄된 개방 루프이고, 낮은 수율과 높은 비용을 야기한다. 온-칩 피드백(on-chip feedback) 제어 기술을 이용하여, 아날로그 ICs는 상당한 작동 상태의 변화에도 불구하고 매우 낮은 비용으로 매우 높은 정밀도를 달성한다.
광자의 전자로의 변환은 마이크로전자공학과 마이크로포토닉스의 성공적인 집적에 필수적이다. InGaAs계 PIN 광자검출기는 그의 빠른 반응성 및 속도 때문에 원격전송 적용에서 일반적으로 이용된다. InGaAs계 검출기의 대부분은 일반적인 입사 검출기이고, 실리콘 표면상에 이러한 장치들의 집적은 비용이 비싸다. 부가로, 고속 InGaAs 검출기의 집적은 장치의 성능을 달성하기 위해 발견된 작은 작동 영역 내로 광을 집중시키기 위한 특별한 광학계를 요구한다.
게르마늄계 영역 검출기는 해당 기술 분야에 공지되어 있다. 게르마늄 검출기는 원격전송 산업에서 그 적용을 제한하는 InGaAs계 검출기보다 높은 미약 전류(dark current)를 나타낸다. 최근, 이들 적용을 위하여 다결정질 게르마늄계 검출기의 성능을 개선하기 위한 시도가 있었다. 하나의 예시적인 종래 기술의 폴리-게르마늄계 검출기는 Applied Physics Letters, Vol.76, p1231 st sep., 2000에 개시된 엘. 콜라세(L. Colace) 등의 제목이 "Efficient high-speed near-infrared Ge photodetectors integrated on Si substrates"에서 논의된다.
전술한 모든 관점에서, 단일 실리콘계 칩에서 광 및 전자 기능의 집적을 단 순화하기 위한 저비용의 효과적인 광-전자 변환 기구의 요구가 여전히 남아있다.
종래 기술에서 남아있는 요구는 광학 검출기에 관한 것이고, 보다 상세히는, 박형 실리콘-온-절연기(SOI) 플랫폼에 집적된 다결정질 게르마늄계 도파관에 관한 본 발명에 의해 설명된다.
특히, 본 발명은 SOI 플랫폼에 형성된 비교적 박형의 실리콘 도파관과 단일형으로(monolithically) 집적된 다양한 폴리-게르마늄계 광검출기 구조에 대한 것이다. 폴리-게르마늄은 물리적인 증착(PVD) 또는 화학적 증착(CVD)과 같은, 그러나 이에 제한되지 않는 다양한 기술을 이용하여 형성된다. SOI계 박형 실리콘 도파관에서, 광 모드는 큰 인덱스 콘트래스트(index contrast)(nsi = 3.5 및 nsio2 = 1.5) 때문에 엄격하게 한정된다. 본 발명에 따라, 실리콘 도파관의 광 전파는 오버레이된(overlying) 폴리-게르마늄층을 갖는 영역에 도달하면 폴리-게르마늄내로 흡수된다. 게르마늄의 밴드 갭( ~ 0.72 eV)은 근접 IR 파장광의 효율적인 흡수를 보장한다. 광의 흡수로 발생된 정공 쌍(electron-hole pairs)은 폴리-게르마늄층에 제조된 적절한 전극 구조를 이용하여 효율적으로 수집될 수 있다. 폴리-게르마늄층의 물리적인 치수(예를 들어, 높이, 폭, 길이)는 흡수되는 광량을 제어하기 위해 이용된다.
본 발명의 폴리-게르마늄 검출기의 바람직한 실시예에서, 검출기 층은 검출기를 바이어스(bias)하기 위한 스트립의 양측에 형성된 접점으로 SOI 플랫폼에 형성된 실리콘 스트립 도파관 상에서 둘러싸는 형상으로써 형성된다. 좁은 측방향 도파관 치수(~1 ㎛)는 정상 입사 검출기와 비교할 때 상당히 작은 영역 때문에 높은 반응성을 갖는 고속의 낮은 미약 전류 작동을 허용한다.
대체 실시예에서, 폴리-게르마늄층은 슬래브 실리콘 도파관 상에 직접 형성되고, 광은 실리콘 층상에 제조된 포커싱 요소(예를 들어, 미러, 렌즈 또는 오목 격자(concave grating))를 이용하여 폴리-게르마늄 검출기 내로 포커스된다. 포커스 스폿 크기는 다음의 높은 굴절률 때문에 실리콘에서 달성 가능하다.
Figure 112005055451223-pct00001
여기서, Wmin은 최소 빔 직경이고, λSi는 실리콘에서의 광의 파장이고, NA는 포커싱 요소의 개구 수치이다. 실리콘에서의 광의 파장은 박형 실리콘 도파광에서의 광의 매우 좁은 포커싱이 가능한 자유 공간에서보다 매우 작다. 검출기 영역은 매우 작아질 수 있고(예를 들어, 10㎛2), 검출기의 고속 작동을 허용한다. 부가로, 폴리-게르마늄 검출기 층의 형상은 광 손실을 최소화하고, 및/또는 검출기 내로 광을 적절하게 포커싱하도록 맞춰진다.
본 발명의 다른 실시예에서, 폴리-게르마늄 검출기는 좁은 실리콘 리브 도파관에 형성되므로, 리브 도파관을 따른 광의 전파는 도파관의 전체 길이를 따른 폴리-게르마늄 층과 상호작용한다. 이는 흡수 길이의 장애 없이 (정상 입사 (incidence) 검출기의 경우와 같이) 캐리어(carrier) 수집 길이가 동일하게 광의 완전한 흡수를 야기한다. 본 발명의 이러한 배열에서, 캐리어 수집 길이는 동일하게 잔류하는 반면, 광의 흡수는 폴리-게르마늄 검출기의 길이에 의해 독립적으로 제어된다.
도 1은 종래 기술의 정상 입사 광검출기의 단면도.
도 2는 본 발명의 폴리-게르마늄 광검출기가 형성될 수 있는 대표적인 SOI 구조의 단면도.
도 3a 및 3b는 각각 슬래브 도파관(slab waveguide)으로 이루어진 대표적인 SOI 구조의 단면도 및 투시도.
도 4a 및 4b는 각각 도 3의 슬래브 도파관 SOI 구조에 형성된 폴리-게르마늄 검출기의 단면도 및 투시도.
도 5a 및 5b는 각각 도파관과 검출기 사이에 개재된 유전층을 포함하는 도 4의 배열의 대체 실시예의 단면도 및 투시도.
도 6a 및 6b는 각각 스트립 도파관으로 이루어지는 대표적인 SOI 구조의 단면도 및 투시도.
도 7a 및 7b는 각각 도 6의 스트립 도파관 SOI 구조에 형성된 폴리-게르마늄 검출기의 단면도 및 투시도.
도 8a 및 8b는 각각 도파관과 검출기 사이에 개재된 유전층을 포함하는 도 7의 배열의 대체 실시예의 단면도 및 투시도.
도 9a 및 9b는 각각 리브(rib) 도파관으로 이루어지는 대표적인 SOI 구조의 단면도 및 투시도.
도 10a 및 10b는 각각 도 9의 리브 도파관 SOI 구조에 형성된 폴리-게르마늄 도파관의 단면도 및 투시도.
도 11a 및 11b는 각각 슬래브 도파관층과 리브 도파관 구조 사이에 개재된 유전층을 포함하는 도 10의 배열의 대체 실시예의 단면도 및 투시도.
도 12는 SOI 구조의 상부면을 따라 스트립 도파관의 종결부에 형성된 본 발명의 폴리-게르마늄 검출기를 갖는 SOI-기반 스트립 도파관의 측면도.
도 13은 SOI 구조의 상부면을 따라 리브 도파관의 종결부에 형성된 본 발명의 폴리-게르마늄 검출기의 SOI-기반 리브 도파관의 측면도.
도 14는 스트립 도파관에 커플링된 도파관의 단부에 형성된 접점을 갖는 폴리-게르마늄 검출기를 갖는, 유전성 절연층에 의해 분리된 폴리-실리콘 스트립 도파관에 형성된 폴리-실리콘 리브 도파관의 측면도.
도 15는 도파관의 단부에서 실리콘 스트립 도파관에 형성된 폴리-게르마늄 검출기를 갖는, 유전성 절연층에 의해 분리된 실리콘 스트립 도파관에 형성된 폴리-실리콘 리브 도파관의 측면도.
도 16a 내지 16e는 본 발명의 폴리-게르마늄 검출기를 활용하는 다양한 광-전자 시스템의 도면.
도 17은 게르마늄의 흡수 품질을 도시하는 그래프.
본 발명의 폴리-게르마늄 SOI계 광 검출기의 상세한 설명에 앞서, 종래의 정상 입사 광검출기의 작동에 대해 간단히 설명하는 것이 유용하다. 도 1은 이러한 종래의 광 검출기(1)의 단면도이다. 검출기(1)는 입사 광 빔의 방향이 충돌면, 이 경우, AR 코팅층(2)에 직각이기 때문에 "정상" 입사 광검출기로 고려된다. 검출기(1)는 p-도핑 폴리-게르마늄층(3), 본질적으로 도핑층(4)과 n-도핑층(5)을 포함하는 p-i-n 광검출기이다. 전기 접점들은 도시된 바와 같이 검출기(1)의 대향측에 저부 접점(6)과 상부의 링형 접점(7)으로 형성된다. 도핑층(3, 4, 5)의 두께는 흡수되는 광량과 검출기(1)의 반응 속도를 결정한다. p-도핑층(3)의 흡수 영역은 통상적으로 100 ㎛2의 순서이다(큰 흡수 영역은 검출기(1)내로의 광 포커싱의 비용 효율적인 방법의 부재를 야기함). 이들 종래의 검출기의 비교적 큰 흡수 영역은 최종의 높은 미약 전류(dark current)를 허용할 수 있는 적용에 대한 범위를 제한한다. 소정이 경우, (흡수를 적게 하기 위해) 반응성의 희생(sacrifice)에서 반응 속도를 개선시키도록 p-i-n층의 두께는 감소된다.
도 2는 폴리-게르마늄층이 배치되고 본 발명의 교시에 따른 광검출기로서 이용되는 대표적인 SOI 구조의 단면도이다. 도시된 바와 같이, SOI 구조(10)는 실리콘 디옥사이드 매립 옥사이드층(silicon dioxide buried oxide layer)(14)에 형성된 실리콘 기판(10)을 포함한다. 비교적 박형의 슬래브 실리콘 도파관층(16)은 슬래브(slab) 실리콘 도파관(16)이 도파관 길이를 따라 광신호의 전파를 제공하도록 이용되는 매립된 옥사이드층(14) 상에 배치됨으로써 도시된다. 폴리-게르마늄층 (18)은 도파관층(16)의 일부에 배치된다. 후술하는 바와 같이 본 발명의 모든 실시예의 기본은 근접 IR 파장광(예를 들어, 1.1 내지 1.7 ㎛)으로 작동하는 SOI 기반 광-전자 플랫폼에 형성된 비교적 박형의 (서브-미크론(sub-micron)) 실리콘 도파관과 연관된 단일형으로 집적된 폴리-게르마늄 검출기를 포함한다는 것이다. 다양한 실시예에서 이하에 상세히 설명되는 바와 같이, 전기 접점들은 "상부" 및 "저부" 접점들의 종래 기술의 요구보다 제조 및 패키징(packaging)의 관점에서 작업이 용이하도록 고려된 장치(예를 들어, 편평 접촉 형상)의 "상부"에 형성된다.
다시 도 2를 참조하면, 비교적 박형(예를 들어, < 1 ㎛)의 실리콘 도파관(16)의 이용은 수직 방향의 전파 광 신호를 한정하도록 기능한다. 신호가 도파관을 따라 전파됨에 따라, 폴리-게르마늄층(18) 내로 커플링되어 정공 쌍을 생성한다. 개별 금속 접점들 사이의 거리는 (후술하는 바와 같이) 반응성을 희생하지 않고 고속 작동을 보장하는 -도파관 치수와 비슷하게- 매우 짧게 제조될 수 있다. 본 발명의 도파관 검출기 배열의 광의 흡수는 폴리-게르마늄 검출기층(18)의 길이 및 도핑에 의해 제어된다.
도파관(16)의 서브-미크론 형상의 결과로서, 광학 모드의 무한소 미부(evanescent tail)는 실리콘 도파관 너머로 연장하여, 도파관의 상부 및 저부면을 매우 민감하게 한다. 본 발명의 기본은 폴리-게르마늄층이 도파관에서 전파된 광을 흡수하기 위한 실리콘 도파관 상에 형성되는 것이다.
게르마늄의 밴드 갭(band gap)( ~ 0.72 eV)은 도 17에 도시된 바와 같이 근접 IR 파장 광의 효율적인 흡수를 허용한다. 폴리-게르마늄층은 물리적 증착(PVD) 또는 화학적 증착(CVD)을 포함하지만 이에 제한되지 않는 다양한 종래의 기술을 이용하여 형성될 수 있다.
본 발명은 매우 좁은 치수(예를 들어, 높이 < 1 ㎛, 폭 ~ 1 ㎛)를 갖는 실리콘 도파관 내로 광을 제한한다. 광의 엄격한 제한은 매우 작은 치수를 갖는 검출기의 제조를 가능하게 한다. 좁은 도파관 형상은 또한 도 1의 종래 기술의 배열과 같은 종래의 큰 영역 검출기에 관련된 제한을 완화한다. 쓰레드 변위(threading dislocation) 및 작은 그레인(grain) 크기와 같은 재료 결함은 종래 기술의 검출기의 성능에 악영향을 미친다. 사이클 어닐링(cycle annealing) 및 레이저 어닐링과 같은 박형 필름 트랜지스터 산업의 기술은 전기 및 광학 성능을 위해 폴리-게르마늄 재료의 품질을 개선하는데 이용될 수 있다. 본 발명의 폴리-게르마늄 검출기의 형성 동안의 적절한 프로세스 제어는 낮은 미약 전류, 증가된 캐리어 수명 및 높은 가동성에 대해 검출기 성능을 개선하기 위해 그레인 크기의 치수 및 쓰레드 변위를 변경한다.
폴리-게르마늄 재료는 또한 측방향 p-i-n 구조를 생성하기 위해 p-형 도핑용의 붕소 또는 n-형 도핑용의 P, As 또는 Sb와 같은 적절한 도펀트(dopants)로 도핑될 수 있다. 또한, p-i-n계 광검출기는 적절하게 위치된 접점(전극)을 이용하여 형성될 수 있다. 예를 들어, 게르마늄의 도핑되지 않은 흡수층은 p-형 우수한 도핑 접점층 및 n-형 우수한 도핑 접점층 사이에 배치될 수 있다. 역 바이어스가 광검출기에 인가될 때, 소모(depletion) 영역 폭은 증가되고, 캐리어의 운반 시간을 감소시킨다. SOI 구조의 실리콘 도파관에서 전파되는 광학 모드는 폴리-게르마늄 영역과 상호 작용할 때 정공 쌍을 생성한다. 정공 쌍은 적절하게 위치된 전극에 의해 수집된다. 수집 효율성은 폴리-게르마늄 재료의 품질뿐 아니라 두 개의 전극들 사이의 거리에 종속된다.
모든 흡수된 광자가 하나의 정공 쌍을 발생시킴에 따라 정공 쌍의 발생은 광의 흡수에 직접적으로 연관된다. 광 발생률(gOP)은 이하의 식으로 주어지고,
Figure 112005055451223-pct00002
여기서, A는 광다이오드(photodiode)의 조명 영역이고, Pin은 입사 배율이고, α는 흡수 계수이고, h는 플랭크 상수(Planck's constant)이고, c는 진공에서의 광속이고, λ는 광의 파장이다. 예로써, 1 ㎛ X 10 ㎛ X 0.2 ㎛의 치수를 갖는 폴리-게르마늄 검출기를 이용하여, λ = 1.55 ㎛이고 1 ㎼의 배율의 입력 광 신호가 검출기 내로 흡수되면, 검출기의 체적에서 발생된 정공 쌍의 수는 약 8 X 1013 ㎝-3이다. 따라서, 열적으로 발생된 정공 쌍 농도는 약 20과 동일하다. 광의 엄격한 제한 때문에, 상당량의 전력은 폴리-게르마늄 검출기로 운반되어, 열적인 발생에 비교하여, 두 배 이상의 정공 쌍이 발생된다.
발생된 모든 정공 쌍이 광전류에 기여한다고 가정하여, 광전류는 이하의 적분식으로 주어질 수 있다.
Figure 112005055451223-pct00003
여기서, d는 도핑되지 않은 (소모된) 영역의 두께이고, q는 전자 방전이고, 집적은 소모 영역의 폭에 걸쳐 일어난다. 모든 경우, 적분식은 이하와 같이 변형될 수 있다.
Figure 112005055451223-pct00004
여기서, R은 도파관 및 검출기의 인터페이스(interface)에서의 반사이다. λ = 1.55 ㎛이고, Pin = 1 ㎼이고 α = 103 ㎝-1을 갖는 근접 IR 파장광은 10 ㎛ 길이의 검출기용으로 1 ㎂의 전류를 야기한다. 종래에는, 10-3 A/㎠ 정도의 종래의 미약 전류가 도 1에 도시된 바와 같은 정상 입사 검출기용으로 보고되었다. 이에 반해, 본 발명의 도파관 검출기 기반의 예측되는 미약 전류(~10 ㎛2)는 1 ㎁ 정도이고, 우수한 신호 대 노이즈 비율을 야기한다.
본 발명의 실시예들의 대부분에서, 도파관층(16)은 (1) 슬래브, (2) 스트립 또는 (3) 리브의 3가지 형상 중 하나로 이루어진다. 도 3a 및 3b는 각각 SOI 기반 구조의 단면도 및 투시도이다. 이러한 예에서, 상부 실리콘 도파관층은 16slab로 표시된다. 실리콘 슬래브 도파관(16slab)의 서브-미크론 두께의 결과로써, 광 모드의 무한소 미부는 도파관층(16slab) 너머로 연장되고, 도파관층(16slab)의 상부면(17) 및 저부면(19) 모두를 매우 민감하게 한다. 유리하게는, 폴리-게르마늄 검출기는 층(16)의 상부면(17) 상에서 연장하는 광 모드의 일부를 포획하기 위해 도파관층(16slab)의 상부면(17) 상에 배치될 수 있다.
도 4a 및 4b는 폴리-게르마늄층(18)이 도 3의 SOI 기반 구조(10)의 상부면(17)에 배치되는 슬래브 도파관과 함께 이용되는 본 발명의 대표적인 광검출기를 도시한다. 또한, 도 2를 참조하면, 광 모드가 폴리-게르마늄층(18) 내로 커플링되어 흡수가 일어나도록 하는 것이 도 4a에 명확하게 도시된다. 도시된 바와 같이, 한 쌍의 전기 접점(201, 202)은 흡수량이 구조(10)의 측방향 치수를 따라 층(18)의 길이에 의해 제어될 수 있는 층(18)의 대향측을 따라 형성된다. 도시되지 않은 하나의 배열에서, 이러한 검출기의 어레이는 동일한 도파관층(16slab) 상에 형성되어 (예를 들어, 파장 분할 멀티플렉스(WDM) 통신 시스템과 같이) 동일한 층(16slab)을 따라 전파되는 상이한 파장을 흡수하는데 이용될 수 있다.
실리콘 도파관층(16slab)으로부터 검출기를 전기적으로 절연하는 것이 바람직하면, (예를 들어, SiO2와 같은) 유전층(22)은 실리콘 도파관층(16slab)의 상부면(17)을 커버하기 위해 배치될 수 있다. 도 5a 및 5b는 각각 이러한 구조의 단면도 및 투시도이다. 대부분의 경우, 이러한 층은 아래쪽의 실리콘 도파관층(16slab) 위에서 성장될 수 있다. 선택적으로, 층(22)은 증착될 수 있다. 실리콘 도파관층(16)을 갖는 폴리-게르마늄 검출기층(18)의 도입 프로세스 집적을 간단히 하기 위해 본 발명의 광검출기 구조에 유전층(22)을 포함시키는 것이 유용하다는 것이 발견되었다.
도 6a 및 6b는 각각 스트립 도파관 SOI 기반 구조의 단면도 및 투시도이다. 이러한 예에서, 상부 실리콘 스트립 도파관층은 16strip으로 지시된다. 도 6a의 단면도는 또한 스트립 도파관(16strip)을 따라 전파되는 신호용의 대표적인 광 모드를 도시한다. 서브-미크론 두께 및 실리콘 스트립 도파관(16strip)의 폭의 결과로서, 광 모드는 수평 및 수직 치수에서 잘 한정되어, 도 3의 슬래브 도파관 형상보다 측방향 치수의 함수로서 우수한 신호 전력을 나타낸다.
도 7a 및 7b는 도 6에 도시된 스트립 도파관 형상을 활용하는 본 발명의 대표적인 폴리-게르마늄 광검출기 배열을 도시한다. 도 7에서 명백한 바와 같이, 폴리-게르마늄 검출기층(18)은 실리콘 스트립 도파관(16strip)의 상부 및 측면을 완전하게 커버하도록 "둘러싸는(wrap-around)" 형상으로 이루어지도록 형성될 수 있다. 특히, 도 7a 및 7b에 명확하게 도시된 바와 같이, 유전층(18)은 도파관층(16strip)의 일측의 매립 옥사이드층(14)의 상부면과 접촉하는 제1 측면(181)과 도파관층(16strip)의 대향측의 매립 옥사이드층(14)의 상부면과 접촉하는 제2 측면(182)을 포함하도록 형성된다. 이러한 경우, 제1 전기 접점(201)은 폴리-게르마늄층(18)의 제1 부분(181) 상에 배치되고, 제2 전기 접점(202)은 폴리-게르마늄층(18)의 제2 부분(182) 상에 배치된다. 스트립 도파관층(16strip)이 단면이 장방형(rectangular)으로 도시되었지만, 다른 형상도 가능하다. 또한, 다양한 도파관 부분을 따라 유사한 둘러싸인 구성으로 배치된 개별 검출기를 갖는 Y-스플리터(splitters), 링 공진기(ring resonators) 및/또는 커플러와 같은 다양한 스트립 도파관 구성이 형성될 수 있다.
전술한 슬래브 구성에 따라, 도 8에 도시된 바와 같이 유전층(22)은 실리콘 스트립 도파관층(16strip)과 폴리-게르마늄 검출기층(18) 사이에 배치될 수 있다. 이러한 층(22)은 도파관층(16)과 폴리-게르마늄 검출기(18)와 연관된 전기 접점(20) 사이의 전기 절연을 제공하기 위해 이용된다. 적절한 재료가 선택되면, 유전층(22)은 또한 종래의 SOI 구조(10)를 갖는 폴리-게르마늄층(18)을 집적하는 프로세스를 간단하게 할 수 있다.
도 9a 및 9b는 각각 리브 도파관 구조의 단면도 및 투시도이다. 이러한 예에서, 폴리-실리콘 리브 도파관(16rib)은 슬래브 실리콘 도파관(16slab)의 일부에 형성된다. 슬래브 실리콘 도파관(16slab)과 조합하여 폴리-실리콘 리브(16rib)를 이용하는 것은 리브 섹션 내로 광 모드를 상향으로 당기도록 기능하여, 슬래브 도파관 형성의 측방향 한정을 가능하게 한다. 도 9a의 단면도는 리브 도파관층(16rib) 내로 대표적인 광 모드의 커플링을 명확하게 도시한다. 서브-미크론 두께 및 실리콘 리브 도파관(16rib)의 폭의 결과로, 광 모드의 무한소 미부는 도파관 리브(16rib) 너머로 연장되어, 모드를 리브 도파관층(16rib)의 상부면(17) 및 저부면(19)에 대해 매우 민감하게 한다. 유리하게는, 폴리-게르마늄 검출기는 층(16)의 상부면(17) 위로 연장하는 광학 모드의 일부를 포획하기 위해 도파관층(16slab)의 상부면 상에 배치될 수 있다.
도 10a 및 10b는 도 9에 도시된 리브 도파관 형상을 활용하는 본 발명의 대표적인 폴리-게르마늄 검출기 배열을 도시한다. 도 10에서 명백한 바와 같이, 그리고 도 7과 연관된 전술한 배열과 유사하게, 폴리-게르마늄 검출기층(18)은 폴리-실리콘 리브 도파관층(16rib)의 상부 및 측면을 완전히 커버하기 위해서 "둘러싸는" 형상으로 이루어진다. 특히, 도 10a 및 10b에 명확하게 도시된 바와 같이, 검출기층(18)은 리브 도파관층(16rib)의 일측의 실리콘 슬래브 도파관층(16slab)의 상부면과 접촉하는 제1 측부(181)와 리브 도파관층(16rib)의 대향측의 실리콘 슬래브 도파관층(16slab)의 상부면과 접촉하는 제2 측부(182)를 포함하도록 형성된다. 이러한 경우, 제1 전기 접점(201)은 폴리-게르마늄층(18)의 제1 부분(181) 상에 배치되고, 제2 전기 접점(202)은 폴리-게르마늄층(18)의 제2 부분(182) 상에 배치된다. 리브 도파관(16rib)은 단면이 장방형으로 도시되었지만, 다른 형상들도 가능하다. 또한, 다양한 도파관 부분을 따라 유사한 둘러싸는 구성으로 배치된 개별 검출기를 갖는 Y-스플리터, 링 공진기 및/또는 커플러를 포함하는 다양한 스트립 도파관 구성이 형성될 수 있다.
전술한 슬래브 및 스트립 구성과 유사하게, 도 11에 도시된 바와 같은 유전층(22)은 실리콘 슬래브 도파관층(16slab)과 폴리-실리콘 리브 도파관층(16rib) 사이에 배치될 수 있다. 이러한 층(22)은 도파관층(16)과 폴리-게르마늄 검출기(18)와 연관된 전기 접점(20) 사이에 전기적 절연을 제공하도록 이용된다. 적절한 재료가 선택된 유전층(22)은 또한 종래의 SOI 구조(10)를 갖는 폴리-게르마늄층(18)을 집적하는 프로세스를 단순하게 할 수 있다.
도 12는 실리콘 스트립 도파관층(16strip)과 공면형(coplanar) 구조로 형성된 폴리-게르마늄 검출기층(18)을 이용하여 형성된 본 발명의 대체 실시예의 투시도이다. 특히 도 12에 도시된 바와 같이, 폴리-게르마늄 검출기층(18)은 실리콘 스트립 도파관층(16strip)의 종결 영역(T)에 배치된다. 이전에, 한 쌍의 전기 접점(201, 202)이 검출기층(18)의 대향측을 따라 배치된다. 본 발명의 이러한 특정 실시예는 스트립 도파관층(16strip)을 따른 광 모드 전파가 폴리-게르마늄층(18) 내로 완전히 흡수될 수 있어서 정공 쌍을 생성하기 때문에, 완전한 광-전 변환이 요구될 때 이용될 수 있다. 도 13은 실리콘 스트립 도파관층(16strip)과 실리콘 리브 도파관층(16rib) 사이에 유전층(22)을 집적한 도 12의 배열의 대체 실시예를 도시한다. 도 12의 배열에 따라, 모든 전파되는 광 신호는 폴리-게르마늄 검출기층(18)에 의해 흡수될 것이다. 도 13은 실리콘 스트립 도파관층(16strip)에 배치된 유전층(22) 상에 형성된 폴리-실리콘 리브 도파관 구조의 투시도이다. 폴리-게르마늄 검출기(18)는 폴리-실리콘 리브와 실리콘 스트립 도파관층 모두의 종결부에 배치된다.
도 14에 도시된 배열은 게르마늄층(18)이 매립 옥사이드층(14)에 직접 형성되지 않고, 폴리-실리콘 부하(loaded) 스트립 도파관층(16strip)의 섹션 상에 배치되는 점에서 상이하다. 전술한 배열에 따라, 유전층(22)은 도 15에 도시된 바와 같이 폴리-실리콘 로드 스트립 도파관층(16strip)과 폴리-실리콘 리브 도파관층(16rib) 사이에 배치될 수 있다.
도 15에 도시된 배열은 게르마늄층(18)이 매립 옥사이드층(14)에 직접적으로 형성되지 않고, 실리콘 로드 스트립 도파관층(16strip) 상에 배치된다는 점에서 약간 상이하다. 전술한 배열에 따라, 유전층(22)은 도 15에 도시된 바와 같이 실리콘 로드 스트립 도파관층(16strip)과 폴리-실리콘 리브 도파관층(16rib) 사이에 배치될 수 있다.
도 16a 내지 16e는 본 발명의 SOI 기반 편평 폴리-게르마늄 검출기를 활용할 수 있는 고수준 형상의 다양한 시스템을 도시한다. 이들은 도 1과 관련하여 전술한 바와 같이, 종래의 정상 입사 검출기 상에 본 발명의 배열을 이용하는 몇 가지 장점이 있다. 우선, 개별 InGaAs 검출기의 이용은 폴리-게르마늄 검출기가 SOI 구조의 좁은 도파관 상에 직접 형성된 본 발명보다 덜 실용적인 접근법으로서 고려된 다. 부가로, 커플링된 도파관 기반 탭(tap)이 도 16a에 도시된 바와 같이 전송/반사율을 모니터하기 위해 이용될 수 있다. 특정 파장을 탭 오프하기 위한 종래의 접근 방법은 값비싼 광 필터와 정밀한 광 정렬이 요구된다. 본 발명에 따라, 단순한 링 공진기 구성(도 16b)이 모니터용 또는 완전한 드롭 오프(drop off)용으로 특정 파장을 탭 오프하기 위해 이용될 수 있다. 파장 멀티플렉싱/디멀티플렉싱의 종래의 방법은 정밀한 광 정렬이 요구되고 비용 효율성을 고려하지 않은 값비싼 다중층 협소밴드(narrowband) 유전성 박형 필름 필터를 이용하는 것에 기인한다. 본 발명에 따라, 실리콘에 에칭된 오목 격자가 상이한 파장을 각각의 도파관과 연관된 개별 폴리-게르마늄 검출기를 갖는 개별 실리콘 도파관내로 디멀티플렉스(demultiplex)하기 위해 (도 16d에 도시된 바와 같이) 이용될 수 있다. 직렬 검출에서, 다른 유용한 모니터링 기능이 또한 도 16e에 도시된 바와 같이 본 발명의 폴리-게르마늄 검출기를 이용함으로써 단순해질 수 있다.
본 발명의 전술한 실시예들은 예시적인 것뿐이고 본원에 첨부된 청구의 범위에 의해서 한정된 바와 같은 본 발명의 범위를 한정 또는 제한하기 위한 것이 아님을 이해할 것이다.

Claims (21)

  1. 실리콘 온 절연기(silicon-on-insulator)(SOI) 기반의 광검출기(photodetector) 구조로서,
    상부면(top surface)을 포함하는 실리콘 기판(silicon substrate)과,
    상기 실리콘 기판의 상부면을 커버하도록 배치되고, 상부면을 포함하는 매립 옥사이드층(buried oxide layer)과,
    상기 매립 옥사이드층의 상부면의 적어도 일부를 커버하도록 배치된 서브-미크론 두께의 실리콘 광 도파관층(waveguide layer)과,
    상기 실리콘 광 도파관층의 일부와 접촉하도록 배치된 폴리-게르마늄(poly-germanium) 검출기층과,
    상기 폴리-게르마늄 검출기층의 대향 측방향 단자(terminals)에 배치된 한 쌍의 전기 접점을 포함하고,
    상기 폴리-게르마늄 검출기층은 서브-미크론 두께의 상기 실리콘 광 도파관층을 따라 투과하는 광 신호를 흡수하고 상기 한 쌍의 전기 접점들 사이에 전기 출력 신호를 발생시키기에 적절한 밴드 갭(band gap)을 나타내는 광검출기 구조.
  2. 제1 항에 있어서,
    상기 구조는 서브-미크론 두께의 상기 실리콘 광 도파관층과, 상기 폴리-게르마늄 검출기층 사이에 배치된 유전층(dielectric layer)을 추가로 포함하는 광검출기 구조.
  3. 제1 항에 있어서,
    상기 서브-미크론 두께의 실리콘 광 도파관층은 슬래브(slab) 형상으로 이루어지고, 상기 폴리-게르마늄 검출기층이 상기 슬래브 형상의 실리콘 광 도파관층의 상부면 부분을 커버하도록 배치된 을 갖는 광검출기 구조.
  4. 제1 항에 있어서,
    상기 서브-미크론 두께의 실리콘 광 도파관층은 스트립(strip) 형상으로 이루어지고, 상기 폴리-게르마늄 검출기층이 상기 스트립형상의 상기 실리콘 광 도파관층의 측부 및 상부면 뿐만 아니라 상기 매립 옥사이드층의 상부면의 일부를 컨포멀 코팅(conformally coat)하도록 배치되는 광검출기 구조.
  5. 제4 항에 있어서,
    상기 한 쌍의 전기 접점은 하부의 매립 옥사이드층과 직접적으로 접촉하는 폴리-게르마늄층의 일부에 배치되는 광검출기 구조.
  6. 제5 항에 있어서,
    상기 구조는 서브-미크론 실리콘 광 스트립 도파관층과 상기 폴리-게르마늄층 사이에 배치된 유전층을 추가로 포함하는 광검출기 구조.
  7. 제1 항에 있어서,
    상기 서브-미크론 두께의 실리콘 광 도파관층은 슬래브층을 포함하고, 상기 슬래브층은 상기 슬래브층의 상부면의 일부를 커버하도록 배치된 폴리 실리콘 리브 도파관층과, 상기 실리콘 리브 도파관층의 측부 및 상부면 뿐만 아니라 상기 실리콘 리브 도파관층의 상부면의 일부를 컨포멀 코팅하도록 배치된 폴리-게르마늄 검출기층을 갖는 광검출기 구조.
  8. 제7 항에 있어서,
    상기 실리콘 광 도파관층의 슬래브층과 폴리-실리콘 리브 도파관층 사이에 유전성 전기 절연층이 배치되는 광검출기 구조.
  9. 제1 항에 있어서,
    상기 서브-미크론 두께의 실리콘 광 도파관층은 실리콘 스트립층을 포함하고, 상기 실리콘 스트립층은 상기 실리콘 스트립층의 상부면의 일부를 커버하도록 배치된 폴리-실리콘 리브 도파관과, 상기 실리콘 스트립층의 측부 및 상부면 뿐만 아니라 상기 스트립층의 상부면의 일부를 컨포멀 코팅(conformally coat)하도록 배치된 폴리-게르마늄 검출기층을 갖는 광검출기 구조.
  10. 제9 항에 있어서,
    상기 서브-미크론 두께의 실리콘 광 도파관층은 폴리-실리콘 스트립 도파관층을 포함하고, 상기 실리콘 스트립 도파관층은 상기 실리콘 스프립 도파관층의 상부면의 일부를 커버하도록 배치된 폴리-실리콘 리브 도파관층을 갖는 광검출기 구조.
  11. 제10 항에 있어서, 상기 폴리-게르마늄 검출기층은 상기 폴리-실리콘 리브 도파관층의 단부 단자에서 상기 실리콘 스트립 도파관층의 측부 및 상부면 뿐만 아니라, 상기 폴리-실리콘 스트립 도파관층의 상부면의 일부를 컨포멀 코팅하도록 배치되는 광검출기 구조.
  12. 제10 항에 있어서,
    상기 폴리-게르마늄 검출기층은 상기 검출기의 PN 접합부(PN junction)를 형성하기 위해 p형 및 n형 도핑(doping)의 측방향 영역을 포함하는 광검출기 구조.
  13. 제10 항에 있어서,
    상기 폴리-게르마늄 검출기층은 PIN 구조의 광검출기를 형성하기 위해 p형 및 n형 도핑의 측방향 개별 영역을 포함하는 광검출기 구조.
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