KR100744040B1 - Method for manufacturing semiconductor device - Google Patents

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Abstract

본 발명은 첨점 제거를 위한 식각 공정시 리세스 선폭 넓어짐 현상에 따른 자기 정렬 페일에 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판의 소정 영역 상에 리세스 마스크를 형성하는 단계; 상기 리세스 마스크를 식각베리어로 상기 반도체 기판을 일정 깊이를 식각하여 제 1 오픈부를 형성하는 단계; 상기 제 1 오픈부의 측벽에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 제 1 오픈부의 바닥면을 식각하여 제 2 오픈부를 형성하는 단계; 상기 스페이서를 제거하는 단계; 및 상기 제 1 및 제 2 오픈부로 이루어진 리세스에 게이트를 형성하는 단계를 포함한다.The present invention is to provide a method for manufacturing a semiconductor device suitable for the self-aligned fail according to the widening of the recess line width during the etching process for removing the point, the semiconductor device manufacturing method of the present invention for Forming a set mask; Forming a first opening by etching the semiconductor substrate with a predetermined depth using the recess mask as an etching barrier; Forming a spacer on a sidewall of the first opening; Etching a bottom surface of the first open part in which the spacer is formed to form a second open part; Removing the spacers; And forming a gate in a recess including the first and second openings.

리세스, 첨점, 습식 케미컬, 선폭, 절연막 스페이서 Recesses, Cutting Points, Wet Chemicals, Line Width, Insulation spacer

Description

반도체 소자 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE} Semiconductor device manufacturing method {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 단면도,1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art;

도 2a 내지 도 2i는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도. 2A to 2I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 패드산화막21 semiconductor substrate 22 pad oxide film

23 : 소자분리막 24 : 마스크용 전도막23: device isolation film 24: conductive film for the mask

25 : 포토레지스트 패턴 26 : 스페이서용 절연막25 photoresist pattern 26 insulating film for spacer

본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스 게이트 형성시 첨점을 줄이기 위한 습식 식각으로 인해 리세스의 선폭이 증가하는 것을 방지하기 위 한 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing technology, and more particularly, to a method of manufacturing a semiconductor device for preventing an increase in a line width of a recess due to wet etching to reduce peaks when forming a recess gate.

최근, 반도체 소자가 Sub-100㎚ 이하의 수준으로 고집적화됨에 따라 반도체 기판 내부에 형성된 리세스를 통하여 게이트를 형성한 리세스 채널을 갖는 트랜지스터 구조가 제안되었다. 이것은 트랜지스터의 채널이 형성될 영역에 리세스를 형성하여 유효 채널 길이를 증가시킴으로써, 소스와 드레인의 불순물들이 측면으로 확산되는 펀치 스루(Punch through) 효과를 개선하고 실질적으로 소스와 드레인 사이의 거리를 넓인다.Recently, as a semiconductor device has been highly integrated to a level below Sub-100 nm, a transistor structure having a recess channel having a gate formed through a recess formed inside a semiconductor substrate has been proposed. This increases the effective channel length by forming a recess in the region where the channel of the transistor is to be formed, thereby improving the punch through effect in which the impurities of the source and drain diffuse laterally and substantially reducing the distance between the source and drain. Widen

또한, 소스/드레인 접합과 채널 형성 영역이 높아진(Elevated) 구조로 형성되어 채널 도핑에 의한 접합 누설(Junction Leakage)을 최소화할 수 있어 궁국적으로는 반도체 소자의 고집적화에 도움을 준다.In addition, since the source / drain junction and the channel formation region are formed in an elevated structure, junction leakage due to channel doping can be minimized, which ultimately helps high integration of semiconductor devices.

한편, DRAM 에서 리스페시 특성 개선을 위하여 리세스 게이트 구조를 채택하고 있다. 하지만, 리세스 게이트 식각시 리세스 게이트의 첨점이 발생하게 된다.On the other hand, the recess gate structure is adopted to improve the response characteristics of DRAM. However, when the recess gate is etched, the peak of the recess gate is generated.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역 상에 소자분리막(12)을 형성하여 필드 영역과 액티브 영역을 구분한다.As shown in FIG. 1A, the device isolation layer 12 is formed on a predetermined region of the semiconductor substrate 11 to distinguish the field region from the active region.

이어서, 액티브 영역 상에 리세스 마스크를 형성하고, 리세스 마스크를 식각 베리어로 반도체 기판(11)을 소정 깊이 식각하여 리세스를 형성하는데, 리세스 식각 후, 리세스 상에 게이트를 형성하여 리세스 게이트(RG)를 형성한다.Subsequently, a recess mask is formed on the active region, and the recess mask is etched to a predetermined depth by using the recess mask as an etch barrier. After the recess etching, a gate is formed on the recess to form a recess. The recess gate RG is formed.

한편, 리세스 식각시 소자분리막(12)과 활성 영역이 만나는 측면에 첨점(H) 이 발생하게 된다. Meanwhile, when the recess is etched, the peak H is generated at the side where the device isolation layer 12 and the active region meet.

이러한, 첨점은 셀 문턱전압과 리프레시 특성에 큰 영향을 미쳐 이를 줄이는 것이 리세스 게이트 구조의 큰 이슈이다. 첨점을 줄이는 방법으로 종래 기술에서 제시된 것이 습식 케미컬을 이용한 습식 식각을 실시하는 방법이다. 습식 케미컬을 이용하여 첨점을 감소시킨다.This point has a great effect on the cell threshold voltage and the refresh characteristics, which is a major issue of the recess gate structure. What is proposed in the prior art as a method of reducing the point is a method of performing a wet etching using a wet chemical. Wet chemicals are used to reduce peaks.

도 1a를 X-X' 방향으로 절취한 도 1b의 왼쪽 도면을 참조하면, 소자분리막(12) 사이의 리세스(점선으로 표시된 영역)에 첨점(H)이 발생한 것을 알 수 있다. Referring to the left view of FIG. 1B taken from FIG. 1A in the X-X 'direction, it can be seen that peaks H are generated in the recesses (regions indicated by dotted lines) between the device isolation layers 12.

오른쪽 도면을 보면, 습식 케미컬을 사용하여 왼쪽 도면과 비교하여 첨점(H')이 감소된 것을 알 수 있다.Looking at the right figure, it can be seen that the wet point (H ') is reduced compared to the left figure using the wet chemical.

도 1c에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 소자분리막(12)을 형성하고, 소정의 리세스 형성 공정을 진행하여 반도체 기판(11)의 소정 두께를 식각하여 리세스(R)을 형성한다.As shown in FIG. 1C, the device isolation layer 12 is formed in a predetermined region of the semiconductor substrate 11, a predetermined recess forming process is performed, and a predetermined thickness of the semiconductor substrate 11 is etched to recess (R). ).

한편, 리세스(R) 형성시 반도체 기판의 활성 영역과 소자분리막(12)이 겹치는 부분에 첨점(도시하지 않음)이 발생하기도 하는데, 이러한 첨점을 제거하기 위해 식각 용액을 사용하여 첨점을 감소시킨다.On the other hand, when the recess R is formed, a peak (not shown) may occur in an area where the active region of the semiconductor substrate and the device isolation layer 12 overlap each other, and the peak is reduced by using an etching solution to remove the peak. .

그러나, 습식 식각 공정을 진행하여 첨점은 제거하지만 습식 식각시, 리세스도 식각되어, 원래 디파인한 리세스 선폭(점선으로 도시된 부분)보다 증가하게 된다. However, the wet etching process removes the point, but during the wet etching, the recess is also etched, which is larger than the originally defined recess line width (part shown by dashed line).

또한, 리세스의 선폭이 증가하면 자기 정렬 콘택 페일을 유발하게 되고, 오정렬에 의한 문턱 전압의 균일도 불량도 유발하므로, 리세스 선폭은 반드시 크리티 컬하게 관리하여야 하는 파라미터이다.In addition, an increase in the line width of the recess causes self-aligned contact fail, and also causes a poor uniformity of the threshold voltage due to misalignment, so the recess line width is a parameter that must be managed critically.

상술한 바와 같이, 리세스 형성시 발생하는 첨점을 제거하기 위해 습식 식각을 진행하면 첨점은 제거되지만, 리세스 선폭이 커져 후속 공정시 소자 간의 자기 정렬 페일이 발생하는 문제가 있다.As described above, when wet etching is performed to remove the peaks generated during the formation of the recesses, the peaks are removed, but the line width of the recesses increases, causing a self-alignment failure between the devices in a subsequent process.

따라서, 이러한 부작용을 방지하기 위해 리세스 게이트 마스크 선폭을 감소시켜야 하지만, 이미 포토 공정의 마진에 해당되어 쉽게 선폭(DICD)을 감소시키지 못한다. 따라서 선폭 넓어짐 현상을 방지하기 위한 다른 방법이 필요하다.Therefore, the recess gate mask line width should be reduced to prevent such side effects, but it is already a margin of the photo process, so it is not easy to reduce the line width (DICD). Therefore, there is a need for another method for preventing line widening.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 첨점 제거를 위한 식각 공정시 리세스 선폭 넓어짐 현상에 따른 자기 정렬 페일을 방지하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a method of manufacturing a semiconductor device suitable for preventing a self-aligned failure due to the widening of the recess line width during the etching process for removing the peaks.

상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자 제조 방법은 반도체 기판의 소정 영역 상에 리세스 마스크를 형성하는 단계; 상기 리세스 마스크를 식각베리어로 상기 반도체 기판을 일정 깊이를 식각하여 제 1 오픈부를 형성하는 단계; 상기 제 1 오픈부의 측벽에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 제 1 오픈부의 바닥면을 식각하여 제 2 오픈부를 형성하는 단계; 상기 스페이서를 제거하는 단계; 및 상기 제 1 및 제 2 오픈부로 이루어진 리세스에 게이트를 형성하는 단계를 포함한다.A characteristic semiconductor device manufacturing method for achieving the above object comprises the steps of: forming a recess mask on a predetermined region of a semiconductor substrate; Forming a first opening by etching the semiconductor substrate with a predetermined depth using the recess mask as an etching barrier; Forming a spacer on a sidewall of the first opening; Etching a bottom surface of the first open part in which the spacer is formed to form a second open part; Removing the spacers; And forming a gate in a recess including the first and second openings.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2a 내지 도 2i는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.2A to 2I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 소자분리 공정을 진행하여 소자분리막(23)을 형성한다. 한편, 소자분리 공정 진행시 트렌치 마스크로 사용한 패드질화막의 스트레스를 완화하기 위해 증착했던 패드산화막(22)은 기판 상에 잔류시킨다.As shown in FIG. 2A, the device isolation process may be performed on the semiconductor substrate 21 to form the device isolation layer 23. In the meantime, the pad oxide layer 22 deposited to reduce the stress of the pad nitride layer used as the trench mask during the device isolation process is left on the substrate.

도 2b에 도시된 바와 같이, 소자분리막(23)이 형성된 결과물의 전면에 리세스 마스크용 전도막(24)을 증착한다. As shown in FIG. 2B, the conductive film 24 for the recess mask is deposited on the entire surface of the resultant device on which the device isolation film 23 is formed.

이어서, 리세스 마스크용 전도막(24)의 소정 영역 상에 포토레지스트 패턴(25)을 형성한다.Next, the photoresist pattern 25 is formed on the predetermined region of the recess mask conductive film 24.

한편, 리세스 마스크용 전도막(24)으로 본 발명의 실시예에서는 폴리실리콘막을 사용하였지만, 실리콘질화막(SixNy), 실리콘옥시나이트라이드(SiON), 텅스텐막(W) 등을 선택적으로 사용할 수 있다.On the other hand, although the polysilicon film is used in the embodiment of the present invention as the conductive mask 24 for the recess mask, silicon nitride film (Si x N y ), silicon oxynitride (SiON), tungsten film (W), etc. can be selectively Can be used.

도 2c에 도시된 바와 같이, 포토레지스트 패턴(25)을 식각 베리어로 리세스 마스크용 전도막(24)을 식각하여 리세스 마스크(24a)를 형성한다. As shown in FIG. 2C, the recess mask conductive layer 24 is etched using the photoresist pattern 25 as an etching barrier to form the recess mask 24a.

이어서, 리세스 마스크용 전도막(24a)을 식각한 후 포토레지스트 패턴(25)을 스트립하고, 세정을 실시한다.Subsequently, after the recess film conductive film 24a is etched, the photoresist pattern 25 is stripped and washed.

도 2d에 도시된 바와 같이, 리세스 마스크(24a)를 식각 베리어로 패드산화막(22) 및 반도체 기판(21)의 소정 깊이를 식각하여 제 1 오픈부(R1)를 형성한다.As illustrated in FIG. 2D, a first depth R1 is formed by etching a predetermined depth of the pad oxide layer 22 and the semiconductor substrate 21 using the recess mask 24a as an etching barrier.

이 때, 제 1 오픈부(R1) 식각 타겟은 원하는 리세스 깊이를 모두 식각하지 않고 적정한 타겟으로 부분 식각한다. 식각 타겟은 전체 리세스 깊이의 10%∼90%로 조절하여 진행한다.In this case, the first open part R1 etch target partially etches the target to be appropriate without etching all the desired recess depths. The etching target is adjusted to 10% to 90% of the total recess depth.

한편, 제 1 오픈부(R1)를 식각하면서 리세스 마스크(24b)도 소정 두께 식각된다.Meanwhile, the recess mask 24b is also etched by a predetermined thickness while etching the first opening R1.

리세스 마스크(24a)를 식각 베리어로 패드산화막(22), 제 1 오픈부(R)를 식각할 때, 동일 챔버에서 동시에 인-시튜(in-situ)로 진행한다.When etching the pad oxide layer 22 and the first open portion R using the recess mask 24a as an etching barrier, the recess mask 24a is simultaneously in-situ in the same chamber.

도 2e에 도시된 바와 같이, 제1오픈부(R1)를 포함하는 결과물의 전면에 스페이서용 절연막(25)을 증착한다.As illustrated in FIG. 2E, an insulating film 25 for spacers is deposited on the entire surface of the resultant product including the first open part R1.

이 때, 스페이서용 절연막(25)은 HTO, MTO, USG, PETEOS, LPTEOS, HDP, 언도우프드산화막(un-doped Oxide), BPSG, PSG, BSG, 도우프드산화막(doped Oxide), SixNy 및 SiON의 그룹에서 선택된 물질을 단독 또는 혼합하여 사용한다.At this time, the spacer insulating film 25 is HTO, MTO, USG, PETEOS, LPTEOS, HDP, un-doped oxide, BPSG, PSG, BSG, doped oxide, Si x N Materials selected from the group of y and SiON are used alone or in combination.

또한, 스페이서용 절연막(25)의 두께는 최종 리세스 선폭의 10%∼40%의 범위로 형성한다.In addition, the thickness of the insulating film 25 for spacers is formed in 10 to 40% of the final recess line width.

도 2f에 도시된 바와 같이, 스페이서용 절연막(25)을 전면 식각(Blanket Etch)하여 제 1 오픈부(R1) 및 리세스 마스크(24a)의 측벽에 스페이서(25a)를 형성한다.As illustrated in FIG. 2F, the spacer insulating layer 25 is etched to form a spacer 25a on the sidewalls of the first opening R1 and the recess mask 24a.

도 2g에 도시된 바와 같이, 원하는 리세스 깊이를 구현하기 위해 제 1 오픈부(R1)를 일정 두께 더 식각하여 원하는 깊이의 제 2 오픈부(R2)를 형성하는데, 스페이서(25a)를 형성한 챔버에서 인-시튜로 진행한다. 이 때, 리세스 마스크(24a)는 리세스를 식각하면서 제거된다.As shown in FIG. 2G, the first open portion R1 is further etched to form a second recessed portion R2 having a desired depth in order to realize a desired recess depth. Proceed in-situ in the chamber. At this time, the recess mask 24a is removed while etching the recess.

한편, 오른쪽에 도시한 도면은 리세스 식각시 소자분리막(23) 양 측면에 첨점(H)이 발생한 사진으로 제 2 오픈부(R2)를 식각하되, 스페이서(25a)가 식각 베리어로 작용하여, 제 2 오픈부(R2)가 모두 식각되지 않고 상단에 첨점(H)을 유발시킨다.On the other hand, the drawing shown on the right is a photo of the peaks (H) generated on both sides of the isolation layer 23 during the etching process etching the second open portion (R2), the spacer 25a acts as an etching barrier, All of the second open portions R2 are not etched to cause a peak H at the top.

도 2h에 도시된 바와 같이, 결과물의 전면에 습식 식각을 진행하여 첨점(H)을 제거한다. 이 때, 습식 케미컬의 조성과 온도를 조절하여 절연막에 대한 선택비를 가지도록 한다.As shown in Figure 2h, the wet etching is performed to the front of the resultant to remove the peak (H). At this time, by adjusting the composition and the temperature of the wet chemical to have a selectivity to the insulating film.

도 2i에 도시된 바와 같이, 산화막 습식 식각을 실시하여 패드산화막과 스페이서를 제거하여 제1오픈부와 제2오픈부로 이루어진 리세스(R)를 형성한다. As shown in FIG. 2I, an oxide wet etching process is performed to remove the pad oxide layer and the spacer to form a recess R formed of the first and second open portions.

이어서, 후속 공정으로 실시하는 옥시데이션 공정의 전세정(pre-cleaning)을 실시한 후. 리세스(R) 상에 게이트를 형성하고, 리세스 게이트 공정을 마친다.Subsequently, after pre-cleaning of the oxidization process performed by a subsequent process. A gate is formed on the recess R, and the recess gate process is completed.

상술한 바와 같이, 리세스 형성시 발생하는 첨점을 제거하기 위해 습식 식각을 진행하면, 첨점 뿐만 아니라 리세스 측벽이 식각되어 리세스 선폭이 증가하는 문제가 발생하였다. 그러나, 리세스 측벽에 절연막 스페이서를 형성한 후 리세스 식각을 실시하여, 첨점 제거 공정을 진행해도 스페이서가 리세스 측벽을 보호하기 때문에 리세스 선폭 증가 현상을 방지할 수 있다.As described above, when the wet etching process is performed to remove the peaks generated during the formation of the recesses, not only the peaks but also the recess sidewalls are etched to increase the recess line width. However, since the insulating layer spacer is formed on the recess sidewall and the recess is etched, the spacer protects the recess sidewall even when the peak removal process is performed, thereby preventing an increase in the recess line width.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 리세스 게이트 선폭 넓어짐 없이 리세스 첨점을 개선하여 소자의 수율 향상 및 리프레시 특성을 개선할 수 있는 효과가 있다.The present invention described above has the effect of improving the recess tip without widening the recess gate line width, thereby improving the yield and refresh characteristics of the device.

Claims (8)

반도체 기판의 소정 영역 상에 리세스 마스크를 형성하는 단계;Forming a recess mask on a predetermined region of the semiconductor substrate; 상기 리세스 마스크를 식각베리어로 상기 반도체 기판을 일정 깊이를 식각하여 제 1 오픈부를 형성하는 단계;Forming a first opening by etching the semiconductor substrate with a predetermined depth using the recess mask as an etching barrier; 상기 제 1 오픈부의 측벽에 스페이서를 형성하는 단계;Forming a spacer on a sidewall of the first opening; 상기 스페이서가 형성된 제 1 오픈부의 바닥면을 식각하여 제 2 오픈부를 형성하는 단계;Etching a bottom surface of the first open part in which the spacer is formed to form a second open part; 상기 스페이서를 제거하는 단계; 및 Removing the spacers; And 상기 제 1 및 제 2 오픈부로 이루어진 리세스에 게이트를 형성하는 단계Forming a gate in a recess formed by the first and second openings 를 포함하는 반도체 소자 제조 방법.Semiconductor device manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 2 오픈부 형성후, 상기 제 2 오픈부의 바닥면 모서리의 첨점을 제거하기 위한 건식 식각을 더 수행하는 반도체 소자 제조 방법.After the second opening is formed, the method of manufacturing a semiconductor device further performing a dry etching to remove the peaks of the bottom edge of the second opening. 제 1 항에 있어서,The method of claim 1, 상기 반도체 기판의 소정 영역 상에 리세스 마스크를 형성하는 단계는,Forming a recess mask on a predetermined region of the semiconductor substrate, 상기 반도체 기판에 패드산화막을 형성하는 단계;Forming a pad oxide film on the semiconductor substrate; 결과물의 전면에 마스크용 전도막을 형성하는 단계; 및Forming a conductive film for a mask on the entire surface of the resultant product; And 상기 마스크용 전도막의 소정 영역 상에 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on a predetermined region of the mask conductive film; 상기 포토레지스트 패턴을 식각베리어로 상기 마스크용 전도막 및 패드산화막을 식각하는 단계; 및Etching the mask conductive film and the pad oxide film using the photoresist pattern as an etching barrier; And 상기 포토레지스트 패턴을 스트립하는 단계를 포함하는 반도체 소자 제조 방법.Stripping the photoresist pattern. 제 3 항에 있어서,The method of claim 3, wherein 상기 마스크용 전도막은 폴리실리콘막, SixNy, SiON 및 텅스텐막 중에서 선택된 물질로 형성하는 반도체 소자 제조 방법.The mask conductive film is a semiconductor device manufacturing method is formed of a material selected from a polysilicon film, Si x N y , SiON and tungsten film. 제 1 항에 있어서,The method of claim 1, 상기 리세스 마스크를 식각베리어로 상기 반도체 기판을 일정 깊이를 식각하여 제 1 오픈부를 형성하는 단계는,The etching of the semiconductor substrate by using the recess mask as an etch barrier to form a first opening may include: 상기 리세스의 전체 깊이의 10%∼90%의 범위를 타깃으로 하여 식각하는 반도체 소자 제조 방법.A method for manufacturing a semiconductor device, which is etched with a target of 10% to 90% of the total depth of the recess as a target. 제 1 항에 있어서,The method of claim 1, 상기 스페이서는 HTO, MTO, USG, PETEOS, LPTEOS, HDP, 언도우프드산화막(un-doped Oxide), BPSG, PSG, BSG, 도우프드산화막(doped Oxide), SixNy 및 SiON의 그룹에서 선택된 물질을 단독 또는 혼합하여 형성하는 반도체 소자 제조 방법.The spacer is selected from the group of HTO, MTO, USG, PETEOS, LPTEOS, HDP, un-doped oxide, BPSG, PSG, BSG, doped oxide, Si x N y and SiON A method of manufacturing a semiconductor device in which the materials are formed alone or in combination. 제 1 항에 있어서,The method of claim 1, 상기 스페이서는 상기 리세스의 최종 선폭의 10%∼40% 두께로 형성하는 반도체 소자 제조 방법.The spacer is a semiconductor device manufacturing method for forming a thickness of 10% to 40% of the final line width of the recess. 제 1 항에 있어서,The method of claim 1, 상기 리세스에 게이트를 형성하는 단계 전에,Before forming a gate in the recess, 상기 리세스를 형성한 후 라이트 옥시데이션을 실시하기 위한 전세정 단계를 진행하는 반도체 소자 제조 방법.And a pre-cleaning step for performing light oxidation after the recess is formed.
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