KR20040058750A - Method for forming of conduction pattern of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자 제조방법에 관한 것으로 특히, 하부 패턴에 비해 좁은 폭을 갖는 상부 패턴 형성에 따른 문제점을 해결할 수 있는 반도체소자의 전도패턴 형성 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a conductive pattern of a semiconductor device that can solve the problems caused by the formation of an upper pattern having a narrower width than the lower pattern.
일반적으로 반도체 장치는 그 내부에 다수의 반도체 장치들을 포함하여 이루어진다. 반도체 장치가 고집적화되면서 일정한 셀(Cell) 면적상에 고밀도로 반도체 소자들을 형성하여야 하며, 이로 인하여 반도체 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.115㎛ 이하로 형성된다. 따라서 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.In general, a semiconductor device includes a plurality of semiconductor devices therein. As semiconductor devices become highly integrated, semiconductor devices must be formed at a high density on a predetermined cell area, thereby decreasing the size of semiconductor devices, for example, transistors and capacitors. In particular, in semiconductor memory devices such as DRAM (Dynamic Random Access Memory), as the design rule is reduced, the size of semiconductor devices formed inside the cell is gradually decreasing. In fact, the minimum line width of the recent semiconductor DRAM device is formed to 0.115㎛ or less. Therefore, many difficulties have arisen in the manufacturing process of the semiconductor devices forming the cell.
예컨대, 비트라인 콘택홀과 비트라인의 정렬 마진은 더욱 부족하여 비트라인의 식각시에 비트라인 콘택홀이 비트라인과 완전히 중첩되지 않아 비트라인 콘택홀의 일부가 노출되게 된다.For example, the alignment margin between the bit line contact hole and the bit line is further insufficient so that the bit line contact hole does not completely overlap the bit line when the bit line is etched, thereby exposing a part of the bit line contact hole.
한편, 예컨대 4G DRAM에서는 마스크 레이아웃에서 비트라인 콘택홀(Hole)에 비해 비트라인(B/L)의 크기가 10% ∼ 30% 정도 작음을 알 수 있다. 이로인해 콘택 마스크 작업시 오정렬이 발생할 경우, 해상도의 한계 등으로 인해 비트라인 식각 단계에서 베리어막으로 사용되는 하부의 금속층이 소실되며, 베리어막의 하부에 존재하는 폴리실리콘층의 표면이 손상되어 접촉저항의 불량이 발생하게 되어 반도체소자가 정상적으로 동작하지 않도록 한다.On the other hand, for example, in 4G DRAM, the size of the bit line B / L is about 10% to 30% smaller than the bit line contact hole in the mask layout. As a result, when misalignment occurs during the contact mask, the lower metal layer used as the barrier film is lost in the bit line etching step due to the limitation of the resolution, and the surface of the polysilicon layer under the barrier film is damaged, resulting in contact resistance. Defects occur so that the semiconductor device does not operate normally.
이러한 오정렬 마진 부족의 사례는 반도체소자의 집적도가 증가함에 따라 전술한 바와 같이 셀 레이아웃의 제조 단계에서 비트라인이 더욱 비트라인 콘택홀을 충분히 감싸주지 못하게 하여 오정렬 마진 부족은 더욱 심각해 진다.In the case of such a misalignment margin shortage, as the degree of integration of semiconductor devices increases, the misalignment margin shortage becomes more serious as the bit line does not sufficiently cover the bit line contact holes at the manufacturing stage of the cell layout as described above.
하부의 패턴 폭에 비해 좁은 상부의 패턴을 형성시 다음과 같은 문제점이 유발된다.When forming the upper pattern narrower than the width of the lower pattern causes the following problems.
1). 미세 패턴을 형성하기 위해 ArF(불화아르곤) 등의 노광원을 이용하는 포토리소그라피 공정이 도입되었으나, ArF용 포토레지스트의 경우 식각 내성이 열악하고 실질적으로 70㎜ 이하의 패턴을 형성하기에도 어려운 문제점이 있다. 이러한 문제점을 극복하기 위해 플라즈마 식각 공정을 통해 임계치수(Critical Dimension; 이하 CD라 함)를 감소시키는 공정 방법이 연구되었으나, 식각 단계에서 상부의 노치(Top notch)와 네킹(Necking) 등의 발생으로 인한 전도패턴의 충실도(Fidelity)가 저하되는 문제점이 발생한다.One). A photolithography process using an exposure source such as ArF (argon fluoride) has been introduced to form a fine pattern. However, the photoresist for ArF has poor etching resistance and is difficult to form a pattern of 70 mm or less. . In order to overcome this problem, a process method of reducing the critical dimension (hereinafter referred to as CD) through the plasma etching process has been studied, but due to the occurrence of the top notch and necking in the etching step, There arises a problem that the fidelity of the conduction pattern is reduced.
2). 전도패턴 식각 후 과도 식각 단계에서 예컨대, 하부의 플러그가 형성된 콘택홀 측벽의 베리어막의 손실이 일어나며, 이로 인해 절연특성이 떨어진다.2). In the transient etching step after the conductive pattern is etched, for example, a loss of the barrier film on the sidewall of the contact hole in which the lower plug is formed occurs, which results in poor insulation.
3). 식각 공정을 통해 얻을 수 있는 미세 패턴의 CD 감소는 그 한계가 있기 때문에 절연막 증착시 공극(Void) 등이 발생하여 갭-필 특성이 열화된다.3). Since the CD reduction of the micro pattern obtained through the etching process is limited, voids, etc. occur during the deposition of the insulating layer, thereby degrading the gap-fill characteristics.
이하, 종래의 비트라인(B/L)형성 공정을 간략히 살펴본다.Hereinafter, a brief description of a conventional bit line (B / L) forming process.
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 비트라인 형성 공정을 도시한 단면도이다.1A to 1E are cross-sectional views illustrating a bit line forming process of a semiconductor device according to the prior art.
도 1a는 비트라인 콘택 패드 형성을 위한 오픈부(19)가 형성된 단면을 도시한다.FIG. 1A shows a cross section in which an open portion 19 for forming a bit line contact pad is formed.
구체적으로, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 LOCOS 또는 STI 공정을 통해 필드산화막(도시하지 않음)을 형성하여 활성영역과 소자분리영역을 구분한다.Specifically, a field oxide film (not shown) is formed on the substrate 10 on which various elements for forming a semiconductor device are formed through a LOCOS or STI process to distinguish an active region and a device isolation region.
활성영역에 이웃하는 다수의 전도막패턴 예컨대, 게이트전극 패턴을 형성하는 바, 산화막 게열의 게이트절연막(12)을 증착하고, 그 상부에 텅스텐 등의 금속막, 텅스텐 질화막 같은 금속 질화막, 텅스텐 실리사이드 등의 금속 실리사이드 또는 폴리실리콘 등을 단독 또는 조합하여 게이트 전도막(13)을 증착한 다음, 질화막 계열의 하드마스크용 절연막(14)을 증착한다.A plurality of conductive film patterns adjacent to the active region, for example, a gate electrode pattern are formed to deposit a gate insulating film 12 of an oxide film array, and a metal film such as tungsten, a metal nitride film such as tungsten nitride film, a tungsten silicide, and the like. Of the metal silicide, polysilicon, or the like alone or in combination, the gate conductive film 13 is deposited, and then the nitride film-based hard mask insulating film 14 is deposited.
이어서, 게이트전극 패턴 형성용 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 게이트전극 패턴을 식각마스크로 하드마스크용 절연막(14)과 게이트전도막(13) 및 게이트절연막(12)을 선택적으로 식각함으로써 게이트절연막(12)/게이트 전도막(13)/하드마스크 절연막(14)의 스택 구조를 이루는 게이트전극 패턴을 형성한다.Subsequently, a photoresist pattern (not shown) for forming a gate electrode pattern is formed, and then a hard mask insulating film 14, a gate conductive film 13, and a gate insulating film 12 are selectively formed using the gate electrode pattern as an etching mask. By etching, a gate electrode pattern forming a stack structure of the gate insulating film 12 / gate conductive film 13 / hard mask insulating film 14 is formed.
하드마스크용 절연막(14)은 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 물질막을 사용하는 것이 바람직하다.As the hard mask insulating film 14, it is preferable to use a nitride film-based material film such as a silicon nitride film or a silicon oxynitride film.
이어서, 게이트전극 패턴이 형성된 전체 프로파일을 따라 질화막 계열의 식각정지막(15a)을 얇게 증착한다. 여기서, 식각정지막(15a)으로 질화막 계열의 물질을 사용하는 이유는 후속 플러그 형성을 위한 SAC 식각 공정시 층간절연막인 산화막과의 식각선택비를 얻을 수 있고, 또한 게이트전극 패턴의 식각 손실을 방지하기 위한 것이다.Subsequently, a thin nitride stop film 15a is deposited along the entire profile of the gate electrode pattern. Here, the reason why the nitride-based material is used as the etch stop layer 15a can be obtained by selecting an etch selectivity with an oxide layer, which is an interlayer dielectric, during the SAC etching process for the subsequent plug formation, and also preventing the etching loss of the gate electrode pattern. It is to.
여기서, 게이트전극 패턴 사이에 이온주입 마스크(도시하지 않음)를 이용한 이온주입 공정을 통해 소스/드레인 등의 불순물접합층(11)을 형성하는 구체적인 공정은 생략한다.Here, a specific process of forming the impurity bonding layer 11 such as a source / drain through an ion implantation process using an ion implantation mask (not shown) between the gate electrode patterns is omitted.
계속해서, 게이트전극 패턴과 기판(10) 상부를 충분히 덮으며 층간절연을 위해 BPSG막 등의 산화막 계열의 제1절연막(16)을 형성한다.Subsequently, an oxide-based first insulating film 16 such as a BPSG film is formed to sufficiently cover the gate electrode pattern and the upper portion of the substrate 10.
여기서, 제1절연막(16)은 전술한 BPSG막 이외에 PSG(Phospho Silicate Glass)막 또는 BSG(Boro Silicate Glass)막 등을 그 예로 들 수 있으며, 이들은 통상적으로 증착 후 소정의 온도에서 열처리하여 플로우시키는 공정이 수반된다.Here, the first insulating layer 16 may include, for example, a phospho-silicate glass (PSG) film or a boro-silicate glass (BSG) film, in addition to the above-described BPSG film. The process is involved.
다음으로, 게이트전극 패턴 사이의 기판(10) 구체적으로, 기판(10) 표면의 불순물접합층(11)과 후속 공정에 의해 상부에 형성될 소자간의 전기적 연결을 위한 콘택 플러그 형성을 위해 셀콘택 오픈마스크를 형성한 다음, 셀콘택 오픈마스크를 식각마스크로 제1절연막(16)을 선택적으로 식각하여 게이트전극 패턴 사이의 불순물접합층(11)을 오픈시키는 콘택홀(도시하지 않음)을 형성한다.Next, the cell contact is opened to form a contact plug for electrically connecting the substrate 10 between the gate electrode patterns, specifically, the impurity bonding layer 11 on the surface of the substrate 10 and the device to be formed thereon by a subsequent process. After forming the mask, the first insulating layer 16 is selectively etched using the cell contact open mask as an etch mask to form a contact hole (not shown) for opening the impurity bonding layer 11 between the gate electrode patterns.
이러한 SAC 식각 공정에 의해 식각정지막(15a)는 식각되어 오픈되는 영역에서 경사 프로파일을 갖도록 하며, 그 자신은 스페이서(15b) 형태로 게이트전극 패턴 측벽에 남는다.By the SAC etching process, the etch stop layer 15a has an inclined profile in the region that is etched and opened, and remains on the sidewall of the gate electrode pattern in the form of a spacer 15b.
이어서, 오픈되어 노출된 불순물접합층(11)에 콘택되며 콘택홀을 충분히 매립하도록 폴리실리콘 또는 텅스텐(W) 등의 전도성 물질을 증착한 다음, CMP 등의 평탄화 공정을 실시한다.Subsequently, a conductive material such as polysilicon or tungsten (W) is deposited to contact the open and exposed impurity bonding layer 11 and fill the contact hole, and then a planarization process such as CMP is performed.
도 1a에서는 하드마스크 절연막(14) 상부와 플러그(17)가 평탄화되어 있으며, 이 때 평탄화 높이를 굳이 하드마스크 절연막(14)에 맞출 필요는 없으며, 하드마스크 절연막(14) 상부의 제1절연막(16)의 일부와 평탄화시킬 수도 있다.In FIG. 1A, the upper portion of the hard mask insulating layer 14 and the plug 17 are planarized. In this case, the planarization height does not need to be aligned with the hard mask insulating layer 14. It may be planarized with a part of 16).
한편, 전술한 제1절연막(16) 식각시에는 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4F6, C5F8또는 C5F10등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 CH2F2, C3HF5또는 CHF3등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.In the case of etching the first insulating layer 16, CxFy (eg, C 2 F 4 , C 2 F 6 , C 3 F 8 , C 4 F 6 , C 5 F 8, or C 5 F 10 ) may be used. x, y is 1 to 10) as a stock corner gas, and a gas such as CH 2 F 2 , C 3 HF 5, or CHF 3 is added thereto, and as a carrier gas, He, Ne, Ar, or Xe is used. Use inert gas.
여기서, 셀콘택 오픈마스크는 홀타입(Hole type), 바타입(Bar type) 또는 티타입(T Type) 등의 형태를 사용할 수 있다.Here, the cell contact open mask may use a hole type, a bar type, a tee type, or the like.
계속해서, 플러그(17)가 형성된 전면에 제2절연막(18)을 증착한 다음, 비트라인 콘택 패드 형성을 위한 마스크인 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 포토레지스트 패턴(도시하지 않음)을 식각마스크로 제2절연막(18)을 선택적으로 식각하여 플러그(17)를 노출시키는 오픈부(19)를 형성한다.Subsequently, the second insulating film 18 is deposited on the entire surface on which the plug 17 is formed, and then a photoresist pattern (not shown), which is a mask for forming a bit line contact pad, is formed, and then a photoresist pattern (not shown). The second insulating layer 18 is selectively etched with an etch mask to form an open portion 19 exposing the plug 17.
여기서, 제2절연막(18)은 BPSG막, HTO막, MTO막, HDP산화막, TEOS막 또는 APL막을 이용한다.Here, the second insulating film 18 uses a BPSG film, an HTO film, an MTO film, an HDP oxide film, a TEOS film, or an APL film.
이어서, 오픈부(19)가 형성된 프로파일을 따라 베리어용 물질막을 증착한 다음, 그 상부에 오픈부(19)를 충분히 매립할 수 있을 정도록 콘택 패드 형성을 위한 금속막을 증착한다.Subsequently, a barrier material film is deposited along the profile in which the open part 19 is formed, and then a metal film for forming a contact pad is deposited on top of the barrier material layer to sufficiently fill the open part 19.
여기서, 콘택 패드 형성을 위한 금속막은 알루미늄 또는 텅스텐을 포함하는 물질을 이용하는 것이 바람직하다.Here, the metal film for forming the contact pad is preferably made of a material containing aluminum or tungsten.
베리어용 물질막은 통상 Ti/TiN 구조 또는 TiSi2/Ti/TiN 구조로 이루어지며, 주로 텅스텐 등의 금속막 형성에 따른 플러그(17)와 불순물접합층(11)의 어택을 방지하며, TiSi2는 플러그(17)와 콘택 패드 형성용 금속막 사이의 콘택 저항을 낮추는 오믹 콘택을 이루게 한다.Made of a berry fish farming material layer typically Ti / TiN structure or TiSi 2 / Ti / TiN structure, primarily to prevent attack of the plug 17 and the impurity junction layer 11 of the metal film formed such as tungsten, TiSi 2 is The ohmic contact between the plug 17 and the contact pad forming metal film is reduced.
이어서, 전면식각 또는 CMP 등의 평탄화 공정을 통해 도 1b에 도시된 바와 같이 베리어막(20)과 콘택 패드(21)가 오픈부에 매립된 형태가 되도록 하는 바, 도 2b는 콘택 패드가 매립되어 평탄화된 공정 단면을 나타낸다.Subsequently, as shown in FIG. 1B, the barrier layer 20 and the contact pad 21 are buried in the open part through a planarization process such as front etching or CMP. In FIG. 2B, the contact pad is buried. The planarized process cross section is shown.
이어서, 도 1c에 도시된 바와 같이 콘택 패드(21)가 형성된 전면에 비트라인 형성용 금속막(22a)과 비트라인 하드마스크용 절연막(23a)을 차례로 증착한 다음, 비트라인 패턴 형성을 위한 포토레지스트 패턴(24)을 형성한다.Subsequently, as shown in FIG. 1C, a bit line forming metal film 22a and a bit line hard mask insulating film 23a are sequentially deposited on the entire surface where the contact pad 21 is formed, and then a photo for forming a bit line pattern is formed. The resist pattern 24 is formed.
여기서, 콘택 패드(21) 및 베리어막(20)을 포함하는 하부 패턴 영역의 폭(W1)은 비트라인 형성 영역의 폭(W2)보다 큼을 알 수 있다.Here, the width W1 of the lower pattern region including the contact pad 21 and the barrier layer 20 may be greater than the width W2 of the bit line formation region.
계속해서, 포토레지스트 패턴(24)을 식각마스크로 비트라인 하드마스크용 절연막(23a)과 비트라인 형성용 금속막(22a)을 차례로 식각하여 금속막(22b)과 하드마스크(23b)가 적층된 구조의 비트라인 패턴(B/L)을 형성한다.Subsequently, the bit line hard mask insulating film 23a and the bit line forming metal film 22a are sequentially etched using the photoresist pattern 24 as an etch mask to stack the metal film 22b and the hard mask 23b. The bit line pattern B / L of the structure is formed.
이어서, 포토레지스트 패턴(24)을 제거하고, 세정 공정을 실시하여 식각에 따른 부산물을 제거한다.Subsequently, the photoresist pattern 24 is removed and a cleaning process is performed to remove by-products resulting from etching.
여기서, 비트라인 형성용 금속막은 텅스텐, 구리 또는 알루미늄을 포함하는 물질을 이용하며, 도 1d는 비트라인 패턴(B/L)이 형성된 공정 단면을 나타낸다.Here, the bit line forming metal film may be formed of a material including tungsten, copper, or aluminum, and FIG. 1D illustrates a process cross section in which the bit line pattern B / L is formed.
한편, 전술한 비트라인 패턴(B/L)을 형성하기 위한 식각 공정에서 도면부호 '25'와 같이 비트라인 패턴(B/L)의 CD는 감소하게되며, 이 과정에서 비트라인 패턴(B/L) 상부에서 노치나 네킹 등의 패턴 불량이 발생한다.Meanwhile, in the etching process for forming the above-described bit line pattern B / L, the CD of the bit line pattern B / L is reduced as indicated by reference numeral 25, and in this process, the bit line pattern B / L is reduced. L) Pattern defects such as notches and neckings occur at the top.
또한, 전술한 바와 같이 비트라인 패턴(B/L) 형성 영역의 폭이 콘택 패드(21) 및 베리어막(20)의 폭에 비해 좁아 비트라인(B/L) 패턴 형성을 위한 도 1d의 식각 공정에서 과도 식각이 이루어질 경우, 도면부호 '26'과 같이 비트라인 콘택홀 측벽을 따라 언더컷(Under-cut)이 발생하여 베리어막(20)의 손실이 발생한다.In addition, as described above, the width of the bit line pattern (B / L) formation region is narrower than the width of the contact pad 21 and the barrier layer 20, so that the etching of FIG. 1D for forming the bit line (B / L) pattern is performed. When the over-etching is performed in the process, an under-cut occurs along the sidewalls of the bit line contact holes as indicated by reference numeral 26 to cause loss of the barrier film 20.
이어서, 도 1e에 도시된 바와 같이 비트라인 패턴(B/L)이 형성된 결과물 전면에 제3절연막(27)을 증착한다.Subsequently, as illustrated in FIG. 1E, a third insulating layer 27 is deposited on the entire surface of the resultant bit line pattern B / L.
한편, 도 1d에 도시된 바와 같은 언더컷에 의해 콘택홀 측벽을 따라 손실된 베리어막에 의해 형성된 캐비티(Cavity)에 의해 절연막(27) 증착시 공극(27)이 유발되고, 이러한 공극(27)은 절연막 패턴의 리프팅(Lifting)을 발생시켜 반도체소자의 치명적인 불량을 초래한다.On the other hand, the cavity 27 is caused when the insulating film 27 is deposited by the cavity formed by the barrier film lost along the contact hole sidewall by the undercut as shown in FIG. 1D, and the void 27 is Lifting of the insulating film pattern occurs to cause a fatal defect of the semiconductor device.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 하부의 패턴에 비해 그 폭이 좁은 전도패턴 형성을 위한 식각 공정에서 하부 패턴이 형성된 콘택홀 측벽에서의 베리어막의 손실을 방지하며, 전도패턴의 노치와 네킹 현상을 방지할 수 있는 반도체소자의 전도패턴 형성 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and prevents the loss of the barrier film on the sidewalls of the contact hole in which the lower pattern is formed in the etching process for forming the conductive pattern having a narrower width than the lower pattern. An object of the present invention is to provide a method of forming a conductive pattern of a semiconductor device capable of preventing notch and necking of the conductive pattern.
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 비트라인 형성 공정을 도시한 단면도.1A to 1E are cross-sectional views illustrating a bit line forming process of a semiconductor device according to the prior art.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체소자의 비트라인 형성 공정을 도시한 단면도.2A to 2D are cross-sectional views illustrating a bit line forming process of a semiconductor device according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
30 : 기판 31: 불순물접합층30 substrate 31 impurity bonding layer
32 : 게이트절연막 33: 게이트 전도막32: gate insulating film 33: gate conductive film
34 : 하드마스크 절연막 35a : 식각정지막34: hard mask insulating film 35a: etch stop film
35b : 스페이서 36 : 제1절연막35b: spacer 36: first insulating film
37 : 플러그 38 : 제2절연막37 plug 38 second insulating film
39 : 베리어막 40 : 콘택 패드39: barrier film 40: contact pad
41 : 절연막 42 : 비트라인용 전도막41 insulating film 42 bit line conductive film
43 : 비트라인 하드마스크43: bitline hardmask
상기의 목적을 달성하기 위해 본 발명은, 전도층 상에 제1절연막을 형성하는 단계; 상기 절연막을 관통하여 상기 전도층에 콘택된 콘택 패드를 형성하는 단계; 상기 콘택 패드 상에 비트라인 패턴 영역을 정의하기 위한 제2절연막을 형성하는 단계; 상기 제2절연막 상에 상기 콘택 패드와 오버랩되는 상부를 노출시키는 비트라인 형성을 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 제2절연막을 식각하여 상기 콘택 패드를 오픈시키는 오픈부를 형성하는 단계; 및 상기 오픈부를 매립하며 상기 제2절연막과 평탄화된 전도패턴을 형성하는 단계를 포함하는 반도체소자의 전도패턴 형성 방법을 제공한다.The present invention to achieve the above object, forming a first insulating film on the conductive layer; Forming a contact pad penetrating the insulating layer and contacting the conductive layer; Forming a second insulating layer on the contact pad to define a bit line pattern region; Forming a photoresist pattern on the second insulating layer to form a bit line exposing an upper portion overlapping with the contact pad; Forming an open part to open the contact pad by etching the second insulating layer using the photoresist pattern as an etch mask; And filling the open part and forming a conductive pattern planarized with the second insulating layer.
본 발명은 하부의 예컨대, 플러그 구조를 형성한 다음, 하부에 비해 패턴의 폭이 작은 전도패턴 예컨대, 비트라인 형성시 종래의 전도패턴 증착 및 패턴 형성을 위한 식각 공정을 실시하는 방식이 아닌 먼저, 절연막을 증착하고 이를 패터닝하여 전도패턴이 형성될 영역의 하부 패턴을 노출시키는 오픈부를 형성한 후, 정의된 오픈부에 전도패턴 형성 물질을 증착하고 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 에치백(Etchback) 공정을 실시하여 전도패턴을 형성하는 일종의 다마신(Damascene) 공정을 실시함으로써, 하부 콘택홀 측벽을 따라 발생하는 캐비티와 이로 인한 절연막 증착시의 공극 발생을 방지하고자 한다.The present invention is not a method of forming a conductive structure having a smaller width than that of a lower structure, for example, a plug structure, and then performing a conventional conductive pattern deposition and etching process for forming a pattern when forming a bit line. After depositing and patterning the insulating film to form an open portion for exposing the lower pattern of the region where the conductive pattern is to be formed, the conductive pattern forming material is deposited on the defined open portion and chemical mechanical polishing (hereinafter referred to as CMP). Alternatively, by performing a kind of damascene process that forms an electrically conductive pattern by performing an etchback process, a cavity generated along the lower contact hole sidewall and resulting voids during deposition of the insulating layer is prevented.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체소자의 비트라인 형성 공정을 도시한 단면도이다.2A to 2D are cross-sectional views illustrating a bit line forming process of a semiconductor device according to an embodiment of the present invention.
도 2a는 비트라인 콘택 패드(40)가 형성된 공정 단면을 나타낸다.2A shows a process cross section in which a bitline contact pad 40 is formed.
도 2a의 단면 형성 공정을 구체적으로 살펴 보면, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(30) 상에 LOCOS 또는 STI 공정을 통해 필드산화막(도시하지 않음)을 형성하여 활성영역과 소자분리영역을 구분한다.Referring to the cross-sectional process of FIG. 2A, a field oxide film (not shown) is formed on the substrate 30 on which various elements for forming a semiconductor device are formed through a LOCOS or STI process to form an active region and an isolation region. Separate.
활성영역에 이웃하는 다수의 전도막패턴 예컨대, 게이트전극 패턴을 형성하는 바, 산화막 게열의 게이트절연막(32)을 증착하고, 그 상부에 텅스텐 등의 금속막, 텅스텐 질화막 같은 금속 질화막, 텅스텐 실리사이드 등의 금속 실리사이드 또는 폴리실리콘 등을 단독 또는 조합하여 게이트 전도막(33)을 증착한 다음, 질화막 계열의 하드마스크 절연막(34)을 증착한다.A plurality of conductive film patterns adjacent to the active region, for example, a gate electrode pattern are formed to deposit a gate insulating film 32 of an oxide film array, and a metal film such as tungsten, a metal nitride film such as tungsten nitride film, a tungsten silicide, and the like. Of the metal silicide or polysilicon alone or in combination to deposit the gate conductive film 33, and then to deposit a nitride-based hard mask insulating film 34.
이어서, 게이트전극 패턴 형성용 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 게이트전극 패턴을 식각마스크로 하드마스크용 절연막(34)과 게이트전도막(33) 및 게이트절연막(32)을 선택적으로 식각함으로써 게이트절연막(32)/게이트 전도막(33)/하드마스크 절연막(34)의 스택(적층) 구조를 이루는 게이트전극 패턴을 형성한다.Subsequently, after forming a photoresist pattern (not shown) for forming a gate electrode pattern, a hard mask insulating film 34, a gate conductive film 33, and a gate insulating film 32 are selectively formed using the gate electrode pattern as an etching mask. By etching, a gate electrode pattern forming a stack (lamination) structure of the gate insulating film 32 / gate conductive film 33 / hard mask insulating film 34 is formed.
하드마스크용 절연막(34)은 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열을 사용하는 것이 바람직하다.It is preferable to use a nitride film series such as a silicon nitride film or a silicon oxynitride film as the hard mask insulating film 34.
이어서, 게이트전극 패턴이 형성된 전체 프로파일을 따라 질화막 계열의 식각정지막(35a)을 얇게 증착한다. 여기서, 식각정지막(35a)의 물질로 질화막 계열의 물질을 사용하는 이유는 후속 플러그 형성을 위한 SAC 식각 공정시 층간절연막인 산화막과의 식각선택비를 얻을 수 있고, 또한 게이트전극 패턴의 식각 손실을 방지하기 위한 것이다.Subsequently, a nitride-based etching stop layer 35a is thinly deposited along the entire profile where the gate electrode pattern is formed. The reason for using the nitride film-based material as the material of the etch stop film 35a is to obtain an etch selectivity with an oxide film, which is an interlayer insulating film, in the SAC etching process for the subsequent plug formation, and also the loss of etching of the gate electrode pattern. It is to prevent.
여기서, 게이트전극 패턴 사이에 이온주입 마스크(도시하지 않음)를 이용한 이온주입 공정을 통해 소스/드레인 등의 불순물접합층(31)을 형성하는 구체적인 공정은 생략한다.Here, a specific process of forming the impurity bonding layer 31 such as a source / drain through an ion implantation process using an ion implantation mask (not shown) between the gate electrode patterns is omitted.
한편, 본 실시예에서는 비트라인 패턴 형성 공정을 그 예로 하였으나, 이외에도 금속배선이나 스토리지노드 등의 형성 공정일 경우에는 불순물접합층(31)은 게이트전극이나 비트라인 또는 플러그 등 다양한 형태의 전도층일 수 있다.Meanwhile, in the present embodiment, the bit line pattern forming process is taken as an example. In addition, in the case of forming a metal wiring or a storage node, the impurity bonding layer 31 may be a conductive layer having various forms such as a gate electrode, a bit line, or a plug. have.
계속해서, 게이트전극 패턴과 기판(30) 상부를 충분히 덮으며 층간절연을 위해 BPSG막 등의 산화막 계열의 제1절연막(36)을 형성한다.Subsequently, an oxide-based first insulating film 36 such as a BPSG film is formed to sufficiently cover the gate electrode pattern and the upper portion of the substrate 30.
여기서, 제1절연막(36)은 BPSG막, PSG막 또는 BSG막 등을 그 예로 들 수 있으며, 이들은 통상적으로 증착 후 소정의 온도에서 열처리하여 플로우시키는 공정이 수반된다.Here, the first insulating film 36 may be, for example, a BPSG film, a PSG film, or a BSG film, and these are usually accompanied by a process of performing heat treatment by heating at a predetermined temperature after deposition.
또한, 제1절연막(36) 물질로 HDP 산화막, TEOS막 또는 APL막을 사용할 수도 있다.In addition, an HDP oxide film, a TEOS film, or an APL film may be used as the material of the first insulating film 36.
다음으로, 게이트전극 패턴 사이의 기판(30) 구체적으로, 기판(30) 표면의 불순물접합층(31)과 후속 공정에 의해 상부에 형성될 소자간의 전기적 연결을 위한 콘택 플러그 형성을 위해 셀콘택 오픈마스크(도시하지 않음)를 형성한 다음, 셀콘택 오픈마스트를 식각마스크로 제1절연막(36)을 선택적으로 식각하여 게이트전극 패턴 사이의 불순물접합층(31)을 오픈시키는 콘택홀(도시하지 않음)을 형성한다.Next, the cell contact is opened to form a contact plug for the electrical connection between the substrate 30 between the gate electrode patterns, specifically, the impurity bonding layer 31 on the surface of the substrate 30 and the device to be formed thereon by a subsequent process. After forming a mask (not shown), a contact hole (not shown) for opening the impurity bonding layer 31 between the gate electrode patterns by selectively etching the first insulating layer 36 using the cell contact open mask as an etch mask. ).
이러한 SAC 식각 공정에 의해 식각정지막(35a)은 식각되어 오픈되는 영역에서 경사 프로파일을 갖도록 하며, 그 자신은 스페이서(35b) 형태로 게이트전극 패턴 측벽에 남는다.By the SAC etching process, the etch stop layer 35a has an inclined profile in an area that is etched and opened, and remains on the sidewall of the gate electrode pattern in the form of a spacer 35b.
이어서, 오픈되어 노출된 불순물접합층(31)에 콘택되며 콘택홀을 충분히 매립하도록 폴리실리콘 또는 텅스텐 등의 전도성 물질을 증착한 다음, CMP 등의 평탄화 공정을 실시한다.Subsequently, a conductive material such as polysilicon or tungsten is deposited to contact the open and exposed impurity bonding layer 31 and fill the contact hole sufficiently, and then a planarization process such as CMP is performed.
본 실시예에서는 하드마스크 절연막(34) 상부와 플러그(37)가 평탄화되어 있으며, 이 때 평탄화 높이를 굳이 하드마스크 절연막(34)에 맞출 필요는 없으며, 하드마스크 절연막(34) 상부의 제1절연막(36)의 일부와 평탄화시킬 수도 있다.In the present exemplary embodiment, the upper portion of the hard mask insulating layer 34 and the plug 37 are planarized. At this time, the level of the planarization does not need to be matched with the hard mask insulating layer 34. It may be planarized with a part of 36.
한편, 전술한 제1절연막(66) 식각시에는 불소계플라즈마 예컨대, C2F4,C2F6, C3F8, C4F6, C5F8또는 C5F10등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 CH2F2, C3HF5또는 CHF3등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.In the case of etching the first insulating layer 66, CxFy (eg, C 2 F 4 , C 2 F 6 , C 3 F 8 , C 4 F 6 , C 5 F 8, or C 5 F 10 ) may be used. x, y is 1 to 10) as a stock corner gas, and a gas such as CH 2 F 2 , C 3 HF 5, or CHF 3 is added thereto, and as a carrier gas, He, Ne, Ar, or Xe is used. Use inert gas.
여기서, 셀콘택 오픈마스크는 홀타입, 바타입 또는 티타입 등의 다양한 형태를 가질 수 있다.Here, the cell contact open mask may have various forms such as hole type, bar type or tee type.
계속해서, 플러그(37)가 형성된 전면에 제2절연막(38)을 증착한 다음, 비트라인 콘택홀 형성을 위한 마스크인 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 포토레지스트 패턴을 식각마스크로 제2절연막(38)을 선택적으로 식각하여 플러그(37)를 노출시키는 오픈부(도시하지 않음) 즉, 비트라인 콘택홀을 형성한다.Subsequently, the second insulating layer 38 is deposited on the entire surface on which the plug 37 is formed, and then a photoresist pattern (not shown), which is a mask for forming a bit line contact hole, is formed, and then the photoresist pattern is etched. The second insulating layer 38 is selectively etched to form an open portion (not shown), that is, a bit line contact hole, to expose the plug 37.
계속해서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴을 제거한 다음, 세정 공정을 실시하여 식각 부산물을 제거한다.Subsequently, a photoresist strip process is performed to remove the photoresist pattern, followed by a cleaning process to remove etch byproducts.
여기서, 제2절연막(38)은 BPSG막, HTO막, MTO막, HDP산화막, TEOS막 또는 APL막 등을 이용한다.Here, the second insulating film 38 uses a BPSG film, an HTO film, an MTO film, an HDP oxide film, a TEOS film, or an APL film.
이어서, 비트라인 콘택홀이 형성된 프로파일을 따라 베리어용 물질막을 증착한 다음, 그 상부에 비트라인 콘택홀을 충분히 매립할 수 있을 정도록 콘택 패드 형성을 위한 금속막을 증착한다.Subsequently, a barrier material film is deposited along the profile in which the bit line contact holes are formed, and then a metal film for forming contact pads is deposited on top of the barrier layer to sufficiently fill the bit line contact holes.
여기서, 콘택 패드 형성을 위한 금속막은 Ti, Al 또는 W을 포함하는 물질을 이용하는 것이 바람직하다.Here, the metal film for forming the contact pad is preferably made of a material containing Ti, Al or W.
베리어용 물질막은 통상 Ti/TiN 구조 또는 TiSi2/Ti/TiN 구조로 이루어지며,주로 텅스텐 등의 금속막 형성에 따른 플러그(37)와 불순물접합층(31)의 어택을 방지하며, TiSi2는 플러그(37)와 콘택 패드 형성용 금속막 사이의 콘택 저항을 낮추는 오믹 콘택을 이루게 한다.Made of a berry fish farming material layer typically Ti / TiN structure or TiSi 2 / Ti / TiN structure, primarily to prevent attack of the plug 37 and the impurity junction layer 31 of the metal film formed such as tungsten, TiSi 2 is An ohmic contact that lowers the contact resistance between the plug 37 and the metal film for forming the contact pad is achieved.
이어서, 전면식각 또는 CMP 등의 평탄화 공정을 통해 도 2b에 도시된 바와 같이 베리어막(39)과 콘택 패드(40)가 비트라인 콘택홀에 매립된 형태가 되도록 한다.Subsequently, as shown in FIG. 2B, the barrier layer 39 and the contact pad 40 are buried in the bit line contact hole through a planarization process such as full surface etching or CMP.
이어서, 콘택 패드(40)가 형성된 전면에 비트라인 패턴 영역을 정의하기 위한 절연막(41)을 증착한다. 이 때, 절연막(41)의 두께는 비트라인 패턴의 두께를 나타내게 되므로 형성하고자 하는 비트라인 패턴 사이즈에 맞는 두께로 증착하며, 산화막 계열의 물질을 사용하는 것이 바람직하다.Next, an insulating film 41 for defining a bit line pattern region is deposited on the entire surface where the contact pad 40 is formed. In this case, since the thickness of the insulating layer 41 represents the thickness of the bit line pattern, the thickness of the insulating layer 41 is deposited to a thickness corresponding to the size of the bit line pattern to be formed, and an oxide-based material is preferably used.
절연막(41) 상에 비트라인 형성용 포토레지스트 패턴(42)을 형성한다.A bit line forming photoresist pattern 42 is formed on the insulating film 41.
여기서, 비트라인 콘택홀의 폭(W3)은 비트라인 형성을 위한 포토레지스트 패턴(42)의 폭(W4)보다 큼을 알 수 있으며, 도 2b는 비트라인 패턴 형성을 위한 포토레지스트 패턴(42)이 형성된 공정 단면을 나타낸다.Here, it can be seen that the width W3 of the bit line contact hole is larger than the width W4 of the photoresist pattern 42 for forming the bit line, and FIG. 2B shows that the photoresist pattern 42 for forming the bit line pattern is formed. The process cross section is shown.
이어서, 포토레지스트 패턴(42)을 식각마스크로 절연막(41)을 식각하여 비트라인 콘택 패드(40)를 노출시키며, 상기 포토레지스트 패턴(42)의 폭 만큼 전사된 폭을 갖는 오픈부를 형성한 다음, 오픈부를 채울 수 있을 정도로 비트라인 형성을 위한 금속막을 증착한다.Subsequently, the insulating layer 41 is etched by using the photoresist pattern 42 as an etch mask to expose the bit line contact pads 40 to form an open portion having a width transferred by the width of the photoresist pattern 42. The metal film for forming the bit line is deposited to fill the open portion.
여기서, 비트라인 형성을 위한 금속막은 알루미늄 또는 텅스텐을 포함하는물질을 이용하는 것이 바람직하며, 주로 CVD 방식이나 PVD 방식을 이용하여 증착한다.Here, the metal film for forming the bit line is preferably made of a material containing aluminum or tungsten, and is mainly deposited using a CVD method or a PVD method.
이어서, 에치백을 실시하여 오픈부에 리세스된 비트라인 전도막(42)을 형성하는 바, 도 2c는 비트라인 형성용 전도막(42)이 절연막(41)이 식각되어 형성된 오픈부에 리세스된 형태로 채우고 있는 공정 단면을 나타낸다.Subsequently, the bit line conductive film 42 recessed in the open part is etched to form the bit line conductive film 42. In FIG. 2C, the bit line forming conductive film 42 is formed in the open part formed by etching the insulating film 41. Represents a process cross section filling in a recessed form.
이 때, 비트라인 전도막(42)은 오픈부 저면으로부터 1/3 ∼ 1/2 정도 채우도록 하는 것이 바람직하다.At this time, it is preferable to fill the bit line conductive film 42 by 1/3 to 1/2 from the bottom of the open portion.
비트라인 전도막(42)이 형성된 전면에 오픈부를 충분히 채울 수 있을 정도로 비트라인 하드마스크용 절연막(43)을 증착한 다음, 절연막(41)이 노출될때까지 에치백 또는 CMP 공정을 실시한다.The insulating film 43 for the bit line hard mask is deposited to a sufficient extent to fill the open portion on the entire surface where the bit line conductive film 42 is formed, and then an etch back or CMP process is performed until the insulating film 41 is exposed.
따라서, 절연막(41) 사이에 하드마스크용 절연막(43)과 전도막(42)이 적층된 구조의 비트라인 패턴(B/L)을 형성한다.Accordingly, the bit line pattern B / L having the structure in which the hard mask insulating film 43 and the conductive film 42 are stacked is formed between the insulating films 41.
따라서, 비트라인 패턴 형성을 위한 별도의 식각 공정없이(즉, 비트라인 패턴 형성시 하부의 콘택 패드(40)와 베리어막(39)이 노출되지 않도) 비트라인 패턴(B/L)을 형성할 수 있어 비트라인 콘택홀 측벽을 따라 발생되는 베리어막(39)의 손실을 방지할 수 있다.Accordingly, the bit line pattern B / L may be formed without a separate etching process for forming the bit line pattern (that is, the contact pad 40 and the barrier layer 39 are not exposed when the bit line pattern is formed). The barrier layer 39 may be prevented from being lost along the sidewalls of the bit line contact holes.
또한, 패턴 형성을 위한 식각에 의한 비트라인 패턴 상부에서의 노치 현상과 베트라인 패턴의 네킹 현상을 방지할 수 있다.In addition, it is possible to prevent the notch phenomenon and the necking phenomenon of the betaine pattern on the bit line pattern by etching for pattern formation.
아울러, 베리어막 손실로 인해 발생하는 캐비티로 인해 후속 절연막 증착시 발생되던 갭-필 문제를 해결할 수 있다.In addition, the gap caused by the barrier film loss can solve the gap-fill problem caused during the subsequent deposition of the insulating film.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같은 본 발명은, 전도라인 하부의 콘택홀 측벽에서의 베리어막의 손실을 방지할 수 있어, 반도체소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.The present invention as described above can prevent the loss of the barrier film in the contact hole sidewall of the lower conductive line, it can be expected an excellent effect to improve the yield of the semiconductor device.
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