KR100792404B1 - Method for fabricating semiconductor device - Google Patents

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Abstract

A method for fabricating a semiconductor device is provided to secure stable characteristics of a peripheral circuit region transistor by using a nitride layer instead of an oxide layer for spacer. A gate line is formed on a semiconductor substrate including a cell region and a peripheral circuit region. A nitride layer for a spacer is formed on a front surface of the substrate including the gate line. A nitride layer spacer(29A) is formed at both sidewalls of the gate line of the peripheral circuit region by etching selectively the nitride layer. A source/drain region(31) is formed within the inside of the substrate of the peripheral circuit region. A barrier nitride layer(32) is formed on the front surface of the substrate. A spacer is formed to cover both sidewalls and an upper part of the gate line of the cell region by etching the barrier nitride layer of the cell region and the nitride layer for spacer.

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도. 2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 3은 본 발명의 실시예를 설명하기 위한 그래프.3 is a graph for explaining an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 소자분리막21 semiconductor substrate 22 device isolation film

23 : 게이트 절연막 24 : 게이트 폴리실리콘막23 gate insulating film 24 gate polysilicon film

25 : 게이트 텅스텐실리사이드 26 : 게이트 하드마스크질화막25 gate tungsten silicide 26 gate hard mask nitride film

27 : 산화막 28 : LDD영역27: oxide film 28: LDD region

29 : 게이트 스페이서질화막 30 : P+/N+ 마스크29 gate spacer nitride layer 30 P + / N + mask

32 : 베리어 질화막 31 : 소스/드레인 영역32: barrier nitride layer 31: source / drain region

33 : 층간절연막 34 : 랜딩콘택홀33: interlayer insulating film 34: landing contact hole

본 발명은 반도체 제조 기술에 관한 것으로, 특히 게이트 스페이서 구조 변화를 통한 공정의 안정화를 구현하는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of manufacturing a semiconductor device that realizes stabilization of a process by changing a gate spacer structure.

잘 알려진 바와 같이, 게이트 스페이서(Gate Spacer)는 반도체 소자의 고집적화가 진행되면서 채널 길이의 감소에 따라 단채널효과(Short channel effect)가 발생하는 것을 방지하기 위한 하나의 방법으로 LDD(Light Doped Drain) 영역을 형성하는 방법을 도입하게 되었다. As is well known, the gate spacer is a light doped drain (LDD) as a method for preventing short channel effects from occurring as the channel length decreases as the integration of semiconductor devices increases. The method of forming the area was introduced.

게이트 스페이서는 주로 실리콘질화막(Si3N4)을 사용하는데, 실리콘질화막은 높은 밀도를 갖는 절연막이라는 점과 실리콘산화막에 대한 우수한 식각선택비를 갖는다는 점 때문에, 반도체 소자의 제조에서 다양한 용도로 사용된다.The gate spacer mainly uses a silicon nitride film (Si 3 N 4 ), which is used for various purposes in the manufacture of semiconductor devices because the silicon nitride film is an insulating film having a high density and has an excellent etching selectivity with respect to the silicon oxide film. do.

위와 같은 특성들 때문에, 실리콘질화막은 게이트 스페이서를 형성하는데 주로 사용된다. 즉, 불순물이 소자 특성에 매우 중요한 역할을 하는 게이트산화막으로 침투하는 것을 방지하기 위해서, 게이트 라인을 둘러싸는 게이트 스페이서를 실리콘질화막으로 형성하는 것이 바람직하다.Because of the above characteristics, silicon nitride film is mainly used to form the gate spacer. In other words, in order to prevent impurities from penetrating into the gate oxide film which plays a very important role in device characteristics, it is preferable to form a gate spacer surrounding the gate line with a silicon nitride film.

도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to the prior art.

도 1에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체 기판(11) 상에 소자분리막(12)을 형성한다. 주변회로영역은 NMOS 영역과 PMOS 영역이 구분되 어 있다. 이어서, 셀영역에는 리세스 게이트(RG)를 형성하고, 주변회로영역에는 플래너 게이트(G)를 형성한다. 리세스 게이트(RG)와 플래너 게이트(G)는 게이트 절연막(13), 게이트 폴리실리콘막(14), 게이트 텅스텐실리사이드(15) 및 게이트 하드마스크질화막(16)이 차례로 적층된 구조이다.As shown in FIG. 1, an isolation layer 12 is formed on a semiconductor substrate 11 in which a cell region and a peripheral circuit region are defined. The peripheral circuit area is divided into the NMOS area and the PMOS area. Subsequently, a recess gate RG is formed in the cell region, and a planner gate G is formed in the peripheral circuit region. The recess gate RG and the planar gate G have a structure in which a gate insulating film 13, a gate polysilicon film 14, a gate tungsten silicide 15, and a gate hard mask nitride film 16 are sequentially stacked.

반도체 기판(11) 상에 리세스 게이트(RG)와 플래너 게이트(G)를 형성한 후, 게이트 패터닝시 손실된 반도체 기판(11)의 손실을 회복시키기 위해 라이트 산화(Light Oxidation) 공정을 실시하여 리세스 게이트(RG)와 플래너 게이트(G)의 양측벽(게이트 절연막/게이트 폴리실리콘막/게이트 텅스텐실리사이드)에 산화막(17)을 형성한다. 그리고 나서, LDD 이온 주입을 실시하여 인접하는 리세스 게이트(RG) 사이의 반도체 기판(11) 하부와 인접하는 플래너 게이트(G) 사이의 반도체 기판(11) 하부에 LDD 영역(18)을 형성한다. 이후 공정은 도면에 도시하지 않았지만, 게이트 스페이서 공정 및 셀영역에 랜딩플러그를 형성하기 위한 LPC(Landing Plug Contact) 공정을 진행한다.After the recess gate RG and the planar gate G are formed on the semiconductor substrate 11, a light oxidation process is performed to recover the loss of the semiconductor substrate 11 lost during gate patterning. An oxide film 17 is formed on both sidewalls of the recess gate RG and the planar gate G (gate insulating film / gate polysilicon film / gate tungsten silicide). LDD ion implantation is then performed to form the LDD region 18 under the semiconductor substrate 11 between the adjacent recess gates RG and below the semiconductor substrate 11 between the adjacent planner gates G. FIG. . Since the process is not shown in the figure, a gate spacer process and a Landing Plug Contact (LPC) process for forming a landing plug in the cell region are performed.

종래 기술의 경우, 셀영역의 리세스 게이트(RG)와 주변회로영역의 플래너 게이트(G) 형성하고 LDD 이온 주입 공정을 진행한 후 게이트 스페이서 질화막을 ∼170Å 을 증착한다. 그리고나서, 주변회로영역의 소스/드레인 이온 주입시 베리어로 사용될 게이트 스페이서 산화막을 ∼590Å 추가 증착한다. 이어서, 스페이서 질화막과 스페이서 산화막을 식각하여 주변회로영역의 플래너 게이트(G) 측벽에 게이트 스페이서를 형성한다. 다음으로, P+/N+ 마스크를 사용하여 주변회로영역에 소스/드레인을 형성한다. 이어서, 셀영역과 주변회로영역의 프로파일을 따라 산화 막(ILD 1A)을 증착(후속 셀영역의 게이트 스페이서 산화막을 제거하기 위해 진행하는 셀 오픈 습식 세정에 의한 보론 손실을 방지하기 위해 증착)한다. 계속해서, 주변회로영역의 소스/드레인 형성을 위해 진행된 게이트 스페이서 산화막을 습식 세정을 이용하여 제거하기 위해 셀영역을 오픈하는 셀 오픈 마스크(cell open mask) 공정을 진행한다. 다음으로, 셀영역과 주변회로영역에 NBN 이온 주입을 실시한 후 리세스 게이트와 플래너 게이트의 프로파일을 따라 자기정렬콘택 형성용 셀 스페이서 질화막을 140Å 추가 증착한다. 그리고 기판 전면에 층간절연막을 증착한 후 층간절연막 평탄화 공정 및 LPC 공정을 진행한다.In the prior art, the recess gate RG in the cell region and the planar gate G in the peripheral circuit region are formed, and the LDD ion implantation process is performed to deposit 170 nm of gate spacer nitride. Then, a gate spacer oxide film to be used as a barrier during source / drain ion implantation of the peripheral circuit region is additionally deposited to ˜590 μs. Subsequently, the spacer nitride film and the spacer oxide film are etched to form gate spacers on the planar gate G sidewalls of the peripheral circuit region. Next, a source / drain is formed in the peripheral circuit area using a P + / N + mask. Subsequently, an oxide film ILD 1A is deposited along the profile of the cell region and the peripheral circuit region (deposition to prevent boron loss due to cell open wet cleaning which proceeds to remove the gate spacer oxide film of the subsequent cell region). Subsequently, a cell open mask process is performed in which the cell region is opened to remove the gate spacer oxide film, which has been formed for source / drain formation of the peripheral circuit region, by wet cleaning. Next, after implanting NBN ions into the cell region and the peripheral circuit region, 140 Å of the cell spacer nitride film for forming a self-aligned contact is deposited along the profile of the recess gate and the planar gate. After the interlayer insulating film is deposited on the entire surface of the substrate, the interlayer insulating film planarization process and the LPC process are performed.

그러나, 위와 같은 종래 기술은 NBN 이온 주입을 진행하기 위해 게이트 스페이서 산화막 증착, 보론 침투를 방지하기 위한 산화막(ILD 1A) 증착, 셀 스페이서 질화막 증착 및 셀 오픈 마스크(Cell Open mask)와 같은 불필요한 공정들이 추가되어 생산 비용의 손실이 발생하고, 공정 스텝을 증가시키는 문제가 있다.However, the above-described prior art requires unnecessary processes such as gate spacer oxide deposition, oxide (ILD 1A) deposition, cell spacer nitride deposition, and cell open mask to prevent boron penetration. In addition, there is a problem of loss of production cost and increase of process steps.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 게이트 스페이서 구조를 변경하여 공정의 단순화와 주변회로영역의 웨이퍼 내 변동과 로트와 로트간의 변동을 안정화하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and a method of manufacturing a semiconductor device suitable for simplifying a process and stabilizing variations in wafers and variations between lots and lots by changing the gate spacer structure. The purpose is to provide.

상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 제조 방법은 셀영역 및 주변회로영역이 정의된 기판의 각 영역 상에 게이트 라인을 형성하는 단계; 상기 게이트 라인을 포함한 기판의 전면에 스페이서용 질화막을 형성하는 단계; 상기 스페이서용 질화막을 선택적으로 식각하여 상기 주변회로영역에 형성된 게이트 라인의 양측벽에 질화막 스페이서를 형성하는 단계; 상기 주변회로영역의 기판 내부에 소스/드레인 영역을 형성하는 단계; 상기 기판의 전면에 베리어 질화막을 형성하는 단계; 및 상기 셀영역의 베리어 질화막과 스페이서용 질화막을 식각하여 상기 셀영역에 형성된 게이트라인의 양측벽 및 상부를 덮는 스페이서를 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: forming a gate line on each region of a substrate in which a cell region and a peripheral circuit region are defined; Forming a nitride film for a spacer on an entire surface of the substrate including the gate line; Selectively etching the spacer nitride film to form nitride spacers on both sidewalls of the gate line formed in the peripheral circuit region; Forming a source / drain region in the substrate of the peripheral circuit region; Forming a barrier nitride film on the entire surface of the substrate; And etching the barrier nitride film of the cell region and the nitride nitride film of the spacer to form spacers covering both sidewalls and an upper portion of the gate line formed in the cell region.

또한, 셀영역 및 주변회로영역이 정의된 기판의 각 영역 상에 게이트 라인을 형성하는 단계; 상기 게이트 라인을 포함한 기판의 전면에 스페이서용 질화막을 형성하는 단계; 상기 주변회로영역의 상기 스페이서용 질화막을 식각하여 상기 게이트 라인의 양측벽에 질화막 스페이서를 형성하는 단계; 상기 주변회로영역의 기판 내부에 소스/드레인 영역을 형성하는 단계; 및 상기 셀영역의 상기 스페이서용 질화막을 식각하여 스페이서를 형성하는 단계를 포함한다.The method may further include forming a gate line on each region of the substrate in which the cell region and the peripheral circuit region are defined; Forming a nitride film for a spacer on an entire surface of the substrate including the gate line; Etching the spacer nitride film of the peripheral circuit region to form nitride film spacers on both sidewalls of the gate line; Forming a source / drain region in the substrate of the peripheral circuit region; And etching the spacer nitride film of the cell region to form a spacer.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.2A through 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체 기판(21) 상에 STI(Shallow Trench Isolation) 방법으로 소자분리막(22)을 형성한다. 주변회로영역은 NMOS 영역과 PMOS 영역이 구분되어 있다.As shown in FIG. 2A, the isolation layer 22 is formed on the semiconductor substrate 21 on which the cell region and the peripheral circuit region are defined by a shallow trench isolation (STI) method. The peripheral circuit region is divided into an NMOS region and a PMOS region.

계속해서, 리세스(Recess) 공정을 실시하여 셀영역에 리세스(R)를 형성한다. 그리고 나서, 반도체 기판(21)의 전면에 게이트 절연막(23)을 형성한다. 게이트 절연막(23)은 통상의 열산화(Thermal Oxidation) 또는 습식/건식 산화(Wet/Dry Oxidation)를 실시하여 형성한다.Subsequently, a recess process is performed to form a recess R in the cell region. Then, the gate insulating film 23 is formed on the entire surface of the semiconductor substrate 21. The gate insulating film 23 is formed by performing normal thermal oxidation or wet / dry oxidation.

다음으로, 게이트 절연막(23) 상에 게이트 폴리실리콘막(24), 게이트 텅스텐실리사이드(25) 및 게이트 하드마스크질화막(26)이 차례로 적층된 게이트를 형성한다. 게이트 패터닝(Gate patterning) 공정을 실시하여 셀영역에는 리세스 게이트(RG)를 형성하고 주변회로영역에는 플래너 게이트(G)를 형성한다. 셀영역에 리세스 게이트(RG)를 적용하므로 채널 길이를 증가시킬 수 있다.Next, a gate in which the gate polysilicon film 24, the gate tungsten silicide 25, and the gate hard mask nitride film 26 are sequentially stacked is formed on the gate insulating film 23. A gate patterning process is performed to form a recess gate RG in the cell region and a planner gate G in the peripheral circuit region. Since the recess gate RG is applied to the cell region, the channel length may be increased.

이어서, 라이트 산화(Light Oxidation)를 실시하여 리세스 게이트(RG)와 플래너 게이트(G)의 양측벽(게이트 절연막/게이트 폴리실리콘막/게이트 텅스텐실리사이드)에 산화막(27)을 형성한다. 라이트 산화는 리세스 게이트(RG)와 플래너 게이트(G) 패터닝 공정에서 발생한 반도체 기판(21)의 식각 손실을 보상하며, 리세스 게이트(RG)와 플래너 게이트(G) 모서리부의 게이트 절연막(23)의 두께를 증가시켜 게이트 누설(Gate leakage)을 개선하기 위함이다.Subsequently, light oxidation is performed to form an oxide film 27 on both sidewalls (gate insulating film / gate polysilicon film / gate tungsten silicide) of the recess gate RG and the planar gate G. The light oxidation compensates for the etch loss of the semiconductor substrate 21 generated in the recess gate RG and the planar gate G patterning process, and the gate insulating layer 23 at the corners of the recess gate RG and the planar gate G is formed. This is to improve gate leakage by increasing the thickness of the gate.

다음으로, 저농도 LDD 이온 주입을 실시하여 인접하는 리세스 게이트(RG) 사이의 반도체 기판(21) 하부와 인접하는 플래너 게이트(G) 사이의 반도체 기판(21) 하부에 LDD 영역(28)을 형성한다. Next, low concentration LDD ion implantation is performed to form the LDD region 28 under the semiconductor substrate 21 between the recess gates RG adjacent to the semiconductor substrate 21 between the planar gates G adjacent thereto. do.

도 2b에 도시된 바와 같이, LDD 영역을 형성한 후 반도체 기판(21)의 리세스 게이트(RG)와 플래너 게이트(G)의 전면에 적어도 450Å 두께를 가지는 게이트 스페이서용 질화막(29)을 증착한다. 이때, 종래 기술에 비해 게이트 스페이서용 질화막(29)을 두껍게 형성하는 이유에 대해 알아보기로 한다.As shown in FIG. 2B, after the LDD region is formed, a nitride film 29 for gate spacers having a thickness of at least 450 μs is deposited on the entire surfaces of the recess gate RG and the planar gate G of the semiconductor substrate 21. . At this time, the reason why the nitride film 29 for the gate spacer is formed thicker than in the prior art will be described.

먼저 종래 기술에 대해 알아보면, 종래에는 게이트 스페이서용 질화막을 증착한 후 LDD 이온 주입을 진행한다. 소자의 리프레시 특성 향상을 위해 넓은 접합(Grade junction)을 만들어야하는데, 그러기 위해 셀영역에 여러번 저농도의 이온 주입을 진행해서 소스/드레인 영역을 형성하게 된다. 하지만, 게이트 스페이서용 질화막의 두께가 너무 두꺼우면 소자의 신뢰성 특히 핫캐리어 특성이 취약해진다. 따라서, 게이트 스페이서용 질화막을 얇게 증착한 후(170Å), 게이트 스페이서용 산화막을 증착하여(590Å) 주변회로영역의 게이트 스페이서를 형성한다. 그리고나서, 주변회로영역의 소스/드레인 이온 주입 공정을 진행하게 된다. 주변회로영역의 소스/드레인 영역을 형성하였으므로 셀영역의 구조를 완성하기 위해 게이트 스페이서용 산화막을 제거한 후, 질화막을 다시 증착하여 셀영역의 게이트 스페이서를 형성한다. 특히, 셀영역의 게이트 스페이서는 자기정렬콘택 공정시 선택비를 확보하기 위해 질화막으로만 형성한다.Referring to the prior art, conventionally, a nitride film for a gate spacer is deposited and then LDD ion implantation is performed. In order to improve the refresh characteristics of the device, a wide junction must be made. To this end, a plurality of low concentrations of ion are implanted into the cell region to form a source / drain region. However, if the thickness of the nitride film for the gate spacer is too thick, the reliability of the device, in particular the hot carrier characteristic, becomes weak. Therefore, after the nitride film for gate spacer is deposited thinly (170 kPa), the oxide film for gate spacer is deposited (590 kPa) to form the gate spacer of the peripheral circuit region. Then, the source / drain ion implantation process of the peripheral circuit region is performed. Since the source / drain regions of the peripheral circuit region are formed, the oxide film for the gate spacer is removed to complete the structure of the cell region, and the nitride layer is then deposited again to form the gate spacer of the cell region. In particular, the gate spacer of the cell region is formed of only a nitride film to secure a selectivity in the self-aligned contact process.

반면에 본 발명에서는 셀영역에 여러번 저농도의 이온 주입을 진행하는 단계 를 생략하므로, 종래의 게이트 스페이서용 산화막 증착 공정, 주변회로영역의 소스/드레인 영역 형성 후 진행되었던 산화막 증착(ILD 1A) 공정, 셀 오픈 마스크 공정, 셀 스페이서 질화막 증착 공정을 생략할 수 있다.On the other hand, in the present invention, since the step of implanting a low concentration of ion into the cell region is omitted several times, the conventional oxide film deposition process for the gate spacer, the oxide film deposition (ILD 1A) process, which was performed after the source / drain region formation of the peripheral circuit region, The cell open mask process and the cell spacer nitride film deposition process can be omitted.

즉, 상기와 같은 공정을 생략하므로 공정 스텝을 줄일 수 있다. 또한, 게이트 스페이서를 질화막 계열의 물질로만 형성하므로, 공정 변화에 안정적인 트랜지스터를 형성할 수 있다. That is, since the above process is omitted, the process step can be reduced. In addition, since the gate spacer is formed of only a nitride film-based material, a transistor stable to process change may be formed.

도 2c에 도시된 바와 같이, 셀영역의 게이트 스페이서용 질화막(29) 상에 P+/N+ 마스크(30)를 형성한다. P+/N+ 마스크(30)를 식각 베리어로 주변회로영역의 게이트 스페이서용 질화막(29)을 식각하여 플래너 게이트(G)의 양측벽과 상부를 덮는 질화막 스페이서(29A)를 형성한다. 계속해서, 주변회로영역에 소스/드레인 이온 주입을 실시하여 인접하는 플래너 게이트(G) 사이에 노출된 반도체 기판(21) 내부에 소스/드레인 영역(31)을 형성한다.As shown in FIG. 2C, a P + / N + mask 30 is formed on the nitride film 29 for gate spacers in the cell region. The P + / N + mask 30 is etched using the etch barrier to etch the nitride film 29 for the gate spacer in the peripheral circuit region to form the nitride film spacer 29A covering both sidewalls and the top of the planar gate G. Subsequently, source / drain ion implantation is performed in the peripheral circuit region to form the source / drain region 31 in the semiconductor substrate 21 exposed between the adjacent planar gates G. FIG.

도 2d에 도시된 바와 같이, P+/N+ 마스크를 제거한다. As shown in FIG. 2D, the P + / N + mask is removed.

다음으로, 셀영역의 리세스 게이트(RG)와 주변회로영역의 플래너 게이트(G)의 프로파일을 따라 베리어 질화막(Barrier nitride, 32)을 증착한다. 베리어 질화막(32)은 후속 공정에서 증착될 층간절연막, 예컨대 BPSG(Boron Phosphorus Silicate Glass)막의 보론 침투를 방지하기 위한 막이며, 적어도 140Å의 두께로 형성한다.Next, a barrier nitride 32 is deposited along the profile of the recess gate RG in the cell region and the planar gate G in the peripheral circuit region. The barrier nitride film 32 is a film for preventing boron penetration of an interlayer insulating film, such as a BPSG (Boron Phosphorus Silicate Glass) film, to be deposited in a subsequent process, and is formed to a thickness of at least 140 kPa.

또한, 질화막 스페이서(29A)와 베리어 질화막(32)의 두께만으로도 공정에서 필요한 질화막의 두께를 확보할 수 있기 때문에 종래에 증착했던 셀 스페이서 질화막을 더 증착할 필요가 없다. 따라서 셀 스페이서 질화막 증착 공정도 생략할 수 있으므로 공정 스텝도 감소시킬 수 있다.In addition, since the thickness of the nitride film necessary for the process can be ensured only by the thickness of the nitride film spacer 29A and the barrier nitride film 32, there is no need to further deposit the cell spacer nitride film that has been conventionally deposited. Therefore, the cell spacer nitride film deposition process can also be omitted, thereby reducing the process steps.

도 2e에 도시된 바와 같이, 주변회로영역에 마스크(도시하지 않음)를 형성하고, 셀영역의 베리어 질화막(32), 게이트 스페이서용 질화막(29)을 식각하여 인접하는 리세스 게이트 사이의 반도체 기판을 오픈시킨다. 따라서, 셀영역에서는 스페이서 구조가 리세스 게이트(RG)의 상부와 양측벽을 덮는 게이트 스페이서 질화막(29B)과 게이트 스페이서 질화막(29B)의 상부를 덮는 베리어 질화막(32A)으로 이루어진다. 그리고 나서, 주변회로영역 상의 마스크를 제거한다.As shown in FIG. 2E, a mask (not shown) is formed in the peripheral circuit area, and the barrier nitride film 32 and the gate spacer nitride film 29 in the cell region are etched to form a semiconductor substrate between adjacent recess gates. Open Therefore, in the cell region, the spacer structure includes a gate spacer nitride film 29B covering an upper portion of the recess gate RG and both side walls, and a barrier nitride film 32A covering an upper portion of the gate spacer nitride film 29B. Then, the mask on the peripheral circuit area is removed.

도 2f에 도시된 바와 같이, 반도체 기판(21)의 전면에 층간절연막(33)을 증착하고 셀영역에서만 LPC 공정을 실시하여 인접하는 리세스 게이트(RG) 사이의 반도체 기판(21)을 오픈하는 랜딩콘택홀(34)을 형성한다. 이후 공정을 도시하지 않았지만, 랜딩콘택홀(34)에 플러그용 도전막 예컨대 폴리실리콘막을 매립하여 랜딩플러그를 형성한다. As shown in FIG. 2F, the interlayer insulating film 33 is deposited on the entire surface of the semiconductor substrate 21, and the LPC process is performed only in the cell region to open the semiconductor substrate 21 between adjacent recess gates RG. The landing contact hole 34 is formed. Although not shown, the landing plug is formed by embedding a plug conductive film such as a polysilicon film in the landing contact hole 34.

도 3은 본 발명의 실시예를 설명하기 위한 그래프이다.3 is a graph for explaining an embodiment of the present invention.

도 3을 참조하면, 게이트 스페이서 물질에 따른 웨이퍼 내 PMOS 문턱 전압 변화를 나타낸 것으로 가로축은 Slim PMOS VTS 세로축은 데이타 정렬값을 나타낸다. Referring to FIG. 3, the PMOS threshold voltage change in the wafer according to the gate spacer material is shown, and the horizontal axis represents Slim PMOS V TS and the vertical axis represents data alignment.

그래프를 살펴보면 게이트 스페이서로 질화막을 사용하는 경우, 산화막을 게 이트 스페이서로 사용하는 경우에 비해 웨이퍼 내 문턱 전압 변화가 안정적인 것을 알 수 있다.Looking at the graph, it can be seen that when the nitride film is used as the gate spacer, the threshold voltage change in the wafer is more stable than when the oxide film is used as the gate spacer.

상술한 바와 같이, NBN 이온 주입 공정을 생략하므로서, 주변회로영역의 P+/N+ 이온 주입 진행시 게이트 스페이서를 질화막으로만 변경하여 공정 변화에 따른 주변회로영역 트랜지스터의 변화가 안정화시킬 수 있고, 증착 공정의 단순화(ILD 1A) 및 고비용의 마스크 공정(셀 오픈 마스크)을 생략하므로서, 제품 생산 비용 효율을 혁신적으로 개선할 수 있다. As described above, since the NBN ion implantation process is omitted, the change of the peripheral circuit region transistor according to the process change can be stabilized by changing the gate spacer only to the nitride film when the P + / N + ion implantation proceeds in the peripheral circuit region. By eliminating the simplification (ILD 1A) and the expensive mask process (cell open mask), the product production cost efficiency can be improved.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 종래의 게이트 스페이서 산화막 및 보론 침투 방지용 산화막 증착(ILD 1A), 셀 오픈 마스크 공정 및 셀 스페이서 질화막 증착 공정을 스킵하여 공정을 단순화할 수 있다.The present invention described above can simplify the process by skipping the conventional gate spacer oxide film and boron penetration prevention oxide film deposition (ILD 1A), the cell open mask process and the cell spacer nitride film deposition process.

또한, 공정 변화에 민감한 스페이서용 산화막을 질화막으로 대체하여 공정 변화에 안정적인 주변회로영역 트랜지스터의 특성을 확보할 수 있는 효과가 있다.In addition, it is possible to secure the characteristics of the peripheral circuit region transistor stable to the process change by replacing the spacer oxide film sensitive to the process change with a nitride film.

또한, 제조 수율 향상, TAT 개선 및 투자 비용 감소를 통한 경쟁력 있는 제품을 확보할 수 있는 효과가 있다. In addition, there is an effect to obtain a competitive product through improved manufacturing yield, improved TAT and reduced investment costs.

Claims (10)

셀영역 및 주변회로영역이 정의된 기판의 각 영역 상에 게이트 라인을 형성하는 단계;Forming a gate line on each region of the substrate where the cell region and the peripheral circuit region are defined; 상기 게이트 라인을 포함한 기판의 전면에 스페이서용 질화막을 형성하는 단계;Forming a nitride film for a spacer on an entire surface of the substrate including the gate line; 상기 스페이서용 질화막을 선택적으로 식각하여 상기 주변회로영역에 형성된 게이트 라인의 양측벽에 질화막 스페이서를 형성하는 단계;Selectively etching the spacer nitride film to form nitride spacers on both sidewalls of the gate line formed in the peripheral circuit region; 상기 주변회로영역의 기판 내부에 소스/드레인 영역을 형성하는 단계;Forming a source / drain region in the substrate of the peripheral circuit region; 상기 기판의 전면에 베리어 질화막을 형성하는 단계; 및Forming a barrier nitride film on the entire surface of the substrate; And 상기 셀영역의 베리어 질화막과 스페이서용 질화막을 식각하여 상기 셀영역에 형성된 게이트라인의 양측벽 및 상부를 덮는 스페이서를 형성하는 단계Etching the barrier nitride layer and the spacer nitride layer of the cell region to form spacers covering both sidewalls and the top of the gate line formed in the cell region; 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 스페이서용 질화막은 적어도 450Å의 두께로 형성하는 반도체 소자의 제조 방법.And the nitride film for spacers is formed to a thickness of at least 450 GPa. 제1항에 있어서,The method of claim 1, 상기 질화막 스페이서를 형성하는 단계는,Forming the nitride film spacer, 상기 셀영역의 상기 스페이서용 질화막 상에 P+/N+ 마스크를 형성하고, 상기 P+/N+ 마스크를 식각 베리어로 상기 주변회로영역의 상기 스페이서용 질화막을 식각하여 상기 주변회로영역의 소스/드레인 예정 영역을 노출시키는 단계; 및A P + / N + mask is formed on the spacer nitride film of the cell region, and the spacer nitride film of the peripheral circuit region is etched using the P + / N + mask as an etch barrier to form a source / drain predetermined region of the peripheral circuit region. Exposing; And 상기 P+/N+ 마스크를 제거하는 단계Removing the P + / N + mask 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 베리어 질화막은 적어도 140Å의 두께로 형성하는 반도체 소자의 제조 방법.And the barrier nitride film is formed to a thickness of at least 140 GPa. 제1항에 있어서,The method of claim 1, 상기 스페이서를 형성한 후에,After forming the spacer, 상기 기판의 전면에 절연막을 형성하는 단계; 및Forming an insulating film on the entire surface of the substrate; And 상기 절연막을 선택적으로 식각하여 상기 셀영역에 인접하는 상기 게이트 라인 사이의 기판을 오픈하는 콘택홀을 형성하는 단계Selectively etching the insulating layer to form a contact hole for opening a substrate between the gate lines adjacent to the cell region 를 더 포함하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device further comprising. 제5항에 있어서,The method of claim 5, 상기 절연막은 BPSG막을 사용하는 반도체 소자의 제조 방법.The insulating film is a method of manufacturing a semiconductor device using a BPSG film. 제1항에 있어서,The method of claim 1, 상기 게이트 라인을 형성한 후,After forming the gate line, 라이트 산화(Light oxidation)를 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device further comprising the step of performing light oxidation. 제1항에 있어서,The method of claim 1, 상기 셀영역의 게이트 라인은 리세스 게이트를 사용하고, 상기 주변회로영역의 게이트 라인은 플래너 게이트를 사용하는 반도체 소자의 제조 방법.And a recess gate is used as the gate line of the cell region, and a planner gate is used as the gate line of the peripheral circuit region. 셀영역 및 주변회로영역이 정의된 기판의 각 영역 상에 게이트 라인을 형성하는 단계;Forming a gate line on each region of the substrate where the cell region and the peripheral circuit region are defined; 상기 게이트 라인을 포함한 기판의 전면에 스페이서용 질화막을 형성하는 단계;Forming a nitride film for a spacer on an entire surface of the substrate including the gate line; 상기 주변회로영역의 상기 스페이서용 질화막을 식각하여 상기 게이트 라인의 양측벽에 질화막 스페이서를 형성하는 단계;Etching the spacer nitride film of the peripheral circuit region to form nitride film spacers on both sidewalls of the gate line; 상기 주변회로영역의 기판 내부에 소스/드레인 영역을 형성하는 단계; 및Forming a source / drain region in the substrate of the peripheral circuit region; And 상기 셀영역의 상기 스페이서용 질화막을 식각하여 스페이서를 형성하는 단계Etching the spacer nitride film of the cell region to form a spacer 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제9항에 있어서,The method of claim 9, 상기 셀영역의 상기 스페이서용 질화막을 식각하여 스페이서를 형성하는 단계를 진행한 후,After etching the spacer nitride film of the cell region to form a spacer, 상기 기판의 전면에 층간절연막을 형성하는 단계; 및Forming an interlayer insulating film on the entire surface of the substrate; And 상기 층간절연막을 식각하여 인접하는 상기 셀영역의 게이트 라인 사이의 상기 기판을 노출시키는 콘택홀을 형성하는 단계Etching the interlayer insulating layer to form a contact hole exposing the substrate between gate lines of adjacent cell regions; 를 더 포함하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device further comprising.
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