KR100948298B1 - Semiconductor Device and Method for Manufacturing the Same - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 고집적도화된 반도체 소자에 있어서 폴리 게이트 상부에 컨택 플러그를 형성할 때 미스-얼라인이 발생하더라도 컨택 플러그와 소스 영역 및 드레인 영역 사이에 누설 전류가 발생하는 것을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same. In particular, in a highly integrated semiconductor device, a leakage current between a contact plug, a source region, and a drain region even when a misalignment occurs when a contact plug is formed on a poly gate. The present invention relates to a method for manufacturing a semiconductor device that can prevent the occurrence of a crack.

본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 소자 분리막이 구비된 기판 상에 더미 게이트를 형성하는 단계와, 상기 더미 게이트를 감싸도록 단일 절연막 구조의 사이드 월 패턴을 형성하는 단계와, 상기 기판에 소스 영역 및 드레인 영역을 형성하는 단계와, 상기 더미 게이트를 제거하는 단계와, 상기 더미 게이트가 제거된 영역에 채널을 형성한 후 폴리 게이트를 형성하는 단계와, 상기 폴리 게이트 및 사이드 월 패턴을 덮도록 절연막을 형성하는 단계와, 상기 폴리 게이트 상부가 노출되도록 컨택홀을 형성하는 단계와, 상기 컨택홀을 매립하는 플러그를 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.According to an embodiment of the present invention, a method of manufacturing a semiconductor device includes: forming a dummy gate on a substrate having an isolation layer, forming a sidewall pattern having a single insulating layer to surround the dummy gate, and Forming a source region and a drain region in a substrate, removing the dummy gate, forming a channel in a region in which the dummy gate is removed, and then forming a poly gate, and the poly gate and sidewall patterns Forming an insulating film to cover the insulating layer, forming a contact hole to expose the upper portion of the poly gate, and forming a plug to fill the contact hole.

폴리 게이트, 더미 게이트, 누설 전류 Poly gate, dummy gate, leakage current

Description

반도체 소자 및 그의 제조 방법{Semiconductor Device and Method for Manufacturing the Same}Semiconductor device and method for manufacturing the same

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고집적도화된 반도체 소자에 있어서 폴리 게이트 상부에 컨택 플러그를 형성할 때 미스-얼라인이 발생하더라도 컨택 플러그와 소스 영역 및 드레인 영역 사이에 누설 전류가 발생하는 것을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, in the case of a highly integrated semiconductor device, a leakage current is generated between the contact plug, the source region, and the drain region even when a misalignment occurs when the contact plug is formed on the poly gate. It relates to a method for manufacturing a semiconductor device that can be prevented from occurring.

정보화 사회의 발전에 따라 반도체 소자는 다양한 분야에서 이용되고 있으며, 그 목적 및 필요에 따라 다양한 형태로 구현되고 있다.BACKGROUND With the development of the information society, semiconductor devices have been used in various fields, and are implemented in various forms according to their purpose and needs.

특히 씨모스 이미지 센서의 경우에는 도1에 도시된 바와 같이, 4개의 트랜지스터를 구비한 4T형 씨모스 이미지 센서의 단위화소로 구성되기도 한다.In particular, in the case of the CMOS image sensor, as shown in Figure 1, it may be composed of a unit pixel of the 4T type CMOS image sensor having four transistors.

상기 4T형 씨모스 이미지 센서의 단위화소는, 기판 상에 형성된 소자 분리막에 의하여 정의되는 액티브 영역 상에 형성된 포토 다이오드 영역(100)과, 상기 포토 다이오드 영역을 제외한 나머지 액티브 영역과 중첩되도록 형성되는 트랜스퍼 트랜지스터, 리셋 트랜지스터, 드라이브 트랜지스터, 셀렉트 트랜지스터가 형성된다.The unit pixel of the 4T-type CMOS image sensor may include a photodiode region 100 formed on an active region defined by an isolation layer formed on a substrate, and overlapping the remaining active region except for the photodiode region. Transistors, reset transistors, drive transistors, and select transistors are formed.

상기 트랜지스터들은 각각 제 1 게이트(110), 제 2 게이트(120), 제 3 게이트(130), 및 제 4 게이트(140)에 의하여 형성된다. The transistors are formed by the first gate 110, the second gate 120, the third gate 130, and the fourth gate 140, respectively.

도2는 종래의 반도체 소자의 단면을 도시한 단면도이다.2 is a cross-sectional view showing a cross section of a conventional semiconductor device.

도2와 같이, 종래의 반도체 소자는, 소자 분리막(210)에 의하여 정의되는 액티브 영역을 가지는 기판(200) 상에 형성된 LDD 영역(224)과, 소스 영역(220a) 및 드레인 영역(220b)와, 상기 소스 영역 및 드레인 영역 사이에 형성되는 채널 영역(미도시)과, 상기 채널 영역 상부에 형성되는 게이트 산화막(232) 및 게이트 패턴(234)과, 상기 게이트 산화막 및 게이트 패턴을 둘러싸도록 형성된 폴리 옥사이드(244) 및 사이드 스페이서(side spacer)(242)와, 상기 게이트 패턴과 소스 영역 및 드레인 영역 상부에 형성된 실리사이드층(252)과, 상기 실리사이드층과 사이드 스페이서 및 폴리 옥사이드 상부에 형성된 리니어 나이트라이드층(250)과, 상기 리니어 나이트라이드층 상부에 형성된 PMD층(270)과, 상기 게이트 패턴 상부의 실리사이드층을 노출시키도록 상기 리니어 나이트라이드층 및 PMD층이 선택적으로 제거된 컨택홀 영역(260)과, 상기 컨택홀 영역을 매립하여 형성된 플러그(262)를 포함하여 구성된다.As shown in FIG. 2, a conventional semiconductor device includes an LDD region 224, a source region 220a and a drain region 220b formed on a substrate 200 having an active region defined by an isolation layer 210. And a channel region (not shown) formed between the source region and the drain region, a gate oxide layer 232 and a gate pattern 234 formed on the channel region, and a poly layer formed to surround the gate oxide layer and the gate pattern. An oxide 244 and a side spacer 242, a silicide layer 252 formed on the gate pattern, the source region and the drain region, and a linear nitride formed on the silicide layer, the side spacer and the polyoxide. The linear nitride to expose the layer 250, the PMD layer 270 formed on the linear nitride layer, and the silicide layer on the gate pattern. It is configured to include a layer, and a plug (262) PMD layer is selectively removed by a contact hole region 260 and formed by filling the contact hole area.

그러나, 이와 같은 종래의 반도체 소자의 경우에는 사이드 스페이서로부터 가해지는 스트레스(stress)가 게이트 패턴에 영향을 미치는 것을 방지하기 위하여, 사이드 스페이서와 게이트 패턴 사이에 폴리 옥사이드를 형성하는 것이 필수적이었다.However, in such a conventional semiconductor device, in order to prevent the stress applied from the side spacers from affecting the gate pattern, it was necessary to form a polyoxide between the side spacers and the gate pattern.

그러나, 이와 같이 폴리 옥사이드가 형성된 경우, 액티브 영역에서 컨택(contact) 공정을 진행할 때, 도2와 같이, 미스-얼라인(miss-align)이 발생할 경우 폴리 게이트(poly gate)와 사이드 월(side wall) 사이에 있는 폴리 옥사이드(poly oxide)가 오버 에치되어 로스(loss)가 발생하여, 플러그가 오버에치된 폴리 옥사이드를 대신하여 매립함(A)으로써, 게이트 패턴과 소스 및 드레인 영역 사이에 누설 전류가 발생할 수 있다는 문제점이 있다.However, in the case where the polyoxide is formed as described above, when a contact process is performed in the active region, as shown in FIG. 2, when a mis-alignment occurs, a poly gate and a side wall are formed. The poly oxide between the walls is over etched to cause loss, so that the plug is buried in place of the over etched oxide (A) between the gate pattern and the source and drain regions. There is a problem that leakage current may occur.

따라서, 장비의 얼라인-수준 이상으로 고집적도화된 반도체 소자를 구현하기 위해서는, 상기 컨택 공정은 액티브 영역에서 허용되지 않는(forbidden) 공정이 되어 설계에 제약이 따르는 문제점이 있었다. Thus, in order to implement a highly integrated semiconductor device above the alignment level of the equipment, the contact process becomes a forbidden process in the active region, and there is a problem in that the design is restricted.

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본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 소자 분리막이 구비된 기판 상에 더미 게이트를 형성하는 단계와, 상기 더미 게이트를 감싸도록 단일 절연막 구조의 사이드 월 패턴을 형성하는 단계와, 상기 기판에 소스 영역 및 드레인 영역을 형성하는 단계와, 상기 더미 게이트를 제거하는 단계와, 상기 더미 게이트가 제거된 영역에 채널을 형성한 후 폴리 게이트를 형성하는 단계와, 상기 폴리 게이트 및 사이드 월 패턴을 덮도록 절연막을 형성하는 단계와, 상기 폴리 게이트 상부가 노출되도록 컨택홀을 형성하는 단계와, 상기 컨택홀을 매립하는 플러그를 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.According to an embodiment of the present invention, a method of manufacturing a semiconductor device includes: forming a dummy gate on a substrate having an isolation layer, forming a sidewall pattern having a single insulating layer to surround the dummy gate, and Forming a source region and a drain region in a substrate, removing the dummy gate, forming a channel in a region in which the dummy gate is removed, and then forming a poly gate, and the poly gate and sidewall patterns Forming an insulating film to cover the insulating layer, forming a contact hole to expose the upper portion of the poly gate, and forming a plug to fill the contact hole.

본 발명에 따른 반도체 소자의 제조 방법은, 미스-얼라인이 발생하더라도 폴리 옥사이드의 로스를 방지할 수 있도록 하여, 게이트와 소스 및 드레인 영역 사이의 누설 전류 발생을 방지함과 아울러 폴리 게이트 상부에서의 컨택 공정이 가능하도록 하는 효과를 제공한다.The method of manufacturing a semiconductor device according to the present invention can prevent the loss of polyoxide even if a misalignment occurs, thereby preventing the occurrence of leakage current between the gate and the source and drain regions, and It provides the effect of enabling a contact process.

다음에서 본 발명의 실시예에 따른 반도체 소자에 대하여 보다 상세히 설명하기로 한다.Next, a semiconductor device according to an embodiment of the present invention will be described in detail.

첨부된 도3은 본 발명의 실시예에 따른 반도체 소자의 단면을 나타낸 도면이다.3 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

본 발명의 실시예에 따른 반도체 소자는,A semiconductor device according to an embodiment of the present invention,

소자 분리막(15)에 의하여 정의되는 액티브 영역 상에 형성된 LDD 영역(24)과 소스 영역(20a) 및 드레인 영역(20b)과, 상기 소스 영역 및 드레인 영역 사이에 형성되는 채널 영역(26)과, 상기 채널 영역 상부에 형성되는 게이트 산화막(미도시) 및 폴리 게이트(38)와, 상기 게이트 산화막 및 폴리 게이트를 감싸도록 단일 절연막으로 형성된 사이드 월 패턴(42)과, 상기 폴리 게이트 상부와 소스 영역 및 드레인 영역 상부에 형성된 실리사이드층(64)과, 상기 실리사이드층을 포함한 기판 전면에 형성된 리니어 나이트라이드층(60)과, 상기 리니어 나이트라이드층 상부에 형성된 PMD층(70)과, 상기 폴리 게이트 상부의 실리사이드층을 노출시키도록 상기 PMD층 및 리니어 나이트라이드층이 선택적으로 제거되어 형성된 컨택홀을 매립하는 플러그(84)를 포함하여 구성되는 것을 특징으로 한다.An LDD region 24 and a source region 20a and a drain region 20b formed on the active region defined by the isolation layer 15, a channel region 26 formed between the source region and the drain region, A gate oxide layer (not shown) and a poly gate 38 formed on the channel region, a side wall pattern 42 formed of a single insulating layer to surround the gate oxide layer and the poly gate, the upper portion of the poly gate and the source region; A silicide layer 64 formed on the drain region, a linear nitride layer 60 formed on the entire surface of the substrate including the silicide layer, a PMD layer 70 formed on the linear nitride layer, and an upper portion of the poly gate And a plug 84 filling the contact hole formed by selectively removing the PMD layer and the linear nitride layer to expose the silicide layer. It is characterized by.

상기 분리막은 기판 상에 형성된 트렌치를 절연막으로 매립하여 형성될 수 있을 것이다.The separator may be formed by filling the trench formed on the substrate with an insulating film.

상기 PMD층은 예를 들면 PSG(Phospho-Silicate Glass) 등의 유전 물질이 증착되어 형성될 수 있다.The PMD layer may be formed by depositing a dielectric material such as, for example, Phospho-Silicate Glass (PSG).

상기 사이드 월 패턴은 별도의 폴리 옥사이드가 없이 단일층으로 형성된 것을 특징으로 한다.The sidewall pattern is characterized in that formed in a single layer without a separate poly oxide.

또한, 상기 플러그는 예를 들면 텅스텐과 같은 금속으로 형성하는 것이 바람직할 것이다.It may also be desirable to form the plug with a metal, for example tungsten.

다음으로 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 보다 상세히 설명하기로 한다.Next, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail.

본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 소자 분리막이 구비된 기판 상에 더미 게이트를 형성하는 단계와, 상기 더미 게이트를 감싸도록 단일 절연막 구조의 사이드 월 패턴을 형성하는 단계와, 상기 기판에 소스 영역 및 드레인 영역을 형성하는 단계와, 상기 더미 게이트를 제거하는 단계와, 상기 더미 게이트가 제거된 영역에 채널을 형성한 후 폴리 게이트를 형성하는 단계와, 상기 폴리 게이트 및 사이드 월 패턴을 덮도록 절연막을 형성하는 단계와, 상기 폴리 게이트 상부가 노출되도록 컨택홀을 형성하는 단계와, 상기 컨택홀을 매립하는 플러그를 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.According to an embodiment of the present invention, a method of manufacturing a semiconductor device includes: forming a dummy gate on a substrate having an isolation layer, forming a sidewall pattern having a single insulating layer to surround the dummy gate, and Forming a source region and a drain region in a substrate, removing the dummy gate, forming a channel in a region in which the dummy gate is removed, and then forming a poly gate, and the poly gate and sidewall patterns Forming an insulating film to cover the insulating layer, forming a contact hole to expose the upper portion of the poly gate, and forming a plug to fill the contact hole.

첨부된 도4a 내지 도4g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.4A through 4G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

먼저, 도4a와 같이, 기판(10) 상에 STI(Swallow Trench Isolation)방법을 통해 소자 분리막(15)을 형성하여 액티브 영역(Active Region)을 정의하고, 상기 액티브 영역에 더미 게이트(dummy gate)(34a)와 더미 게이트 옥사이드(dummy gate oxide)(32a)를 형성한다.First, as shown in FIG. 4A, an isolation region 15 is formed on a substrate 10 by using a trench trench isolation (STI) method to define an active region, and a dummy gate is formed in the active region. 34a and a dummy gate oxide 32a are formed.

상기 더미 게이트(34a) 및 더미 게이트 옥사이드(32a)는 액티브 영역 상에 옥사이드를 성장시킨 후 상기 옥사이드 상에 폴리 실리콘을 증착하고, 상기 폴리 실리콘 및 옥사이드를 패터닝하여 형성하는 것이 가능할 것이다.The dummy gate 34a and the dummy gate oxide 32a may be formed by growing an oxide on an active region, depositing polysilicon on the oxide, and patterning the polysilicon and the oxide.

이어서, 상기 기판 상에 저농도의 이온 주입 공정을 통하여 LDD(Lightly Doped Drain)영역(24)을 형성하고, 상기 더미 게이트 및 더미 게이트 옥사이드를 둘러싸도록 사이드 월 패턴(Side Wall Pattern)(42)을 형성한다.Subsequently, a lightly doped drain (LDD) region 24 is formed on the substrate through a low concentration ion implantation process, and a side wall pattern 42 is formed to surround the dummy gate and the dummy gate oxide. do.

이 때, 상기 사이드 월 패턴(42)은 단일 절연막으로 형성한다.In this case, the side wall pattern 42 is formed of a single insulating film.

이어서, 이온 주입 공정을 통하여 기판 상에 소스 영역(20a) 및 드레인 영역(20b)을 형성한다.Subsequently, the source region 20a and the drain region 20b are formed on the substrate through an ion implantation process.

다음으로, 도4b와 같이, 상기 기판 상에 더미 PMD(Pre Metal Dielectric)층(50)을 형성한다. 상기 더미 PMD층은 상기 사이드 월 패턴과 동일한 높이를 가지도록 형성하는 것이 바람직하다.Next, as shown in FIG. 4B, a dummy PMD (Pre Metal Dielectric) layer 50 is formed on the substrate. The dummy PMD layer may be formed to have the same height as the sidewall pattern.

이어서, 식각 공정을 통해서 상기 더미 게이트 및 더미 게이트 옥사이드를 선택적으로 제거한다.Subsequently, the dummy gate and the dummy gate oxide are selectively removed through an etching process.

다음으로, 도4c와 같이, 더미 게이트 및 더미 게이트 옥사이드를 제거하고 노출된 영역에 채널(36)을 형성한다.Next, as shown in FIG. 4C, the dummy gate and the dummy gate oxide are removed and the channel 36 is formed in the exposed region.

상기 채널(36)은 플라즈마 산화 공정을 통하여 형성하는 것이 가능할 것이다.The channel 36 may be formed through a plasma oxidation process.

다음으로, 도4d와 같이, 상기 더미 게이트 및 더미 게이트 옥사이드를 제거한 영역에 폴리 게이트(38)를 형성한다. Next, as shown in FIG. 4D, the poly gate 38 is formed in a region from which the dummy gate and the dummy gate oxide are removed.

상기 폴리 게이트(38)는 폴리 실리콘을 이용하여 다마신 공정으로 형성할 수 있을 것이다.The poly gate 38 may be formed by a damascene process using polysilicon.

또한, 도시하지는 않았지만, 상기 폴리 게이트를 하부에는 게이트 절연막을 형성할 수 있다.Although not shown, a gate insulating film may be formed under the poly gate.

다음으로, 도4e와 같이, 더미 PMD층을 선택적으로 제거하고, 상기 폴리 게이트 상부와, 소스 영역 및 드레인 영역 상부에 실리사이드층(64)을 형성한다.Next, as shown in FIG. 4E, the dummy PMD layer is selectively removed, and the silicide layer 64 is formed on the poly gate and on the source region and the drain region.

상기 실리사이드층은 폴리 게이트의 확산을 방지함과 아울러 컨택 저항을 감소시키는 역할을 한다.The silicide layer serves to prevent diffusion of the poly gate and to reduce contact resistance.

이어서, 상기 실리사이드층 및 사이드 월 패턴을 모두 덮도록 리니어 나이트라이드(linear nitride)층(60)을 형성한다.Subsequently, a linear nitride layer 60 is formed to cover both the silicide layer and the side wall pattern.

다음으로, 도4f와 같이, 상기 리니어 나이트라이드층을 포함한 기판 전면에 PMD층(70)을 형성하고, 상기 PMD층 상부에 컨택 패턴(contact pattern)(80)을 형성한다.Next, as shown in FIG. 4F, a PMD layer 70 is formed on the entire surface of the substrate including the linear nitride layer, and a contact pattern 80 is formed on the PMD layer.

상기 컨택 패턴은 포토레지스트를 도포한 후, 선택적으로 노광하여 노광된 부분을 제거함으로써 컨택홀 영역(82)을 정의하도록 형성한다.The contact pattern is formed to define the contact hole region 82 by applying a photoresist and then selectively exposing and removing the exposed portion.

다음으로, 도4g와 같이, 상기 폴리 게이트(38) 상부의 실리사이드층이 노출되도록 컨택 패턴의 컨택홀 영역을 통해 PMD층과 리니어 나이트라이드층을 선택적으로 제거하여 컨택홀을 형성하고, 상기 컨택홀을 금속 등으로 매립하여 플러그(84)를 형성한다.Next, as shown in FIG. 4G, the PMD layer and the linear nitride layer are selectively removed through the contact hole region of the contact pattern to expose the silicide layer on the poly gate 38, thereby forming the contact hole. Is embedded with metal or the like to form the plug 84.

상기 플러그 역시 다마신 공정 등을 통해서 형성하는 것이 가능할 것이다.The plug may also be formed through a damascene process or the like.

본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 도4g와 같이, 상기 컨택홀을 형성할 때 폴리 게이트와 약간의 미스-얼라인이 발생하더라도, In the method of manufacturing a semiconductor device according to an embodiment of the present invention, as shown in FIG. 4G, even when a slight misalignment occurs with the poly gate when the contact hole is formed,

사이드 월 패턴이 단일 절연막으로 형성되어 있어서 사이드 월 패턴이 오버 에치되지 않기 때문에, 플러그와 소스 영역 및 드레인 영역 사이에 누설 전류가 발생하는 것을 방지할 수 있는 효과를 가진다.Since the side wall pattern is formed of a single insulating film so that the side wall pattern is not overetched, it has an effect of preventing leakage current from occurring between the plug, the source region, and the drain region.

이와 같이, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 더미 게이트를 형성한 후 단일 절연막 구조의 사이드 월 패턴을 형성하고, 상기 더미 게이트를 제거한 후 폴리 게이트를 형성하기 때문에,As described above, in the method of manufacturing the semiconductor device according to the embodiment of the present invention, since the sidewall pattern of the single insulating film structure is formed after the dummy gate is formed, and the polygate is formed after the dummy gate is removed,

종래의 반도체 소자의 제조 방법에 있어서, 사이드 월 패턴에 의한 스트레스를 완화시키기 위하여 형성된 폴리 옥사이드를 생략할 수 있어서,In the conventional method of manufacturing a semiconductor device, it is possible to omit the polyoxide formed in order to alleviate the stress caused by the sidewall pattern,

컨택홀 형성시 폴리 옥사이드가 오버 에치(over etch)되어 소스 영역과의 브릿지(bridge)가 발생하는 문제를 방지할 수 있는 효과를 제공한다.When the contact hole is formed, the poly oxide is over etched to provide an effect of preventing a bridge from being generated with the source region.

또한, 종래에 게이트 패턴을 형성한 후 사이드 스페이서를 형성할 때 스트레스가 가해졌지만, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 이미 사이드 월 패턴이 형성된 후에 폴리 게이트가 형성되기 때문에, 폴리 게이트에 스트레스가 가해지지 않는다.In addition, although a stress is applied when the side spacers are formed after the gate pattern is formed in the related art, since the poly gate is formed after the side wall pattern is formed in the semiconductor device manufacturing method according to the embodiment of the present invention, the poly gate No stress on the

한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.On the other hand, the present invention described above is not limited to the above-described embodiment and the accompanying drawings, it is possible that various substitutions, modifications and changes within the scope without departing from the technical spirit of the present invention. It will be apparent to those skilled in the art.

도1은 종래의 씨모스 이미지 센서 가운데 4T형 단위화소를 나타낸 평면도.1 is a plan view showing a 4T type unit pixel of a conventional CMOS image sensor.

도2는 종래의 반도체 소자의 단면도.2 is a cross-sectional view of a conventional semiconductor device.

도3은 본 발명의 실시예에 따른 반도체 소자의 단면도.3 is a cross-sectional view of a semiconductor device in accordance with an embodiment of the present invention.

도4는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도.4 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

Claims (6)

삭제delete 삭제delete 소자 분리막이 구비된 기판 상에 더미 게이트를 형성하는 단계;Forming a dummy gate on a substrate having an isolation layer; 상기 더미 게이트를 감싸도록 단일 절연막 구조의 사이드 월 패턴을 형성하 는 단계;Forming a sidewall pattern of a single insulating layer structure to surround the dummy gate; 상기 기판에 소스 영역 및 드레인 영역을 형성하는 단계;Forming a source region and a drain region on the substrate; 상기 소스 영역 및 드레인 영역을 포함한 기판 상부에 더미 PMD층을 형성하는 단계;Forming a dummy PMD layer on the substrate including the source region and the drain region; 상기 더미 게이트를 제거하고, 상기 더미 게이트가 제거된 영역에 채널을 형성한 후 게이트 산화막 및 폴리 게이트를 형성하는 단계;Removing the dummy gate, forming a channel in a region where the dummy gate is removed, and forming a gate oxide film and a poly gate; 상기 더미 PMD층을 선택적으로 제거하는 단계;Selectively removing the dummy PMD layer; 상기 폴리 게이트 및 사이드 월 패턴을 덮도록 절연막을 형성하는 단계와, 상기 절연막을 선택적으로 제거하여 폴리 게이트 상부가 노출되도록 컨택홀을 형성하는 단계;Forming an insulating film to cover the poly gate and sidewall patterns, and selectively removing the insulating film to form a contact hole to expose the upper portion of the poly gate; 상기 컨택홀을 매립하는 플러그를 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a plug to fill the contact hole. 제 3 항에 있어서,The method of claim 3, wherein 상기 더미 PMD층을 제거하는 단계 이후에, 폴리 게이트 상부와 소스 영역 및 드레인 영역 상부에 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.After removing the dummy PMD layer, forming a silicide layer over the poly gate and over the source region and the drain region. 제 3 항에 있어서,The method of claim 3, wherein 상기 절연막을 형성하는 단계는, 상기 폴리 게이트 및 사이드 월 패턴을 덮 도록 형성된 리니어 나이트라이드층과 PMD층을 차례로 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The forming of the insulating layer may include forming a linear nitride layer and a PMD layer, which are formed to cover the poly gate and the side wall pattern, in order. 제 3 항에 있어서,The method of claim 3, wherein 상기 컨택홀을 형성하는 단계는, 상기 PMD층 상부에 컨택홀 영역을 정의하도록 포토레지스트로 형성된 컨택 패턴을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The forming of the contact hole may include forming the contact hole using a contact pattern formed of photoresist to define a contact hole region on the PMD layer.
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