KR100642649B1 - Semiconductor device applying well bias and method offabricating the same - Google Patents

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Abstract

A semiconductor device and a manufacturing method thereof are provided to apply a well bias voltage to a transistor effectively without the increase of a chip size by shortening a predetermined path from a well pick-up region to a channel of the transistor using a first contact plug. A semiconductor device includes a substrate(102) with a first conductive type well(104), a first trench(108t1) in the substrate, a well pick-up region, an interlayer dielectric, and a first contact plug. The well pick-up region(128) encloses the first trench in the first conductive type well in order to apply a bias voltage to the first conductive type well. The interlayer dielectric(123) is formed on the substrate including the well pick-up region. The first contact plug(130) is filled in the first trench through the interlayer dielectric in order to be connected with the well pick-up region.

Description

웰 바이어스 전압을 인가할 수 있는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE APPLYING WELL BIAS AND METHOD OFFABRICATING THE SAME} A semiconductor device capable of applying a well bias voltage and a method of manufacturing the same {SEMICONDUCTOR DEVICE APPLYING WELL BIAS AND METHOD OFFABRICATING THE SAME}

도 1은 종래 기술에 따른 웰 바이어스 전압을 인가하기 위하여 웰 픽업 영역을 갖는 NMOS트랜지스터를 나타내는 단면도. 1 is a cross-sectional view showing an NMOS transistor having a well pickup region for applying a well bias voltage according to the prior art.

도 2는 본 발명에 따른 웰 바이어스 전압을 인가할 수 있는 반도체소자의 단면도.2 is a cross-sectional view of a semiconductor device capable of applying a well bias voltage according to the present invention.

도 3a 내지 도 3e는 본 발명에 따른 웰 바이어스 전압을 인가할 수 있는 반도체 소자의 제조방법을 나타낸 공정별 단면도.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device capable of applying a well bias voltage according to the present invention.

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 웰 바이어스 전압을 인가할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device capable of applying a well bias voltage and a method of manufacturing the same.

트랜지스터의 게이트는 서로 묶여 인버터의 입력(input)단이 되며, NMOS와 PMOS 트랜지스터의 드레인은 인버터의 출력단이 된다. 통상 NMOS 트랜지스터는 p웰(well) 내에 형성되며 PMOS 트랜지스터는 n웰내에 형성된다. 일반적으로 n웰에는 전원전압인 VDD를 인가하며, p웰에는 접지전원 Vss인 웰 바이어스 전압을 인가한 다. 상기 p웰과 상기 n웰에 인가되는 웰 바이어스 전압은 문턱전압(threshold voltge, Vth)을 개선시키며, 각 트랜지스터의 전기적 특성을 안정화하는데 도움을 준다.The gates of the transistors are tied together to be the input terminals of the inverter, and the drains of the NMOS and PMOS transistors are the output terminals of the inverter. Typically NMOS transistors are formed in p wells and PMOS transistors are formed in n wells. In general, the n well is applied with the power supply voltage VDD, and the p well is applied with the well bias voltage of the ground power supply Vss. A well bias voltage applied to the p well and the n well improves a threshold voltge (Vth) and helps stabilize electrical characteristics of each transistor.

도 1은 종래기술에 따른 웰 바이어스 전압을 인가하기 위하여 웰 픽업 영역을 갖는 트랜지스터를 나타내는 단면도이다. 1 is a cross-sectional view illustrating a transistor having a well pickup region for applying a well bias voltage according to the related art.

도 1에 도시된 바와 같이, 반도체 기판(2)에는 제 1도전형의 웰(4) 및 활성영역을 정의하는 소자분리막(8)이 각각 배치되어 있다. 상기 소자분리막(8) 사이의 활성영역에는 트랜지스터가 배치된다. 상기 트랜지스터는 NMOS트랜지스터일 수도 있고 또는 PMOS트랜지스터일 수도 있다. 상기 트랜지스터는 게이트 절연막(10), 게이트 전극 패턴(17), 절연 스페이서(18) 및 저농도 도핑 불순물 영역(14) 및 고농도 도핑 불순물 영역(20)으로 구성된 소오스 및 드레인 영역(22)을 포함한다. 상기 게이트 전극 패턴(17)은 다결정실리콘막(12), 금속 실리사이드막(14) 및 하드마스크막(16)의 3중 적층 구조를 가진다. 상기 소오스 및 드레인 영역(22)은 기판에 형성된 웰(4) 내에 위치하며, 웰(4)은 웰 바이어스 전압을 인가하기 위한 웰 픽업 영역(24)과 연결되어 있다. 트랜지스터의 드레인 영역에는 드레인 전압 Vds가 인가되고, 게이트 전극 패턴에는 게이트 전압 Vgs가 인가되며, 소오스 영역 및 웰 픽업 영역에는 접지전원 Vss이 인가된다. As shown in FIG. 1, the semiconductor substrate 2 is provided with a well 4 of the first conductivity type and an element isolation film 8 defining an active region. A transistor is disposed in an active region between the device isolation layers 8. The transistor may be an NMOS transistor or a PMOS transistor. The transistor includes a gate insulating layer 10, a gate electrode pattern 17, an insulating spacer 18, and a source and drain region 22 including a low concentration doped impurity region 14 and a high concentration doped impurity region 20. The gate electrode pattern 17 has a triple stacked structure of a polysilicon layer 12, a metal silicide layer 14, and a hard mask layer 16. The source and drain regions 22 are located in the wells 4 formed in the substrate, and the wells 4 are connected to the well pick-up regions 24 for applying a well bias voltage. A drain voltage Vds is applied to the drain region of the transistor, a gate voltage Vgs is applied to the gate electrode pattern, and a ground power supply Vss is applied to the source region and the well pickup region.

그러나, 종래 기술에서는 트랜지스터 동작에 있어서 중요한 역할을 하는 웰 픽업 영역의 경우, 실제 디바이스에서 많은 면적을 차지해야 함에도 불구하고, 이후의 공정에서 형성되는 콘택 플러그에 의해 한정되어 충분하게 면적을 확보하지 못하는 실정이다. 즉, 웰 픽업 영역의 면적을 크게 하면 전체적으로 칩의 면적이 커지게 되므로 웰 픽업 영역의 면적을 확장하는데에는 어려움이 따르는 문제점이 있다. However, in the prior art, the well pick-up region, which plays an important role in transistor operation, is required to occupy a large area in the actual device, but is limited by a contact plug formed in a later process, thereby failing to sufficiently secure the area. It is true. In other words, if the area of the well pick-up area is increased, the area of the chip is increased. Therefore, there is a problem in that it is difficult to expand the area of the well pick-up area.

한편, 트랜지스터와 웰 픽업 영역 간의 거리가 멀 경우, 저항이 증가하여 트랜지스터 동작 시 문턱전압, 온 커런트 타겟(on current target) 등을 맞추지 못하는 문제점도 있다. On the other hand, when the distance between the transistor and the well pick-up region is far, there is a problem that the resistance is increased to match the threshold voltage, on current target, etc. during the operation of the transistor.

본 발명은 상기와 같은 문제점들을 해결하기 위하여 안출된 것으로, 칩 면적의 증가없이 웰 픽업 영역의 면적을 증가시켜 웰 바이어스 전압을 효과적으로 인가하여 전기적 특성을 개선할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 목적이 있다.The present invention has been made to solve the above problems, and provides a semiconductor device and a method of manufacturing the same that can improve the electrical characteristics by increasing the area of the well pickup region without increasing the chip area to effectively apply the well bias voltage. The purpose is to.

본 발명의 다른 목적은 웰 픽업 영역에서 트랜지스터의 채널까지의 경로를 단축하여 전기적 특성을 개선할 수 있는 반도체 소자 및 그 제조방법을 제공하려는 것이다. Another object of the present invention is to provide a semiconductor device capable of shortening a path from a well pickup region to a channel of a transistor and improving electrical characteristics thereof, and a method of manufacturing the same.

상기 목적들을 달성하고자, 본 발명의 일 양태에 따르면, 웰 바이어스 전압을 인가할 수 있는 반도체 소자가 제공된다. 상기 반도체 소자는 제 1도전형의 웰을 가진 기판을 포함한다. 상기 기판 내에는 제 1트렌치가 배치된다. 상기 웰 내에서 제 1트렌치를 감싸며, 상기 웰과 동일 도전형의 불순물로 도핑되어 상기 웰에 웰 바이어스 전압을 인가하기 위한 웰 픽업 영역이 배치된다. 상기 웰 픽업 영역을 포함한 기판 위에 층간절연막이 배치된다. 상기 층간절연막을 관통하여 상기 제 1트렌치를 매립시켜 상기 웰 픽업 영역과 연결되는 제 1콘택플러그가 배치된다. In order to achieve the above objects, according to one aspect of the present invention, a semiconductor device capable of applying a well bias voltage is provided. The semiconductor device includes a substrate having a well of a first conductivity type. The first trench is disposed in the substrate. A well pick-up region is formed in the well to cover the first trench and is doped with impurities of the same conductivity type as the well to apply a well bias voltage to the well. An interlayer insulating film is disposed on the substrate including the well pickup region. A first contact plug is formed through the interlayer insulating layer to fill the first trench and connect with the well pickup region.

상기 제 1도전형 웰은 N웰 및 P웰 중 어느 하나인 것이 바람직하다. The first conductive well is preferably one of an N well and a P well.

상기 반도체 소자는 상기 기판 내에 상기 제 1트렌치와 일정 거리 이격되도록 형성된 제 2트렌치; 상기 제 2트렌치 내에 형성된 게이트 산화막; 상기 게이트 산화막에 의해 둘러싸여진 상기 제 2트렌치를 채우는 게이트전극 패턴; 상기 게이트전극 패턴의 양측 기판에 배치된 상기 웰과 다른 도전형의 소오스 및 드레인 영역;및 상기 층간절연막을 관통하되, 상기 게이트전극 패턴과 연결되는 제 2콘택 플러그를 더 포함한다. The semiconductor device may further include: a second trench formed in the substrate to be spaced apart from the first trench by a predetermined distance; A gate oxide film formed in the second trench; A gate electrode pattern filling the second trench surrounded by the gate oxide film; A source and drain region of a conductivity type different from that of the wells disposed on both substrates of the gate electrode pattern; and a second contact plug penetrating the interlayer insulating layer and connected to the gate electrode pattern.

상기 제 2트렌치는 상기 제 1트렌치와 동시에 패터닝된 것이 바람직하다. Preferably, the second trench is patterned at the same time as the first trench.

상기 제 1콘택 플러그는 텅스텐인 것이 바람직하다. Preferably, the first contact plug is tungsten.

상기 목적들을 달성하고 위한 본 발명의 다른 양태에 따르면, 웰 바이어스 전압을 인가할 수 있는 반도체 소자의 제조방법이 제공된다. 상기 반도체 소자의 제조방법은 제 1도전형의 웰을 가진 기판을 제공한다. 상기 기판 내에 제 1트렌치를 형성한다. 상기 제 1트렌치를 포함한 기판 위에 상기 제 1트렌치를 노출시키는 층간절연막을 형성한다. 상기 층간절연막에 의해 노출된 기판 전면에 상기 웰과 동일 도전형의 불순물을 도핑하여 상기 제 1트렌치를 감싸는 웰 픽업 영역을 형성한다. 상기 층간절연막을 관통하여 상기 제 1트렌치를 매립시켜 상기 웰 픽업 영역과 연결되는 제 1콘택 플러그를 형성한다. According to another aspect of the present invention for achieving the above objects, a method for manufacturing a semiconductor device capable of applying a well bias voltage is provided. The semiconductor device manufacturing method provides a substrate having a well of a first conductivity type. A first trench is formed in the substrate. An interlayer insulating film exposing the first trench is formed on the substrate including the first trench. A well pick-up region surrounding the first trench is formed by doping impurities of the same conductivity type as that of the well on the entire surface of the substrate exposed by the interlayer insulating layer. A first contact plug connected to the well pickup region is formed by filling the first trench through the interlayer insulating layer.

상기 제 1도전형 웰은 N형 및 P형 중 어느 하나로 형성하는 것이 바람직하 다. The first conductive well may be formed of any one of an N type and a P type.

상기 반도체 소자의 제조방법은 기판 내에 상기 제 1트렌치와 일정 거리 이격되도록 제 2트렌치를 형성하고, 상기 제 2트렌치 내에 게이트 산화막을 형성하고, 상기 게이트 산화막에 의해 둘러싸여진 상기 제 2트렌치를 채우는 게이트전극 패턴을 형성하고, 상기 게이트전극 패턴의 양측 기판에 상기 웰과 다른 도전형의 불순물을 주입하여 소오스 및 드레인 영역을 형성하고, 상기 층간절연막을 관통하여 상기 게이트전극 패턴과 연결되는 제 2콘택 플러그를 형성하는 것을 더 포함한다. In the method of manufacturing the semiconductor device, a second trench is formed in the substrate to be spaced apart from the first trench by a predetermined distance, a gate oxide film is formed in the second trench, and a gate filling the second trench surrounded by the gate oxide film is formed. A second contact plug which forms an electrode pattern, injects impurities of a conductivity type different from the well into the substrates on both sides of the gate electrode pattern, forms a source and a drain region, and is connected to the gate electrode pattern through the interlayer insulating layer; It further comprises forming.

상기 제 2트렌치는 상기 제 1트렌치와 동시에 패터닝하는 것이 바람직하다. The second trench is preferably patterned at the same time as the first trench.

상기 제 1콘택 플러그는 텅스텐으로 형성하는 것이 바람직하다. Preferably, the first contact plug is formed of tungsten.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 웰 바이어스 전압을 인가할 수 있는 반도체 소자의 단면도이다. 도면부호 'A'에서는 통상의 방법에 의하여 게이트전극 패턴과 연결되는 제 2콘택 플러그가 형성되는 영역이고, 도면부호 'B'에서는 본 발명에 의하여 불순물 영역(소오스 또는 드레인 영역) 및 웰과 연결되는 제 1콘택 플러그가 형성되는 영역이다. 'B' 영역에서는 웰에 웰 바이어스 전압을 인가할 수 있다.2 is a cross-sectional view of a semiconductor device capable of applying a well bias voltage according to the present invention. Reference numeral 'A' denotes a region in which a second contact plug connected to the gate electrode pattern is formed by a conventional method, and reference numeral 'B' denotes an impurity region (source or drain region) and well connected by the present invention. This is the region where the first contact plug is formed. In the 'B' region, a well bias voltage may be applied to the well.

도 2를 참고로 하여 본 발명에 따른 웰 바이어스 전압을 인가할 수 있는 반도체 소자 구조를 설명하기로 한다. A semiconductor device structure capable of applying a well bias voltage according to the present invention will be described with reference to FIG. 2.

도 2에 도시된 바와 같이, 반도체기판(102)에 제 1도전형의 웰(104) 및 활성영역을 정의하는 소자분리막(106)이 각각 제공된다. 상기 제 1도전형 웰(104)은 N웰 및 P웰 중 어느 하나인 것이 바람직하다. 상기 B영역의 활성영역에는 웰 픽업 영역을 형성하기 위한 제 1트렌치(108t1)가 형성된다. 상기 A영역의 활성영역에는 상기 활성영역을 가로지르는 채널 트렌치인 제 2트렌치(108t2)가 형성된다. As shown in FIG. 2, the semiconductor substrate 102 is provided with a well isolation 104 and a device isolation film 106 defining an active region, respectively. The first conductive well 104 may be any one of an N well and a P well. A first trench 108t1 is formed in the active region of the region B to form a well pickup region. A second trench 108t2, which is a channel trench that crosses the active region, is formed in the active region of the A region.

상기 제 1트렌치(108t1)의 측면 및 바닥면에는 상기 웰(104)과 동일 도전형의 불순물로 도핑되어 상기 웰(104)에 바이어스 전압을 인가하기 위한 웰 픽업 영역(128)이 배치된다. 상기 웰 픽업 영역(128)은 상기 제 1트렌치(108t1)를 감싸는 구조를 가진다. A well pick-up region 128 is disposed on side and bottom surfaces of the first trench 108t1 to be doped with impurities of the same conductivity type as the well 104 to apply a bias voltage to the well 104. The well pickup region 128 may have a structure surrounding the first trench 108t1.

상기 제 2트렌치(108t2)의 내벽은 게이트 산화막(110)으로 덮여진다. 상기 게이트 산화막(110) 상에 제 2트렌치(108t)를 채우는 게이트전극 패턴(118a)이 제공된다. 상기 게이트전극 패턴(118a)은 다결정실리콘막, 금속 실리사이드막 및 하드마스크막의 3중 적층 구조를 가진다. 상기 게이트전극 패턴(118a)의 양측벽에는 절연 스페이서(119)가 배치된다. 상기 절연 스페이서(119)를 포함한 게이트전극 패턴(118a)의 양측 하부 기판에는 저농도 도핑 불순물 영역(120) 및 고농도 도핑 불순물 영역(121)으로 구성된 소오스 및 드레인 영역(122)이 배치된다. The inner wall of the second trench 108t2 is covered with the gate oxide layer 110. A gate electrode pattern 118a filling the second trench 108t is provided on the gate oxide layer 110. The gate electrode pattern 118a has a triple stacked structure of a polysilicon film, a metal silicide film, and a hard mask film. Insulating spacers 119 are disposed on both sidewalls of the gate electrode pattern 118a. Source and drain regions 122 including a lightly doped impurity region 120 and a heavily doped impurity region 121 are disposed on both lower substrates of the gate electrode pattern 118a including the insulating spacer 119.

상기 웰 픽업 영역(128) 및 소오스 및 드레인 영역(122)을 포함한 기판 위에 상기 제 1트렌치(108t1)를 노출시키는 제 1개구부(124) 및 제 2트렌치(126)를 노출시키는 제 2개구부(126)를 가진 층간절연막(122)이 제공된다. 상기 제 1개구부(124) 및 상기 제 1트렌치(108t1)를 매립시키는 제 1콘택 플러그(130)가 배치된다. 상기 제 2개구부(126)를 매립시키는 제 2콘택 플러그(132)가 배치된다. A second opening 126 exposing the first trench 108t1 and a second trench 126 exposing the first trench 108t1 on the substrate including the well pick-up region 128 and the source and drain regions 122. An interlayer insulating film 122 is provided. The first contact plug 130 filling the first opening 124 and the first trench 108t1 is disposed. A second contact plug 132 is disposed to fill the second opening 126.

이하, 도 3a 및 도 3e를 참조하여 상술한 웰 바이어스 전압을 인가할 수 있는 반도체 소자를 제조하는 과정에 대해 설명한다.Hereinafter, a process of manufacturing a semiconductor device capable of applying the well bias voltage described above with reference to FIGS. 3A and 3E will be described.

도 3a 내지 도 3e는 본 발명에 따른 웰 바이어스 전압을 인가할 수 있는 반도체 소자의 제조방법을 나타낸 공정별 단면도이다. 앞서 설명한 바와 같이, 도 3a 내지 도 3d에 있어서, 도면부호 'A'에서는 통상의 방법에 의하여 게이트전극 패턴과 연결되는 제 2콘택 플러그가 형성되는 영역이고, 도면부호 'B'에서는 본 발명에 의하여 불순물 영역(소오스 또는 드레인 영역) 및 웰과 연결되는 제 1콘택 플러그가 형성되는 영역이다. 3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device capable of applying a well bias voltage according to the present invention. As described above, in FIGS. 3A to 3D, reference numeral 'A' denotes an area in which a second contact plug connected to the gate electrode pattern is formed by a conventional method, and reference numeral 'B' corresponds to the present invention. An impurity region (a source or drain region) and a first contact plug connected to the well are formed.

도 3a에 도시된 바와 같이, 제 1도전형의 웰(104) 및 활성영역을 정의하는 소자분리막(106)이 배치된 반도체기판(102)을 제공한다. 상기 제 1도전형 웰은 N웰 및 P웰 중 어느 하나인 것이 바람직하다. 상기 소자분리막(106)은 공지의 STI(Shallow Trench Isolation)공정을 적용하여 형성한다. As shown in FIG. 3A, a semiconductor substrate 102 in which a well 104 of the first conductivity type and an isolation layer 106 defining an active region are disposed is provided. The first conductive well is preferably one of an N well and a P well. The device isolation layer 106 is formed by applying a known shallow trench isolation (STI) process.

도 3b에 도시된 바와 같이, 상기 기판(102)에 각각의 제 1트렌치(108t1) 및 제 2트렌치(108t2)를 형성한다. 상기 제 1트렌치(108t1)는 웰 픽업 영역을 형성하기 위한 것으로서, B영역에 형성한다. 상기 제 2트렌치(108t2)는 채널 트렌치에 해당하는 것으로서, A영역에 형성한다. 상기 제 1및 제 2트렌치(108t1)(108t2)들은 기판 표면으로부터 3000~3500Å 두께로 형성한다. 상기 제 1및 제 2트렌치(108t1)(108t2)를 포함한 기판 전면에 게이트 산화막(110)을 형성한다. 상기 게이트 산화막(110)은 열산화 방법을 이용할 수 있다. 상기 게이트 산화막(110)을 포함 한 기판 위에 게이트 형성용 막(11)을 형성한다. 상기 게이트 형성용 막(118)은 다결정실리콘막(112), 금속 실리사이드막(114) 및 실리콘 질화막(116)을 차례로 적층하여 형성한다.As shown in FIG. 3B, each of the first trenches 108t1 and the second trenches 108t2 is formed in the substrate 102. The first trench 108t1 is to form a well pickup region and is formed in the region B. FIG. The second trench 108t2 corresponds to the channel trench and is formed in the A region. The first and second trenches 108t1 and 108t2 are formed to have a thickness of 3000 to 3500 Å from the substrate surface. A gate oxide layer 110 is formed on the entire surface of the substrate including the first and second trenches 108t1 and 108t2. The gate oxide film 110 may use a thermal oxidation method. A gate forming film 11 is formed on the substrate including the gate oxide film 110. The gate forming film 118 is formed by sequentially stacking a polysilicon film 112, a metal silicide film 114, and a silicon nitride film 116.

도 3c에 도시된 바와 같이, 상기 게이트 형성용 막을 선택적으로 건식 식각하여 A영역의 제 2트렌치(108t2) 내에 게이트전극 패턴(118a)을 형성한다. 이때, 상기 식각 공정을 통해 B영역의 제 2트렌치(108t) 내에 적층된 게이트 산화막 및 게이트 형성용 막은 모두 제거된다. 상기 웰(104)과 다른 도전형의 불순물을 저농도로 도핑하여 게이트전극 패턴(118a) 하부의 기판에 저농도 도핑 불순물 영역(120)을 형성한다. 이어, 상기 게이트전극 패턴 (118a)의 양측벽에 절연 스페이서(119)를 형성한다. 상기 게이트전극 패턴(118a) 및 절연 스페이서(119)를 마스크로 상기 웰(104)과 다른 제 2도전형의 고농도 불순물을 도핑하여 고농도 도핑 불순물 영역(121)을 형성한다. 상기 저농도 도핑 불순물 영역(120) 및 고농도 도핑 불순물 영역(121)은 트랜지스터의 소오스 및 드레인 영역(122)에 해당된다. 이때, 상기 저농도 도핑 불순물 영역(120) 및 고농도 도핑 불순물 영역(121) 형성 공정은 B영역을 덮은 상태에서 A영역에만 선택적으로 진행한다.As illustrated in FIG. 3C, the gate forming film is selectively dry-etched to form the gate electrode pattern 118a in the second trench 108t2 of the A region. In this case, the gate oxide film and the gate forming film stacked in the second trench 108t of the region B are removed through the etching process. Low concentration doped impurity regions other than the well 104 may be formed to form a low concentration doped impurity region 120 in the substrate under the gate electrode pattern 118a. Next, insulating spacers 119 are formed on both sidewalls of the gate electrode pattern 118a. The high concentration doped impurity region 121 is formed by doping a high concentration impurity of a second conductivity type different from the well 104 with the gate electrode pattern 118a and the insulating spacer 119 as a mask. The lightly doped impurity region 120 and the heavily doped impurity region 121 correspond to the source and drain regions 122 of the transistor. In this case, the process of forming the low concentration doped impurity region 120 and the high concentration doped impurity region 121 selectively proceeds only to the A region while covering the B region.

도 3d에 도시된 바와 같이, 상기 소오스 및 드레인영영(122)을 포함한 기판 전면에 층간절연막(123)을 형성한다. 통상의 사진식각 공정을 이용하여 상기 층간절연막(123)을 패터닝하여 상기 제 1트렌치(108t1)를 노출시키는 제 1개구부(124) 를 형성하는 동시에 상기 게이트전극 패턴(118a)를 노출시키는 제 2개구부(126)를 각각 형성한다. 상기 제 1개구부(124)는 상기 제 1트렌치(108t1) 및 상기 제 1트렌 치(108t1) 주변의 기판 표면을 일부 노출하도록 형성한다. 즉, 도면에 도시된 바와 같이 B영역의 상기 제 1개구부(124)의 폭은 상기 A영역의 제 2개구부(126)들과 비교하여 상대적으로 크게 제작한다. As shown in FIG. 3D, an interlayer insulating film 123 is formed on the entire surface of the substrate including the source and drain regions 122. A second opening for exposing the gate electrode pattern 118a while forming a first opening 124 exposing the first trench 108t1 by patterning the interlayer insulating film 123 using a conventional photolithography process. 126 are formed respectively. The first opening 124 is formed to partially expose the first trench 108t1 and the substrate surface around the first trench 108t1. That is, as shown in the drawing, the width of the first opening 124 of the region B is relatively large compared to the second openings 126 of the A region.

상기 제 1및 제 2개구부(124,126)들을 포함한 기판 전면에 A영역은 덮고 B영역은 노출하는 감광막패턴(140)을 형성한다. 상기 감광막패턴(140)을 마스크로 상기 기판 전면에 상기 웰(104)과 동일한 제 1도전형의 불순물을 고농도 도핑 처리(152)하여 B영역의 상기 제 1트렌치(108t1)의 양측벽 및 바닥면에 웰 픽업 영역(128)을 형성한다. 상기 웰 픽업 영역(128)은 상기 웰(104)에 바이어스 전압을 인가하기 위한 것으로서, 제1트렌치(108t1)을 감싸는 구조를 갖도록 형성한다. 이때, 도면에 도시되지는 않았지만, 상기 제 1도전형의 불순물을 고농도 도핑 처리(152)한 후, 열처리를 실시하여 웰 픽업 영역(128) 내의 불순물을 활성화한다. 상술한 바와 같이, 본 발명에서는 상기 웰 픽업 영역(128)은 제 1트렌치(108t)의 양측면 및 바닥면을 감싸는 구조를 가짐으로써, 기존에 비해 보다 넓은 영역에서의 웰 바이어스 전압 인가가 가능하다. 또한, 실제적으로 웰 픽업 영역(128)에서 트랜지스터의 채널까지의 경로가 기존보다 단축됨으로써, 저항이 감소될 수 있다. A photoresist pattern 140 is formed on the entire surface of the substrate including the first and second openings 124 and 126 to expose the A region and expose the B region. Both side walls and the bottom surface of the first trench 108t1 of region B by doping 152 of the same first conductive type impurity as the well 104 on the entire surface of the substrate using the photoresist pattern 140 as a mask. The well pick-up area 128 is formed. The well pickup region 128 is for applying a bias voltage to the well 104 and is formed to have a structure surrounding the first trench 108t1. At this time, although not shown in the drawing, the dopant 152 is heavily doped with the first conductive type impurity, followed by heat treatment to activate the impurity in the well pickup region 128. As described above, in the present invention, the well pick-up region 128 has a structure surrounding both side surfaces and the bottom surface of the first trench 108t, so that the well bias voltage may be applied in a wider region than the conventional one. Also, in practice, the path from the well pickup region 128 to the channel of the transistor is shorter than before, so that the resistance can be reduced.

한편, 본 발명에서는 제 1개구부(124)의 폭을 제 1트렌치(108t1)과 동일하게 형성하고, 틸트 불순물 주입 공정을 통해 웰 픽업 영역(128)을 형성할 수도 있다.Meanwhile, in the present invention, the width of the first opening 124 may be formed to be the same as that of the first trench 108t1, and the well pickup region 128 may be formed through a tilt impurity implantation process.

도 3e에 도시된 바와 같이, 상기 감광막패턴을 제거한다. 상기 웰 픽업 영역(128)을 포함한 기판 전면에 도전막을 형성한다. 상기 도전막은 텅스텐(W)으로 형성하는 것이 바람직하다. 상기 도전막을 형성하기 이전에, 상기 제 1및 제 2개구부 들(124, 126)의 측벽과, 제 1트렌치(108t1)의 바닥면 및 측벽과, 상기 제 1개구부(124)에 의해 노출된 기판 표면 및 상기 층간절연막(122)의 상부에는 배리어 메탈을 콘포멀하게 형성할 수도 있다. 상기 도전막을 상기 층간절연막(122)의 표면이 노출될 때까지 에치백(etch back) 또는 CMP(Chemical Mechanical Polishing)하여 상기 제2 개구부(124) 및 제 1트렌치(108t1)를 매립하는 제 1콘택 플러그(130) 및 상기 제 2개구부(126)을 매립하는 제2 콘택 플러그(132)를 각각 형성한다.As shown in FIG. 3E, the photoresist pattern is removed. A conductive film is formed on the entire surface of the substrate including the well pickup region 128. The conductive film is preferably formed of tungsten (W). Before forming the conductive film, sidewalls of the first and second openings 124 and 126, bottom and sidewalls of the first trench 108t1, and a substrate exposed by the first opening 124. A barrier metal may be conformally formed on the surface and the upper portion of the interlayer insulating film 122. A first contact to bury the second opening 124 and the first trench 108t1 by etching back the conductive layer until the surface of the interlayer insulating layer 122 is exposed or chemical mechanical polishing (CMP) A second contact plug 132 filling the plug 130 and the second opening 126 is formed, respectively.

본 발명에 따르면, 채널 트렌치 형성 시 별도의 트렌치를 함께 패터닝하고, 상기 트렌치에 웰과 다른 도전형으로 불순물을 도핑하여 웰 픽업 영역을 형성함으로써, 칩 면적의 증가없이 웰 픽업 영역의 면적을 확대시킬 수 있다. 또한, 상기 웰 픽업 영역을 트렌치의 측벽 및 바닥면을 감싸도록 형성하여 상기 웰 픽업 영역에서 트랜지스터의 채널까지의 경로를 단축할 수 있다. 따라서, 저항을 줄여 전기적 특성을 개선할 수 있다.According to the present invention, a separate trench is patterned together when the channel trench is formed, and a well picking region is formed by doping impurities into a different conductivity type from the well, thereby increasing the area of the well picking region without increasing the chip area. Can be. The well pickup region may be formed to surround sidewalls and bottom surfaces of the trench to shorten a path from the well pickup region to a channel of a transistor. Therefore, it is possible to improve the electrical characteristics by reducing the resistance.

상기와 같이 이루어진 본 발명은, 트랜지스터에 웰 바이어스 전압을 효과적으로 인가할 수 있으면서도, 칩 면적이 증가하지 않는 효과가 있다.The present invention as described above has the effect that the chip area is not increased while the well bias voltage can be effectively applied to the transistor.

또한, 본 발명은 기존에 비해 웰 픽업 영역에서 트랜지스터의 채널까지의 경로를 단축함으로써, 저항 감소의 효과가 있다. 뿐만 아니라, 본 발명은 웰 픽업 영역이 제 1트렌치의 바닥 뿐만 아니라 측면까지도 수용함으로써 기존에 비해 보다 넓은 영역에서의 바이어스 전압 인가가 가능하다. 따라서, 저항을 크게 줄일 수 있다. In addition, the present invention has the effect of reducing the resistance by shortening the path from the well pickup region to the channel of the transistor as compared with the conventional art. In addition, according to the present invention, the well pick-up area accommodates not only the bottom but also the side of the first trench, so that the bias voltage can be applied in a wider area than the conventional one. Therefore, the resistance can be greatly reduced.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.

Claims (10)

제 1도전형의 웰을 가진 기판;A substrate having a well of a first conductivity type; 상기 기판 내에 형성된 제 1트렌치;A first trench formed in the substrate; 상기 웰 내에서 제 1트렌치를 감싸며, 상기 웰과 동일 도전형의 불순물로 도핑되어 상기 웰에 바이어스 전압을 인가하기 위한 웰 픽업 영역;A well pickup region surrounding the first trench in the well and doped with impurities of the same conductivity type as the well to apply a bias voltage to the well; 상기 웰 픽업 영역을 포함한 기판 위에 형성된 층간절연막;An interlayer insulating film formed over the substrate including the well pickup region; 상기 층간절연막을 관통하여 상기 제 1트렌치를 매립시켜 상기 웰 픽업 영역과 연결되는 제 1콘택 플러그를 포함하는 것을 특징으로 하는 반도체소자.And a first contact plug penetrating the interlayer insulating layer to fill the first trench and connected to the well pickup region. 제 1항에 있어서, 상기 제 1도전형 웰은 N웰 및 P웰 중 어느 하나인 것을 특징으로 하는 반도체 소자.The semiconductor device of claim 1, wherein the first conductive well is any one of an N well and a P well. 제 1항에 있어서, 상기 기판 내에 상기 제 1트렌치와 일정 거리 이격되도록 형성된 제 2트렌치;The semiconductor device of claim 1, further comprising: a second trench formed in the substrate to be spaced apart from the first trench by a predetermined distance; 상기 제 2트렌치 내에 형성된 게이트 산화막; A gate oxide film formed in the second trench; 상기 게이트 산화막에 의해 둘러싸여진 상기 제 2트렌치를 채우는 게이트전극 패턴;A gate electrode pattern filling the second trench surrounded by the gate oxide film; 상기 게이트전극 패턴의 양측 기판에 배치된 상기 웰과 다른 도전형의 소오스 및 드레인 영역;Source and drain regions of a conductivity type different from that of the wells disposed on both substrates of the gate electrode pattern; 상기 층간절연막을 관통하되, 상기 게이트전극 패턴과 연결되는 제 2콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자. And a second contact plug penetrating the interlayer insulating layer and connected to the gate electrode pattern. 제 3항에 있어서, 상기 제 2트렌치는 상기 제 1트렌치와 동시에 패터닝된 것을 특징으로 하는 반도체 소자.The semiconductor device of claim 3, wherein the second trench is patterned at the same time as the first trench. 제 1항에 있어서, 상기 제 1콘택 플러그는 텅스텐인 것을 특징으로 하는 반도체 소자.The semiconductor device of claim 1, wherein the first contact plug is tungsten. 제 1도전형의 웰을 가진 기판을 제공하고,Providing a substrate having a well of a first conductivity type, 상기 기판 내에 제 1트렌치를 형성하고,Forming a first trench in the substrate, 상기 제 1트렌치를 포함한 기판 위에 적어도 상기 제 1트렌치을 노출시키는 층간절연막을 형성하고,Forming an interlayer insulating film exposing at least the first trench on a substrate including the first trench, 상기 층간절연막에 의해 노출된 기판 전면에 상기 웰과 동일 도전형의 불순물을 도핑하여 상기 웰 내에 상기 제 1트렌치를 감싸는 웰 픽업 영역을 형성하고,Dopants of the same conductivity type as that of the wells are formed on the entire surface of the substrate exposed by the interlayer insulating layer to form a well pickup region surrounding the first trenches in the wells, 상기 층간절연막을 관통하여 상기 제 1트렌치를 매립시켜 상기 웰 픽업 영역과 연결되는 제 1콘택 플러그를 형성하는 것을 포함하는 반도체소자의 제조방법.And filling the first trench through the interlayer insulating layer to form a first contact plug connected to the well pickup region. 제 6항에 있어서, 상기 제 1도전형 웰은 N형 및 P형 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 6, wherein the first conductive well is formed of any one of an N type and a P type. 제 6항에 있어서, 상기 기판 내에 상기 제 1트렌치와 일정 거리 이격되도록 제 2트렌치를 형성하고,The method of claim 6, wherein the second trench is formed in the substrate to be spaced apart from the first trench by a predetermined distance. 상기 제 2트렌치 내에 게이트 산화막을 형성하고, Forming a gate oxide film in the second trench, 상기 게이트 산화막에 의해 둘러싸여진 상기 제 2트렌치를 채우는 게이트전극 패턴을 형성하고,Forming a gate electrode pattern filling the second trench surrounded by the gate oxide film, 상기 게이트전극 패턴의 양측 기판에 상기 웰과 다른 도전형의 불순물을 주입하여 소오스 및 드레인 영역을 형성하고,Source and drain regions are formed by implanting impurities of a conductivity type different from that of the well into both substrates of the gate electrode pattern; 상기 층간절연막을 관통하여 상기 게이트전극 패턴과 연결되는 제 2콘택 플러그를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. And forming a second contact plug penetrating through the interlayer insulating layer to be connected to the gate electrode pattern. 제 8항에 있어서, 상기 제 2트렌치는 상기 제 1트렌치와 동시에 패터닝하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 8, wherein the second trench is patterned at the same time as the first trench. 제 6항에 있어서, 상기 제 1콘택 플러그는 텅스텐으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 6, wherein the first contact plug is formed of tungsten.
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