KR100738135B1 - 완전 공핍구조 ＳＯＩ(Ｓｉｌｉｃｏｎ ｏｎＩｎｓｕｌａｔｏｒ) 장치를 위한 ＬＯＣＯＳ 분리 - Google Patents

완전 공핍구조 ＳＯＩ(Ｓｉｌｉｃｏｎ ｏｎＩｎｓｕｌａｔｏｒ) 장치를 위한 ＬＯＣＯＳ 분리 Download PDF

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Abstract

본 발명은, 기판을 제공하는 단계; 기판 상에 매립 산화물 층을 형성하는 단계; 매립 산화물 층 상에 얇은 실리콘 바디층을 형성하는 단계 - 얇은 실리콘 바디층은 3-40나노미터의 두께를 가짐 - ; 얇은 실리콘 바디층 상에 패드 산화물 층을 형성하는 단계; 패드 산화물 층 상에 질화실리콘층을 형성하는 단계; 질화실리콘층 상에 포토레지스트를 형성하는 단계; 포토레지스트에 개구부를 형성하는 단계; 개구부에서 질화실리콘층을 제거하는 단계; 개구부에서 패드 산화물 층을 부분적으로 또는 완전히 제거하는 단계; 질화실리콘층 상의 포토레지스트를 제거하는 단계; 개구부의 얇은 실리콘 바디층으로부터 필드 산화물 층을 형성하는 단계; 패드 산화물 층 상의 질화실리콘층을 제거하는 단계; 및 얇은 실리콘 바디층 상의 패드 산화물 층을 제거하는 단계를 포함하는 방법을 게시한다. 본 발명은 기판; 기판 상에 배치된 매립 산화물 층; 매립 산화물 층 상에 배치된 얇은 실리콘 바디층 - 얇은 실리콘 바디층은 분리구역들에 의해 분리된 활성 영역들을 포함하고, 분리구역들은 얇은 실리콘 바디층의 두께의 30-60%인 수정된 버즈빅(bird's beak) 길이를 가짐 - ; 및 활성 구역들 각각에 배치된 완전 공핍형 장치를 포함하는 구조물을 또한 게시한다.
SOI, 완전 공핍형, LOCOS, 버즈빅, 실리콘 바디

Description

완전 공핍구조 ＳＯＩ(Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ) 장치를 위한 ＬＯＣＯＳ 분리{LOCOS ISOLATION FOR FULLY-DEPLETED SOI DEVICES}
본 발명은 반도체 집적회로(IC) 제조 분야에 관한 것으로, 더 상세하게는, 밀도가 높고 평면인 분리구역뿐만 아니라 그러한 분리구역을 형성하는 방법에 관한 것이다.
고던 무어는 기술 혁신의 속도로 인해 매 12개월마다 IC 칩의 단위 면적당 트랜지스터의 숫자가 두 배가 될거라고 1964년에 최초로 제창했다. 1975년까지, 추세는 매 18개월마다 두 배가 되는 것으로 변화했다. 다음 십년에 걸쳐, 반도체 산업은 장치들의 모든 세대에 대한 밀도 개선에 있어 무어의 법칙에 가깝게 고수했다. 그러한 일정을 유지하는 것은, 더 짧은 게이트 길이, 더 얇은 게이트 유전체, 초 급경사의 레트로그레이드 웰(retrograde well)들, 3중 웰(triple well)들, 급격한 소스/드레인(S/D) 접합들, 및 높게 도핑된 채널들을 사용함으로써 CMOS(complementary metal oxide semiconductor) 회로들에서 MOSFET들(metal oxide semiconductor field effect transistors)을 미세화하는 것을 수반한다.
그러나 채널을 1018/㎤ 보다 높은 농도로 도핑하는 것은 캐리어 이동성 및 접합 특성들을 저하시키는 경향이 있다. 게이트 유전체를 통해 전자들이 터널링 하는 것 또한 게이트 유전체의 두께가 약 1.5 나노미터(㎚) 밑으로 떨어질 때 문제가 된다. 따라서, 90㎚ 기술 노드로 시작하는 것 및 65㎚ 기술 노드를 계속하는 것, 벌크 실리콘 기판에 제조된 평면형 장치들의 미세화는 누설 및 Vt (threshold voltage) 안정성과 같은 SCE(short-channel effects)에 의해 점점 더 곤란하게 된다.
그래서, 장치 구조 및 제조 공정에서 SCE를 다루기 위해 훨씬 더 급격한 변화들이 이제 요구된다. 하나의 상당한 변화는, 내장된 산화물 층 위에 위치된 얇은 실리콘 바디에 장치가 만들어지는 SOI(Silicon-on-Insulator) 기술과 같은 기판의 개선이다. SOI는 기생 용량을 낮추고 기판 누설을 줄여 더 빠른 스위칭 속도 및 저전압 구동을 가능하게 할 수 있다. SOI로 만들어진 장치들은 꺼진(off) 상태의 누설전류 Ioff를 최소화하는 한편, 벌크 실리콘에 만들어진 장치들보다 더 높은 구동 전류 Ion을 유지할 수 있다. 임계전압을 낮추는 것은 SOI 두께가 감소될 수 있게 하고 SOI 두께를 줄이는 것은 SCE를 훨씬 잘 제어할 수 있게 한다. 임계전압 Vt 는 또한 약 0.6 마이크론(um) 아래의 다른 채널 길이들에서 더 일정해진다.
SOI 장치들은 게이트 전극 밑의 채널에 있는 공핍 구역이 실리콘 바디의 두께 전체로 확장되지 않을 때 부분적으로 공핍되었다고 여겨진다. 유감스럽게도, 표준 벌크 실리콘 장치들에 대해 부분 공핍구조 SOI 장치들의 성능 이득은 치수가 계속 미세화됨에 따라 감소한다. 부분 공핍구조 SOI 장치들은 또한 회로 설계를 더 어렵게 하는 FBE(floating body effect)를 겪는다.
실리콘 바디의 두께가 약 40㎚보다 적어질 때 SOI에 만들어진 장치들은 부분 공핍구조에서 완전 공핍구조로 변경된다. SOI 장치들은 공핍 구역이 실리콘 바디의 두께 전체로 확장될 때 완전히 공핍되었다고 여겨진다. 완전 공핍구조 SOI 장치들은 더 작은 게이트 크기 및 매우 날카로운 켜짐 특성들을 갖는 더 이상적인 트랜지스터 기능을 허락한다.
메사(mesa) 분리 공정이 완전 공핍구조 SOI 장치들을 위해 사용될 수 있지만, 그러한 공정은 아주 평면적이지는 않다.
그래서, 밀도가 높고 평면형인 분리구역뿐만 아니라 그러한 분리구역을 형성하는 방법이 요구된다.
도 1은 본 발명에 따라 웨이퍼 위의 분리구역을 패터닝하는 방법의 일 실시예의 단면도의 예시이다.
도 2A-2C는 본 발명에 따라 웨이퍼 위의 LOCOS(Local Oxidation of Silicon) 분리구역을 식각하고 산화하는 방법의 일 실시예의 단면도의 예시들이다.
도 2C는 또한 본 발명에 따라 웨이퍼 위의 식각되고 산화된 LOCOS 분리구역을 포함하는 구조의 일 실시예의 단면도의 예시이다.
도 3A-3C는 본 발명에 따라 웨이퍼 위의 LOCOS 분리구역을 리세스(recessing)하고 산화하는 방법의 일 실시예의 단면도의 예시들이다.
도 3C는 또한 본 발명에 따른 웨이퍼 위의 리세스되고 산화된 LOCOS 분리구 역을 포함하는 구조의 일 실시예의 단면도의 예시이다.
다음의 설명에서, 특정한 물질들, 치수들, 공정들 같은 다수의 세부사항들이 본 발명의 완전한 이해를 제공하기 위해 제공된다. 그러나 본 기술분야의 당업자 는 본 발명이 이러한 특별한 세부사항들 없이도 실행될 수 있다는 것을 깨달을 것이다. 다른 예들에서, 공지의 반도체 장비 및 공정들은 본 발명을 모호하게 하지 않기 위해서 특별히 자세히는 설명되지 않았다.
본 발명은 밀도가 높고 평면인 분리구역들을 LOCOS 공정에 의해 SOI 웨이퍼에 형성하는 방법들의 다양한 실시예들뿐만 아니라 그러한 밀도가 높고 평면인 분리구역들에 의해 분리된 활성 구역들을 포함하는 구조의 다양한 실시예들을 설명한다.
도 1의 본 발명의 실시예에서 보여졌듯이, SOI 웨이퍼(90)는 BOX(buried oxide)층(220)에 의해 아래 놓인 실리콘 기판(110)으로부터 분리된 얇은 실리콘 바디(310)를 포함한다. SOI 웨이퍼(90) 위의 BOX 층(220)은 산소 주입 공정 또는 층 전사 공정 중 하나에 의해 형성될 수 있다. 산소 주입에 대한 선도 방법은 Ibis Technology(메사추세스, 덴버)의 SIMOX(separation by implantation of oxygen)이다. SIMOX는 상승된 온도(약 섭씨 500도)로 유지되는 SOI 웨이퍼(90)에 높은 도즈의(약 2×1018 이온/㎠) 산소를 높은 에너지(약 200keV)로 주입하고, 긴 어닐링(약 섭씨 1,300도)이 따르는 것을 수반한다.
층 전사는 시드(seed) 웨이퍼 위의 BOX 층(220)의 열적 성장 및 핸들 웨이퍼(handle wafer)(110)에 대한 BOX 층(220)의 접합을 수반하여 BOX 층(220)이 두 웨이퍼 사이에 끼도록 한다. 그 후, 핸들 웨이퍼(110)에 접합된 BOX 층(220) 상에 위치된 얇은 실리콘 바디(310)를 남겨두면서 재활용될 대부분의 시드 웨이퍼를 찢어내는데 다양한 공정들을 사용할 수 있다.
SOITEC(프랑스, 베르냉)은 BOX 층(220)을 핸들 웨이퍼(110)에 화학적으로 접합시키기 전에 BOX 층(220)을 통해 시드 웨이퍼 상에 수소를 주입하고 (약 5×1016 이온/㎠), 수소를 열적으로(약 섭씨 500도로) 활성화시켜 거품을 형성하고, 얇은 실리콘 바디(310)를 BOX 층(220) 상에 남겨두면서 대부분의 시드 웨이퍼를 찢어내며, SOI 웨이퍼(90)를 어닐링하고(약 섭씨 1,100도), 얇은 실리콘 바디(310)의 표면을 평활화하기 위해 CMP(chemical-mechanical polish)를 수행한다.
Silicon Genesis, 또는 SiGen(캘리포니아, 캠벨)은 시드 웨이퍼 위의 BOX 층(220)을 실온에서 낮은 전력의 플라즈마 공정으로 핸들 웨이퍼(110)에 접합하고, 기체 압력을 사용하여 대부분의 시드 웨이퍼를 찢으며, 화학 증기 식각을 사용하여 얇은 실리콘 바디(310)의 표면을 마무리한다.
캐논(일본, 히라쯔카)은 다공성의 실리콘 층을 시드 웨이퍼 상에 퇴적하고, 에피택셜 실리콘 층을 다공성의 실리콘 층 상에 퇴적하고, BOX 층(220)을 에피택셜 실리콘 층 상에 열적으로 성장시킨다. 그 후 시드 웨이퍼 위의 BOX 층(220)은 핸들 웨이퍼(110)에 접합된다. 물분사기술이 사용되어 다공성의 실리콘층에서 시드 웨이퍼를 찢는다. 다공성층은 에피택셜 실리콘 층까지 식각되고 수소 어닐링 공정이 사용되어 얇은 실리콘 바디(310)의 표면을 마무리한다.
SOI 공정을 완성하면 차례로 실리콘 기판(110) 위에 위치된 BOX 층(220) 위에 위치된, 얇은 실리콘 바디층(310)을 갖는 SOI 웨이퍼(90)가 생긴다. 얇은 실리콘 바디층(310)은 약 3-40 나노미터(㎚)의 두께를 갖는다. BOX 층(220)은 약 30-250㎚의 두께를 갖는다. 직경이 300㎚인 SOI 웨이퍼(90)에 대해 실리콘 기판(110)은 약 778마이크론(um)의 두께를 갖는다.
본 발명의 한 실시예에서, 도 1에서 보여진 것과 같이, 얇은 실리콘 바디층(310)은 세정되고 패드 산화물 층(420)이 약 섭씨 850-1,150도의 범위에 있는 하나 또는 그 이상의 온도에서 열적으로 형성된다. 산화제는 O2(건식), H2O(습식), 또는 H2/O2(발열성)를 포함할 수 있다. 본 발명의 한 실시예에서, 패드 산화물 층(420)은 고압에서 형성될 수 있다. 고압은 더 낮은 산화온도 및 더 짧은 산화 시간의 사용을 허용할 수 있다. 본 발명의 다른 실시예에서, 패드 산화물 층(420)은 열 예산(thermal budget)을 줄이기 위해 인시츄 발열성 단일 웨이퍼 공정과 같은 RTO(rapid thermal oxidation)를 이용하여 형성될 수 있다.
본 발명의 한 실시예에서, 패드 산화물 층(420)은 약 3-8㎚의 범위에서 선택된 두께를 갖는다. 또 다른 본 발명의 실시예에서, 패드 산화물 층(420)은 약 8-30㎚의 범위에서 선택된 두께를 가진다.
그 후, 질화실리콘층(530)이 패드 산화물 층(420) 상에 형성된다. 질화실리콘층(530)은 약 섭씨 670-830도에서 CVD(chemical vapor deposition)에 의해 형성될 수 있다. 질화실리콘층(530)은 상압에서 실란(silane)과 암모니아의 반응으로부터 생길 수 있다. 대안적으로, 질화실리콘층(530)은 감소된 압력에서 디클로로실란(dichlorosilane)과 암모니아의 반응으로부터 형성될 수 있다.
본 발명의 한 실시예에서, 질화실리콘층(530)은 약 25-65㎚의 범위에서 선택된 두께를 가진다. 본 발명의 또 다른 실시예에서, 질화실리콘층(530)은 약 65-150㎚의 범위에서 선택된 두께를 가진다.
패드 산화물 층(420)은 그 위에 놓인 질화실리콘층(530)에 대해 응력 완충 역할을 한다. 그렇지 않으면, 질화실리콘층(530)의 고 인장력은 이후의 열 공정동안 아래 놓인 얇은 실리콘 바디층(310)에 심한 결정 전위들(dislocations)을 가져올 수 있다.
포토리소그래피 및 식각공정이 웨이퍼(90) 위의 분리 층을 패터닝하는데 사용될 수 있다. 먼저, 도 1의 본 발명의 한 실시예에서 보여진 것과 같이, 포토레지스트(640)와 같은 방사에 민감한 물질이 질화실리콘층(530) 상에 코팅되거나 도포될 수 있다. 다음으로, 노출되어야 할 포토레지스트 부분(640)을 결정하기 위해 적당한 파장, 에너지, 및 도즈의 방사 경로에 분리층 레티클이 놓여진다. 노광은 웨이퍼 스테퍼(wafer stepper) 또는 웨이퍼 스캐너와 같은 촬상 도구에서 수행된다. 마스크를 생성하기 위한 포토레지스트(640)의 현상은 노광 다음에 일어난다.
도 1의 본 발명의 한 실시예에서 보여졌듯이, 마스크는 포토레지스트(640)의 노출된 부분에 대응하는 모양(650)을 가진다. 포토레지스트(640)에 있는 모양(650)의 CD(Critical Dimension) 및 형상은 분리층 레티클(reticle) 상의 설계에서 도출된다. 다음으로, 포토레지스트(640)에 패터닝된 모양(650)은 아래에 놓인 층들로 전사될 수 있다.
RIE(reactive ion etch)와 같은 플라즈마 공정은 패드 산화물 층(420) 상의 질화실리콘층(530)의 복합 적층물(540)에 개구부(655)를 형성하는데 쓰일 수 있다. 개구부(655) 내의 패드 산화물 층(420)이 부분적으로(도시 안 됨) 또는 (도 2A에서 보여졌듯이) 완전히 제거되는 한편, 개구부(655) 내의 질화실리콘층(530)은 전체가 제거된다.
본 발명의 한 실시에에서, RF ICP(radio frequency inductively-coupled plasma)와 같은 높은 밀도의 플라즈마가 사용될 수 있다. 개구부(650)를 형성하기 위한 건식 식각은 CF4와 같은 에칭 가스(etching gas) 및 CH2F2와 같은 중합 가스(polymerizing gas)를 포함하는 가스 혼합물을 이용하여 수행될 수 있다. 중합 가스가 식각 동안 개구부(650)의 측벽들을 패시베이션함으로써 선택비를 향상시키는 한편, 식각 가스는 식각을 위한 플루오르의 주요 공급원 역할을 한다. 포토레지스트(640)에 대한 질화실리콘층(530) 및 패드 산화물 층(420)의 식각 선택비는 약 20:1일 수 있거나 그보다 더 크다. 개구부(650)를 식각하기 위해 사용될 수 있는 다른 가스들은 C3F3 및 CHF3를 포함한다. 질화실리콘층(530) 및 패드 산화물 층(420)의 식각 속도는 분당 약 30-200 ㎚의 범위에서 선택될 수 있다.
포토레지스트(640)가 벗겨진 후, LOCOS(local oxidation of silicon) 공정이 도 2B에 있는 본 발명의 실시예에서 보여진 것처럼 수행된다. 산소는 질화실리콘을 통해 아주 느리게 확산되기 때문에 질화실리콘층(530)은 산화 마스크 역할을 한다. FOX(field oxide)층(440)은 개구부(655)에 의해 드러난 얇은 실리콘 바디층(310)의 일부로부터 열적으로 형성된다.
본 발명의 한 실시예에서, FOX 층(440)은 약 섭씨 850-1,150도 범위에 있는 하나 또는 그 이상의 온도에서 열적으로 형성된다. 산화제는 O2(건식), H2O(습식), 또는 H2/O2(발열성)를 포함할 수 있다. 본 발명의 한 실시예에서, FOX 층(440)은 고압에서 형성될 수 있다. 고압은 더 낮은 산화 온도 및 더 짧은 산화 시간의 사용을 허용할 수 있다. 본 발명의 또 다른 실시예에서, FOX 층(440)은 열 예산을 줄이기 위해 인시츄 발열성 단일 웨이퍼 공정(in situ pyrogenic single wafer process)과 같은 RTO(rapid thermal oxidation)으로 형성될 수 있다.
FOX 층(440)은 BOX 층(220) 상에 위치된 얇은 실리콘 바디층(310)을 소비한다. BOX 층(220)이 산화물이고 좋은 열 전도체가 아니기 때문에, 얇은 실리콘 바디층(310)의 산화는 아래에 놓인 BOX 층(220)에 의해 영향받을 수 있다. 도 2B의 본 발명의 실시예에서 보여졌듯이, 더 두꺼운 FOX 층(440)과 더 얇은 패드 산화물 층(420) 사이에 "버즈빅(bird's beak)"(425)을 형성하기 위해 FOX 층(425)이 질화실리콘층(530)의 가장자리 아래로 옆방향으로 확장된다. 버즈빅(425)은 옆방향으로의 잠식 및 수직 지형에 기여한다.
버즈빅(425)의 길이와 높이는 더 두꺼운 질화실리콘층(530) 및 더 얇은 패드 산화물 층(420)을 포함하는 최적화된 복합 적층물(540)을 사용함으로써 최소화될 수 있다. 본 발명의 한 실시에에서, 패드 산화물 층(420) 두께에 대한 질화실리콘층(530)의 두께의 비는 약 5:1-8:1이다. 본 발명의 또 다른 실시예에서, 패드 산화물 층(420) 두께에 대한 질화실리콘층(530)의 두께의 비는 약 8:1-15:1 이다. 본 발명의 또 다른 실시예에서, 패드 산화물 층(420) 두께에 대한 질화실리콘층(530)의 두께의 비는 약 20:1이다. 본 발명의 추가 실시예에서, 복합 적층물(540)은 산소의 확산을 막고 LOCOS 공정에 적합한 다른 물질들로부터 형성된다.
FOX 층(440)의 형성 후, 도 2C의 본 발명의 실시예에서 보여지듯이, 복합 적층물(540)이 제거된다. 먼저, 완충된 플루오르화수소산(buffered hydrofluoric acid)이 사용되어 질화실리콘층(530) 상에 형성되었을지도 모르는 옥시나이트라이드(oxynitride)의 얇은 층을 제거한다. 다음으로, 리플럭스 보일러(reflux boiler)를 사용하여 약 섭씨 180도에서 뜨거운 인산으로 질화실리콘층(530)을 제거한다. 그 후, 패드 산화물 층(420)이 플루오르화수소산으로 제거된다. 그 결과물은, 인접한 활성 지역들(705A, 705B)을 분리시키는 분리구역(460)이다. 본 발명의 한 실시예에서, 복합 적층물(540)의 일부 혹은 전체는 건식 식각 공정에 의해 제거될 수 있다.
복합 적층물(540)을 제거하는 한편 FOX 층(440)을 얇게 하는 것은 길이 및 두께가 더 감소된 수정된 버즈빅(465)을 생성한다. 본 발명의 한 실시예에서, 수정된 버즈빅(465)의 길이는 얇은 실리콘 바디층(310) 두께의 약 60-90%이다. 그러나 복합 적층물(540)의 제거 후, 함몰(depression) 또는 이음매(seam)와 같은 몇몇 지형이 생길 수 있고 분리구역(460)의 상부 표면(467)이 활성 구역들(705A, 705B)의 상부 표면(707)보다 높을 수 있다.
도 2C는 또한 LOCOS 공정에 의해 형성된 분리구역(460)에 의해 분리된 SOI 웨이퍼(90)의 인접한 활성 구역들(705A, 705B)에 완전 공핍구조 장치들을 포함하는 구조(1700)인 본 발명의 또 다른 실시예를 보여준다. 길이와 두께가 감소한 수정된 버즈빅(465)은 분리구역(460)의 가장자리를 따라 위치된다. 본 발명의 한 실시예에서, 수정된 버즈빅(465)의 길이는 얇은 실리콘 바디층(310)의 두께의 약 60-90%이다. 함몰 또는 이음매와 같은 몇몇 지형이 생길 수 있고 분리구역(460)의 상부 표면(467)이 활성 구역들(705A, 705B)의 상부 표면(707)보다 높을 수 있다.
실리콘의 열 산화는 약 44%만큼과 같이 부피를 증가시킨다. 산화로 인한 부피팽창은 온도 및 산화에 사용된 산화제뿐만 아니라 결정 방향, 도핑 수준, 주입 손상, 및 실리콘의 응력과 같은 다양한 요인들에 의존할 수 있다. 따라서 부피 팽창에 대해 보정하고 표면 평면도에서의 퇴화를 최소화하기 위해, 개구부(650)에 의해 드러난 얇은 실리콘 바디층(310)은 산화를 수행하기 전에 식각에 의해 부분적으로 리세스된다. 본 발명의 한 실시예에서 개구부(650) 내의 실리콘 바디층(310)의 두께는 약 30%만큼 감소될 수 있다.
도 3A의 본 발명의 한 실시예에서 보여진 것 같이, Cl2/Ar을 사용하는 것과 같은 저압, 고밀도 플라즈마 식각은 트렌치를 얇은 실리콘 바디층(310)으로 식각하는데 사용될 수 있다.
도 3B의 본 발명의 한 실시예에서 보여졌듯이, 산화전에 얇은 실리콘 바디층(310)에 적절하게 리세스되면, 산화가 완료된 후에 FOX 층(540)의 상부 표면(547)이 상대적으로 평평하거나 얇은 실리콘 바디층(310)의 상부 표면(427)과 평면이어야 한다. FOX 층(540)의 가장자리를 따르는 수정된 버즈빅(565)은 또한 길이 및 두께가 상당히 감소된다. 함몰 또는 이음매와 같은 임의의 남아있는 지형은 최소로 되어야 한다.
본 발명의 한 실시예에서, 복합 적층물(540)의 제거 후, 수정된 버즈빅(565)의 길이는 얇은 실리콘 바디층(310)의 두께의 약 30-60%이다. 도 3C의 본 발명의 한 실시예에서 보여졌듯이, 분리구역(560)의 상부 표면(567)은 상대적으로 평평하거나 활성 구역들(805A, 805B)의 상부 표면(807)과 평면이어야 한다. 본 발명의 한 실시예에서, 분리구역(560)과 활성 구역들(805A, 805B)간의 높이의 차이는 얇은 실리콘 바디층(310)의 두께의 약 10% 미만이어야 한다.
도 3C는 또한 LOCOS 공정에 의해 형성된 분리구역(560)에 의해 분리된 SOI 웨이퍼(90)의 인접한 활성 구역들(805A, 805B)내의 완전 공핍구조 장치들을 포함하는 구조(1800)인 본 발명의 또 다른 실시예를 보여준다. 길이 및 두께가 상당히 감소된 수정된 버즈빅(565)은 분리구역(560)의 가장자리들을 따라 위치된다. 본 발명의 한 실시예에서, 수정된 버즈빅(565)의 길이는 얇은 실리콘 바디층(310) 두께의 약 30-60%이다. 분리구역(560)의 상부 표면(567)은 상대적으로 평평하거나 활성 구역들(805A, 805B)의 상부 표면(807)과 평면이어야 한다. 그래서, 본 발명의 구조(1800)는 높은 밀도와 평면인 분리구역(560)을 가진다.
본 발명의 한 실시예에서, 완전 공핍구조 장치는 얇은 실리콘 바디층(310) 내의 각각의 활성 구역들(805A, 805B)에 다음과 같이 형성될 수 있다:
원할 경우, 희생 산화물의 얇은 층이 활성 구역들(805A, 805B) 내의 얇은 실리콘 바디층(310) 상에 성장될 수 있다. 희생 산화물은 LOCOS 동안 질화실리콘의 가장자리들 근처의 얇은 실리콘 바디층(310) 상에 형성되었을지도 모르는 임의의 실리콘 옥시나이트라이드(Kooi 효과)을 제거하기 위해 식각된다. 그렇지 않으면, 실리콘 옥시나이트라이드가 이후의 게이트 유전체 적층물의 형성을 방해하여 얇고 불균일한 점들(도시 안 됨)을 초래할 수 있다.
극저 에너지 이온 주입은 임계전압 Vt를 조정하기 위해 사용될 수 있다.
게이트 유전체 적층물은 얇은 실리콘 바디층(310) 상에 형성될 수 있다. 게이트 유전체 적층물은 약 0.6-1.5㎚의 물리적 두께를 가질 수 잇다. 본 발명의 한 실시예에서, 게이트 유전체 적층물은 MOCVD(metal-organic chemical vapor deposition) 또는 ALD(atomic layer deposition)에 의해 형성되는, HfO2와 같은 비정질(amorphous)의 높은(약 15보다 큰) k 물질을 포함할 수 있다.
게이트 전극은 게이트 유전체 적층물 상에 형성되고 포토리소그래피 및 식각에 의해 패터닝될 수 있다. 게이트 전극은 약 40-65㎚의 두께를 가지고 도핑된 폴리실리콘일 수 있거나, NMOS를 위한 탄탈륨 또는 티타늄 및 PMOS를 위한 질화 탄탈륨, 질화 텅스텐, 또는 질화 티타늄과 같은 금속 또는 단일금속, 이중금속으로 덮인 도핑된 폴리실리콘일 수 있다. 도핑된 폴리실리콘 게이트 전극과는 달리, 금속 게이트 전극은 공핍 효과를 겪지 않는다. 본 발명의 한 실시예에서, 물리적 게이트 길이는 약 25-50㎚일 수 있다.
극 저 에너지 이온 주입 및 스파이크 어닐링(spike anneal)이 사용되어 게이트의 각 측면 상의 소스 및 드레인으로의 확장을 형성한다. 원할 경우 경사 주입이 수행될 수 있다. 본 발명의 한 실시예에서, 플라즈마 또는 기상 도핑이 사용될 수 있다. 소스 및 드레인 확장들은 약 10-20㎚의 접합 깊이를 가질 수 있다.
약 25-80㎚의 두께의 측벽 스페이서(spacer)는 게이트의 양쪽 측면 위에 형성될 수 있다, 측벽 스페이서는 유전체 물질들의 하나 또는 그 이상의 층들을 포함할 수 있다.
상승형 소스 및 드레인은 선택적 에피택셜 퇴적을 이용하여 게이트의 양쪽 측면 위의 측벽 스페이서 옆에 형성될 수 있다. 상승형 소스 및 드레인은 실리사이드 형성을 개선시키고 기생 용량을 줄인다.
극 저 에너지 이온 주입 및 스파이크 어닐링은 소스 및 드레인을 도핑하는데 사용될 수 있다. 본 발명의 한 실시예에서, 플라즈마 또는 기상 도핑이 사용될 수 있다. 상승형 소스 및 드레인은 약 20-40㎚의 접합 깊이를 가질 수 있다.
약 15-25㎚ 두께의 NiSi는 상승형 소스 및 드레인 상에 형성되고, 게이트 전극이 도핑된 폴리실리콘이면, 게이트 전극 상에 형성될 수 있다. 니켈 실리사이드는 접촉 누설을 줄이고 CoSi2보다 적은 실리콘을 소비한다.
ILD(interlayer dielectric)층이 장치 상에 형성될 수 있다. ILD는 OSG(organosilicate glass) 또는 CDO(carbon-doped oxide)와 같은, 스핀 온 되거나 CVD에 의해 퇴적된 낮은 k(1.0-2.2와 같은 유전상수 k) 물질로 형성될 수 있다. CMP를 쓰는 듀얼 다마신(dual damascene) 방식이 사용되어 구리금속 또는 합금을 이용하여 장치에 다층 상호접속을 형성한다. 필요한 경우, 비아들 및 금속 선들을 위해 확산 방지 층들 및 션트 층들(shunt layer)이 포함될 수 있다.
많은 실시예들 및 다수의 세부사항들이 본 발명의 완전한 이해를 제공하기 위해 위에서 제공되었다. 본 기술분야의 당업자는 한 실시예에서의 많은 특징이 다른 실시예들에 대해 동등하게 적용가능하다는 것을 이해할 것이다. 본 기술분야의 당업자는 본원에 설명된 그러한 특정한 물질들, 공정들, 치수들, 농도들 등에 대해 다양한 동등한 대체를 만들 수 있다. 본 발명의 상세한 설명은 예시적이지 한정적이라고 여겨져서는 안 된다는 것을 이해해야 하고, 본 발명의 범위는 이어지는 청구범위에 의해 결정되어야 한다.
따라서, 밀도가 높고 평면형인 분리구역뿐만 아니라 분리구역을 형성하는 방법이 설명되었다.

Claims (20)

  1. 매립 산화물 층 상에서 얇은 실리콘 바디층을 분리시키기 위한 방법으로서,
    기판을 제공하는 단계;
    상기 기판 상에 상기 매립 산화물 층을 형성하는 단계;
    상기 매립 산화물 층 상에 상기 얇은 실리콘 바디층을 형성하는 단계 - 상기 얇은 실리콘 바디층은 3-40나노미터의 두께를 가짐 - ;
    상기 얇은 실리콘 바디층 상에 패드 산화물 층을 형성하는 단계;
    상기 패드 산화물 층 상에 질화실리콘층을 형성하는 단계;
    상기 질화실리콘층 상에 포토레지스트를 형성하는 단계;
    상기 포토레지스트에 개구부를 형성하는 단계;
    상기 개구부에서 상기 질화실리콘층을 제거하는 단계;
    상기 개구부에서 상기 패드 산화물 층을 부분적으로 제거하여 상기 개구부 내에 상기 패드 산화물 층의 잔여 부분을 남겨두는 단계;
    상기 질화실리콘층 상의 상기 포토레지스트를 제거하는 단계;
    상기 개구부 내의 상기 패드 산화물 층의 상기 잔여 부분을 통해 산소를 확산시키는 단계;
    상기 개구부 내의 상기 패드 산화물 층의 상기 잔여 부분 아래에 놓인 상기 얇은 실리콘 바디층으로부터 필드 산화물 층을 형성하는 단계;
    상기 필드 산화물 층의 바깥쪽에서 상기 패드 산화물 층 상의 상기 질화실리콘층을 제거하는 단계; 및
    상기 필드 산화물 층의 바깥쪽에서 상기 얇은 실리콘 바디층 상의 상기 패드 산화물 층을 제거하는 단계
    를 포함하는 얇은 실리콘 바디층 분리 방법.
  2. 제1항에 있어서,
    상기 매립 산화물 층은 30-250나노미터의 두께를 포함하는 얇은 실리콘 바디층 분리 방법.
  3. 제1항에 있어서,
    상기 패드 산화물 층은 3-8나노미터의 두께를 포함하는 얇은 실리콘 바디층 분리 방법.
  4. 제1항에 있어서,
    상기 질화실리콘층은 25-65나노미터의 두께를 포함하는 얇은 실리콘 바디층 분리 방법.
  5. 제1항에 있어서,
    상기 필드 산화물 층은 고압에서 형성되는 얇은 실리콘 바디층 분리 방법.
  6. 제1항에 있어서,
    상기 필드 산화물 층은 급속 열 산화에 의해 형성되는 얇은 실리콘 바디층 분리 방법.
  7. SOI(Silicon-on-Insulator) 웨이퍼를 분리시키기 위한 방법으로서,
    상기 SOI 웨이퍼를 제공하는 단계 - 상기 SOI 웨이퍼는 얇은 실리콘 바디층에 의해 덮인 매립 산화물 층을 포함하고, 상기 얇은 실리콘 바디층은 3-40 나노미터의 두께를 가짐 - ;
    상기 얇은 실리콘 바디층 상에 복합 적층물을 형성하는 단계 - 상기 복합 적층물은 질화실리콘층으로 덮인 패드 산화물 층을 포함함 - ;
    상기 복합 적층물 상에 포토레지스트를 형성하는 단계;
    상기 포토레지스트에 개구부를 형성하는 단계;
    상기 개구부에서 상기 복합 적층물을 제거하는 단계;
    저압 고밀도 플라즈마 식각을 이용하여 상기 개구부에서 상기 얇은 실리콘 바디층의 상기 두께를 30% 만큼 줄이는 단계;
    상기 복합 적층물 위의 상기 포토레지스트를 제거하는 단계;
    상기 개구부에서 두께가 30% 만큼 감소된 상기 얇은 실리콘 바디층으로부터 필드 산화물 층을 형성하는 단계; 및
    상기 필드 산화물 층의 바깥쪽에서 상기 얇은 실리콘 바디층 위의 상기 복합 적층물을 제거하는 단계
    를 포함하는 SOI 웨이퍼 분리 방법.
  8. 삭제
  9. 제7항에 있어서,
    상기 필드 산화물 층의 상부 표면은 평평하거나 상기 얇은 실리콘 바디층의 상부 표면과 평면을 이루는 SOI 웨이퍼 분리 방법.
  10. 제7항에 있어서,
    상기 매립 산화물 층은 30-250 나노미터의 두께를 포함하는 SOI 웨이퍼 분리 방법.
  11. 제7항에 있어서,
    상기 패드 산화물 층은 3-8 나노미터의 두께를 포함하는 SOI 웨이퍼 분리 방법.
  12. 제7항에 있어서,
    상기 질화실리콘층은 25-65나노미터의 두께를 포함하는 SOI 웨이퍼 분리 방법.
  13. 제7항에 있어서,
    상기 필드 산화물 층은 고압에서 형성되는 SOI 웨이퍼 분리 방법.
  14. 제7항에 있어서,
    상기 필드 산화물 층은 급속 열 산화에 의해 형성되는 SOI 웨이퍼 분리 방법.
  15. SOI(Silicon-on-Insulator) 구조물로서,
    기판;
    상기 기판 상에 배치된 매립 산화물 층;
    상기 매립 산화물 층 상에 배치된 얇은 실리콘 바디층 - 상기 얇은 실리콘 바디층은 분리구역들에 의해 분리된 활성 구역들을 포함하고, 상기 분리구역들은 버즈헤드(bird's head)가 없고 상기 얇은 실리콘 바디층의 두께의 30-60%를 포함하는 수정된 버즈빅(bird's beak) 길이를 가지며, 상기 분리구역들의 상부 표면은 평평하거나 상기 활성 구역들의 상부 표면과 평면을 이룸 - ; 및
    상기 활성 구역들에 배치된 완전 공핍형(fully-depleted) 장치들
    을 포함하는 SOI 구조물.
  16. 제15항에 있어서,
    상기 분리구역들과 상기 활성 구역들 사이의 높이 차이는 상기 얇은 실리콘 바디층의 상기 두께의 10% 미만인 SOI 구조물.
  17. 제15항에 있어서,
    상기 매립 산화물 층은 30-250 나노미터의 두께를 포함하는 SOI 구조물.
  18. 제15항에 있어서,
    상기 얇은 실리콘 바디층의 상기 두께는 3-40 나노미터의 두께를 포함하는 SOI 구조물.
  19. 제15항에 있어서,
    상기 분리구역들은 고압에서 형성되는 SOI 구조물.
  20. 제15항에 있어서,
    상기 분리구역들이 급속 열 산화에 의해 형성되는 SOI 구조물.
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