KR100718141B1 - 임베드된 정렬 마크를 이용한 양면 식각 방법 - Google Patents

임베드된 정렬 마크를 이용한 양면 식각 방법 Download PDF

Info

Publication number
KR100718141B1
KR100718141B1 KR1020050116636A KR20050116636A KR100718141B1 KR 100718141 B1 KR100718141 B1 KR 100718141B1 KR 1020050116636 A KR1020050116636 A KR 1020050116636A KR 20050116636 A KR20050116636 A KR 20050116636A KR 100718141 B1 KR100718141 B1 KR 100718141B1
Authority
KR
South Korea
Prior art keywords
substrate
alignment mark
etching
alignment
insulating layer
Prior art date
Application number
KR1020050116636A
Other languages
English (en)
Inventor
고영철
정현구
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050116636A priority Critical patent/KR100718141B1/ko
Priority to EP06254644A priority patent/EP1792870A2/en
Priority to US11/528,619 priority patent/US7413920B2/en
Priority to JP2006285455A priority patent/JP2007152547A/ja
Application granted granted Critical
Publication of KR100718141B1 publication Critical patent/KR100718141B1/ko

Links

Images

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00523Etching material
    • B81C1/00547Etching processes not provided for in groups B81C1/00531 - B81C1/00539
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00555Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
    • B81C1/00603Aligning features and geometries on both sides of a substrate, e.g. when double side etching
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81BMICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00Specific applications of microelectromechanical systems
    • B81B2201/03Microengines and actuators
    • B81B2201/033Comb drives

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Micromachines (AREA)
  • Mechanical Light Control Or Optical Switches (AREA)
  • Mechanical Optical Scanning Systems (AREA)

Abstract

임베드된 정렬마크를 이용한 양면 식각방법이 개시된다. 개시된 임베드된 정렬마크를 이용한 양면 식각방법은: 중간 부분에 제1 및 제2 정렬 마크가 임베드된 기판을 마련하는 제1단계; 상기 기판의 제1면으로부터 상기 제1 정렬 마크가 노출되도록 상기 기판의 상부를 식각하는 제2단계; 상기 노출된 제1 정렬마크를 기준으로 상기 기판의 상부를 식각하는 제3단계; 상기 기판의 제2면으로부터 상기 제2 정렬마크가 노출되로록 상기 기판의 하부를 식각하는 제4단계; 및 상기 노출된 제2 정렬마크를 기준으로 상기 기판의 하부를 식각하는 제5단계;를 구비하는 것을 특징으로 한다.

Description

임베드된 정렬 마크를 이용한 양면 식각 방법{Method of etching double surfaces using embedded alignment mark}
도 1은 본 발명을 설명하기 위한 도면으로서, 한국출원번호 제2004-83537호에 개시된 사시도이다.
도 2는 도 1의 콤전극들의 구조를 개략적으로 도시한 단면도이다.
도 3a 내지 도 3c는 도 2의 구조물을 제조하는 방법을 단계별로 보여주는 단면도이다.
도 4a 내지 도 4f는 본 발명의 바람직한 실시예에 따른 임베드된 정렬 마크를 이용한 양면 식각 방법을 설명하는 단계별 단면도이다.
본 발명은 MEMS(Micro Electro-Mechanical System) 구조물을 제조하는 데 있어서, 임베드된 정렬 마크를 이용한 양면 식각 방법에 관한 것으로, 보다 상세하게는 임베드된 정렬 마크를 이용한 양면 식각 방법에 관한 것이다.
평판 디스플레이 장치의 광스캐너와 같은 MEMS(Micro electro mechanical systems) 구조물은 양면에서의 식각을 필요로 할 수 있다. 이러한 양면 식각을 위 해서는 제1면에서의 식각과 제2면에서의 식각을 위해 각각 정렬 마크를 필요로 한다. 이러한 양면에서의 정렬 마크의 형성은 정렬 오차를 크게 하는 원인이 되며, 이러한 정렬 오차는 MEMS 구조물의 콤 전극의 오정렬을 가져올 수 있으며, 이는 MEMS 소자의 failure를 가져온다.
따라서, 양면 식각과정에서의 정렬오차를 감소시키기 위해서 일면에서의 정렬 마크를 사용하는 방법이 필요하다.
본 발명의 목적은 양면을 식각하는 MEMS 구조물의 정렬 오차를 감소시킨 새로운 임베드된 정렬 마크를 이용한 양면 식각 방법을 제공하는 것이다.
상기의 목적을 달성하기 위하여 본 발명의 임베드된 정렬 마크를 이용한 양면 식각방법은:
중간 부분에 제1 및 제2 정렬 마크가 임베드된 기판을 마련하는 제1단계;
상기 기판의 제1면으로부터 상기 제1 정렬 마크가 노출되도록 상기 기판의 상부를 식각하는 제2단계;
상기 노출된 제1 정렬마크를 기준으로 상기 기판의 상부를 식각하는 제3단계;
상기 기판의 제2면으로부터 상기 제2 정렬마크가 노출되도록 상기 기판의 하부를 식각하는 제4단계; 및
상기 노출된 제2 정렬마크를 기준으로 상기 기판의 하부를 식각하는 제5단 계;를 구비하는 것을 특징으로 한다.
본 발명에 따르면, 상기 기판은,
상기 기판의 상부를 형성하는 제1기판과, 상기 기판의 하부를 형성하는 제2기판과, 상기 제1기판 및 상기 제2기판 사이의 절연층을 구비할 수 있다.
또한, 상기 정렬마크는 상기 절연층에 형성된 식각된 부분인 것이 바람직하다.
본 발명에 따르면, 상기 제1단계는,
상기 제1기판을 마련하는 단계;
상기 제1기판 상에 상기 절연층을 형성하는 단계;
상기 절연층을 식각하여 상기 제1 및 제2 정렬마크를 형성하는 단계; 및
상기 절연층 상에 제2 실리콘 기판을 본딩하는 단계;를 구비하는 것이 바람직하다.
또한, 상기 제1 단계는,
상기 제1기판에서 상기 절연층의 반대측면에 상기 제1 및 제2 정렬마크에 해당되는 위치에 각각 마크를 형성하는 단계; 및
상기 제2기판에서 상기 절연층의 반대측면에 상기 제2 정렬마크에 해당하는 위치에 마크를 형성하는 단계;를 더 포함하는 것이 바람직하다.
본 발명에 따르면, 상기 제2 단계는,
상기 제1 정렬마크에 해당되는 위치에 형성된 마크를 기준으로 상기 제1기판을 식각할 수 있다.
상기 제4 단계는,
상기 제2 정렬마크에 해당되는 위치에 형성된 마크를 기준으로 상기 제2기판을 식각할 수 있다.
이하 도면을 참조하면서 본 발명에 따른 임베드된 정렬 마크를 이용한 양면 식각 방법의 바람직한 실시예를 설명한다. 이하의 실시예의 설명에서, 도면에 도시된 구성요소들은 필요에 따라 과장되게 표현되거나, 도면의 복잡성을 피하고 이해를 돕기 위해 특정 도면에서 생략될 수 있고, 이러한 변형된 도면 상의 표현은 본원 발명의 기술적 범위를 제한하지 않음을 밝힌다.
도 1은 본 발명을 설명하기 위한 도면으로서, 한국출원번호 제2004-83537호에 개시된 도면이다.
도 1을 참조하면, 광스캐너(100)는 스테이지(110) 및 구동프레임(120) 사이에 형성된 제1 구동콤전극들(111) 및 제1 고정콤전극들(121)과, 구동프레임(120)으로부터 연장된 제1부재(122)와, 고정프레임(130)으로부터 연장된 제2부재(132) 사이에 형성된 제2 구동콤전극들(123) 및 제2 고정콤전극들(133)에 의해서 2축구동을 한다. 상기 제1 및 제2 고정콤전극들(121, 133)은 베이스 기판(140)에 수직으로 형성되었으며, 제1 및 제2 구동콤전극들(111, 123)은 상기 제1 및 제2 고정콤전극들(121, 133)과 대응되게 베이스 기판(140)으로부터 이격되게 형성되어서 회동된다.
도 2는 도 1의 콤전극들의 구조를 개략적으로 도시한 단면도이다.
도 2를 참조하면, 프레임(210)은 제1실리콘층(201), 절연층(202), 및 제2실리콘층(203)이 적층되어서 형성된 SOI 기판(200)으로부터 식각되어서 형성되어 있 다. 프레임(210)은 도 1의 구동프레임(120), 고정프레임(130)에 대응될 수 있다. 제1 실리콘층(201)으로부터 형성된 구동콤전극(220)과, 제2 실리콘층(203)으로부터 형성된 고정콤전극(230)이 엇갈리게 형성되어 있다. 구동콤전극(220)과 고정콤전극(230) 사이의 간격(G1, G2)가 일정하게 형성되는 것이 매우 중요하다. 이 간격(G1,G2)에서 오차가 발생하면, 스테이지(110)의 회동운동이 정상적으로 작동하지 않을 수 있다. 상기 간격(G1, G2)을 일정하게 유지하기 위해서 제1 실리콘층(201) 및 제2 실리콘층(203)에서의 패터닝이 정렬 마크를 기준으로 패터닝 오차를 줄여야 한다.
도 3a 내지 도 3c는 도 2의 구조물을 제조하는 방법을 단계별로 보여주는 단면도이다.
도 3a를 참조하면, 제1실리콘층(301), 절연층(302), 및 제2실리콘층(303)이 순차적으로 적층된 SOI 기판(300)을 마련한다.
도 3b를 참조하면, 제2실리콘층(303)을 패터닝하여 제2실리콘층(303)에 형성되는 구조물인 고정콤전극(330), 프레임의 일부분(341)과 정렬마크(A)를 함께 형성한다. 정렬마크(A)는 식각된 부분이며, 정렬마크(A)를 포함하는 부분은 완성된 구조물로부터 제거된다.
도 3c를 참조하면, 상기 SOI 기판(300)의 제1실리콘층(301)이 상방을 향하도록 배치하고, 상기 정렬마크(A)를 기준으로 상기 제1실리콘층(301)의 구조물을 패터닝하여 제1실리콘층(301)에 형성되는 구조물인 구동콤전극(320), 프레임의 나머지 부분(342)을 형성한다. 이때 제1실리콘층(301)에도 정렬마크(A')를 형성할 수 있으며, 이어지는 구조물의 식각에서 상기 정렬마크(A')를 기준으로 패터닝을 수행할 수도 있다.
이어서, 노출된 절연층(302)을 선택적으로 식각하고, 정렬마크(A,A')가 형성된 부분을 스크라이빙하면, 도 2의 구조물이 형성된다.
상기 제조과정에서는 제2실리콘층(303)에 형성된 정렬마크(A)를 현미경으로 관찰하면서 제1실리콘층(301)을 관찰하는 다른 현미경으로 제1실리콘층(301)을 패터닝하는 과정에서 정렬 오차가 크게 증가할 수 있다.
도 4a 내지 도 4f는 본 발명의 바람직한 실시예에 따른 임베드된 정렬 마크를 이용한 양면 식각 방법을 설명하는 단계별 단면도이다.
도 4a를 참조하면, 제1기판(401), 예컨대 500 ㎛ 두께의 실리콘 기판 상에 절연층(402)을 증착한다. 상기 절연층(402)은 2 ㎛ 두께의 실리콘 산화물층일 수 있다.
이어서, 상기 절연층(402)을 패터닝하여 상기 절연층(402)에 복수의 정렬 마크(A1,A2)를 형성한다. 상기 정렬 마크는 후술하듯이 제1기판(401)의 정렬을 위한 제1정렬 마크(A1)와, 제2기판(403)의 정렬을 위한 제2 정렬 마크(A2)로 이루어진다. 상기 정렬마크(A1,A2)는 상기 절연층(402)이 식각된 부분이다. 이때, 상기 제1기판(401)에서 상기 제1 정렬마크(A1)의 반대측면에 상기 제1 정렬마크(A1)의 위치를 치핑한다. 도면부호 C1, C2는 치핑된 부분을 가리킨다.
도 4b를 참조하면, 상기 절연층(402) 상에 제2기판(403), 예컨대 500 ㎛ 두께의 실리콘 기판을 본딩한다. 이어서, 상기 제2기판(403)에서 상기 제2 정렬마크 의 반대측면에 상기 제2 정렬마크의 위치를 표시한다. 예컨대 치핑부분(C2)를 기준으로 제2기판(403)에 치핑부분(C3)를 형성한다. 상기 제1기판(401), 절연층(402) 및 제2기판(403)은 SOI 기판을 형성한다.
도 4c를 참조하면, 치핑부분(C3) 주위를 식각하여 상기 제2 정렬마크(A2)를 노출시킨다.
도 4d를 참조하면, 상기 제2 정렬마크(A2)를 기준으로 제2기판(403)에 형성되는 구조물인 고정콤전극(430)과, 프레임의 일부분(441)을 형성한다.
도 4e를 참조하면, 상기 제1기판(401)이 상방을 향하도록 배치한다. 치핑부분(C1) 주위를 식각하여 제1 정렬마크(A1)를 노출시킨다.
도 4f를 참조하면, 상기 제1 정렬마크(A1)를 기준으로 상기 제1기판(401)의 구조물인 구동콤전극(420)과 프레임의 남은 부분(442)를 형성한다.
이어서, 노출된 절연층(402)을 선택적으로 식각하고, 정렬마크(A1,A2)가 형성된 부분을 스크라이빙하면, 도 2의 구조물이 형성된다.
본 발명에 따른 제조방법에서는 한 번의 패터닝 과정으로 절연층에 형성된 정렬마크를 기준으로 상부 및 하부 구조물의 패터닝을 수행하기 때문에 상부 및 하부 구조물 사이의 정렬오차가 거의 발생되지 않는다.
상기와 같은 본 발명의 임베드된 정렬 마크를 이용한 양면 식각방법에 따르면, 상부 및 하부 구조물로 이루어진 MEMS 구조물에 있어서, 상기 상부 및 하부 구조물 사이의 정렬오차를 줄일 수 있으며, 따라서 콤전극들 사이의 갭을 정밀하게 형성할 수 있다. 이러한 식각방법은 MEMS 구조물의 상부 및 하부 구조물의 정밀한 제조에 유용하게 이용될 수 있다.
본 발명은 도면을 참조하여 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.

Claims (7)

  1. 상부를 형성하는 제1기판과, 하부를 형성하는 제2기판과, 상기 제1기판 및 상기 제2기판 사이의 절연층을 구비하며, 상기 절연층에 제1 정렬 마크 및 제2 정렬 마크가 임베드된 기판을 마련하는 제1단계;
    상기 제1기판의 제1면으로부터 상기 제1 정렬 마크가 노출되도록 상기 제1기판을 식각하는 제2단계;
    상기 노출된 제1 정렬마크를 기준으로 상기 제1기판을 식각하는 제3단계;
    상기 제2기판의 제2면으로부터 상기 제2 정렬마크가 노출되도록 상기 제2기판을 식각하는 제4단계;
    상기 노출된 제2 정렬마크를 기준으로 상기 제2기판을 식각하는 제5단계;를 구비하는 것을 특징으로 하는 임베드된 정렬 마크를 이용한 양면 식각방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 제1단계는,
    상기 제1기판을 마련하는 단계;
    상기 제1기판 상에 상기 절연층을 형성하는 단계;
    상기 절연층을 식각하여 상기 제1 및 제2 정렬마크를 형성하는 단계;
    상기 절연층 상에 제2 기판을 본딩하는 단계;를 구비하는 것을 특징으로 하는 양면 식각방법.
  5. 제 4 항에 있어서, 상기 제1 단계는,
    상기 제1기판에서 상기 절연층의 반대측면에 상기 제1 및 제2 정렬마크에 해당되는 위치에 각각 마크를 형성하는 단계; 및
    상기 제2기판에서 상기 절연층의 반대측면에 상기 제2 정렬마크에 해당하는 위치에 마크를 형성하는 단계;를 포함하는 것을 특징으로 하는 양면 식각방법.
  6. 제 5 항에 있어서, 상기 제2 단계는,
    상기 제1 정렬마크에 해당되는 위치에 형성된 마크를 기준으로 상기 제1기판을 식각하는 것을 특징으로 하는 양면 식각방법.
  7. 제 5 항에 있어서, 상기 제4 단계는,
    상기 제2 정렬마크에 해당되는 위치에 형성된 마크를 기준으로 상기 제2기판 을 식각하는 것을 특징으로 하는 양면 식각방법.
KR1020050116636A 2005-12-01 2005-12-01 임베드된 정렬 마크를 이용한 양면 식각 방법 KR100718141B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020050116636A KR100718141B1 (ko) 2005-12-01 2005-12-01 임베드된 정렬 마크를 이용한 양면 식각 방법
EP06254644A EP1792870A2 (en) 2005-12-01 2006-09-06 Double-sided etching method using embedded alignment mark
US11/528,619 US7413920B2 (en) 2005-12-01 2006-09-28 Double-sided etching method using embedded alignment mark
JP2006285455A JP2007152547A (ja) 2005-12-01 2006-10-19 埋め込み整列マークを利用した両面エッチング方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050116636A KR100718141B1 (ko) 2005-12-01 2005-12-01 임베드된 정렬 마크를 이용한 양면 식각 방법

Publications (1)

Publication Number Publication Date
KR100718141B1 true KR100718141B1 (ko) 2007-05-14

Family

ID=37866249

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050116636A KR100718141B1 (ko) 2005-12-01 2005-12-01 임베드된 정렬 마크를 이용한 양면 식각 방법

Country Status (4)

Country Link
US (1) US7413920B2 (ko)
EP (1) EP1792870A2 (ko)
JP (1) JP2007152547A (ko)
KR (1) KR100718141B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112558437A (zh) * 2020-12-18 2021-03-26 中国科学院光电技术研究所 一种双面少层超构表面器件的加工方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2435356B1 (en) 2009-05-24 2014-01-08 STMicroelectronics International N.V. A method for manufacturing a MOEMS apparatus having aligned structures in two planes
US10605859B2 (en) 2016-09-14 2020-03-31 Qualcomm Incorporated Visible alignment markers/landmarks for CAD-to-silicon backside image alignment
WO2021134688A1 (zh) * 2019-12-31 2021-07-08 瑞声声学科技(深圳)有限公司 一种制作mems驱动器的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05302182A (ja) * 1992-02-25 1993-11-16 Fuji Electric Co Ltd 櫛歯式アクチュエータの製造方法
US20030161021A1 (en) 2002-02-22 2003-08-28 Toshihide Norimatsu Light control device
EP1398766A2 (en) 2002-08-13 2004-03-17 Lg Electronics Inc. Micro-actuator, manufacturing method thereof, optical pickup head of optical recording/reproducing apparatus with micro-actuator and fabrication method thereof
EP1420449A1 (en) 2002-11-13 2004-05-19 ASML Netherlands B.V. Device manufacturing method with reversed alignment markers

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5658698A (en) * 1994-01-31 1997-08-19 Canon Kabushiki Kaisha Microstructure, process for manufacturing thereof and devices incorporating the same
DE102004044222A1 (de) * 2004-09-14 2006-03-16 Robert Bosch Gmbh Mikromechanisches Bauelement und entsprechendes Herstellungsverfahren
KR100624436B1 (ko) 2004-10-19 2006-09-15 삼성전자주식회사 2축 액츄에이터 및 그 제조방법
JP4724488B2 (ja) * 2005-02-25 2011-07-13 日立オートモティブシステムズ株式会社 集積化マイクロエレクトロメカニカルシステム
KR100668349B1 (ko) * 2005-12-01 2007-01-12 삼성전자주식회사 자기정렬된 콤전극 식각 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05302182A (ja) * 1992-02-25 1993-11-16 Fuji Electric Co Ltd 櫛歯式アクチュエータの製造方法
US20030161021A1 (en) 2002-02-22 2003-08-28 Toshihide Norimatsu Light control device
EP1398766A2 (en) 2002-08-13 2004-03-17 Lg Electronics Inc. Micro-actuator, manufacturing method thereof, optical pickup head of optical recording/reproducing apparatus with micro-actuator and fabrication method thereof
EP1420449A1 (en) 2002-11-13 2004-05-19 ASML Netherlands B.V. Device manufacturing method with reversed alignment markers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112558437A (zh) * 2020-12-18 2021-03-26 中国科学院光电技术研究所 一种双面少层超构表面器件的加工方法

Also Published As

Publication number Publication date
US20070128824A1 (en) 2007-06-07
JP2007152547A (ja) 2007-06-21
US7413920B2 (en) 2008-08-19
EP1792870A2 (en) 2007-06-06

Similar Documents

Publication Publication Date Title
KR100558319B1 (ko) 광 스위치 장치 및 그의 제조방법
KR100790878B1 (ko) 상하 구조가 디커플된 콤전극의 자기정렬 식각 방법
KR20090098801A (ko) 캡슐화 가능성을 갖는 마이크로미러 액튜에이터 및 그의 제조 방법
WO2015068399A1 (ja) 電子部品の製造方法
KR100718141B1 (ko) 임베드된 정렬 마크를 이용한 양면 식각 방법
JP2003329946A (ja) 光スイッチ
KR100668349B1 (ko) 자기정렬된 콤전극 식각 방법
JP2005519784A (ja) 絶縁物質に具現されたmemsコームアクチュエータとその製造方法
KR100446624B1 (ko) 양극접합 구조체 및 그 제조방법
US7348535B2 (en) Metal line structure of optical scanner and method of fabricating the same
JP4353039B2 (ja) 半導体構造の製造方法
JP3577693B2 (ja) 微小可動デバイスおよびその製造方法
US6894819B2 (en) Micromirror actuator and method of manufacturing the same
JP2008209616A (ja) 光偏向装置及びその製造方法
JP3418863B2 (ja) 光スイッチの製造方法
US7794610B2 (en) Optical components and production thereof
JP3942621B2 (ja) 静電駆動型光偏向素子
JP6453680B2 (ja) 光デバイス及び光デバイスの製造方法
JP3871118B2 (ja) マイクロデバイスの製造方法
JP2007212818A (ja) Memsデバイス、memsデバイスの製造方法
KR100647316B1 (ko) 광스캐너 배선 구조 및 제조방법
JP2004198519A (ja) 光スイッチ及びその製造方法
JP5496453B2 (ja) 複数個の空洞を有する積層構造ウエーハ及びその製造方法
KR20040033299A (ko) 양극접합을 이용한 광스캐너 및 그 제조방법
JP2013255975A (ja) 電子装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee