KR100717669B1

KR100717669B1 - 크로스 바아 장치, 제어 방법 및 기록 매체

Info

Publication number: KR100717669B1
Application number: KR20050069262A
Authority: KR
Inventors: 히데또 아라이; 노부유끼 스즈끼; 히데까즈 오사노; 슈 나까무라
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-03-18
Filing date: 2005-07-29
Publication date: 2007-05-14
Also published as: US7583706B2; EP1703412B1; EP1703412A2; EP1703412A3; JP2006262243A; KR20060101162A; JP4453915B2; CN100456276C; US20060209820A1; CN1834948A

Abstract

본 발명의 과제는 입력 큐부를 경유한 패킷 전송의 처리량을 패킷 워드 레벨로 향상시키는 것이다.

외부 클럭 주파수에 대해 내부 클럭 주파수를 1/2로 설정하는 동시에 외부 버스 폭에 대해 내부 버스 폭을 2배로 구성한다. 기입 제어부(74)는 바이패스부(52)와 스와프 회로부(64)를 제어하여 복수의 패킷을 수신한 경우, 각 수신 패킷의 헤더(H)가 짝수 큐(60)와 홀수 큐(62)의 각 패킷 저장 구획에 교대로 배치되도록 패킷 워드를 기입한다. 판독 제어부(76)는 짝수 큐(60)와 홀수 큐(62)로부터 2 워드 단위로 패킷 워드를 병렬적으로 판독한다.

바이패스부, 기입 제어부, 큐, 스와프 회로부, 래치부, 판독 제어부

Description

크로스 바아 장치, 제어 방법 및 기록 매체{CROSS BAR APPARATUS, METHOD FOR CONTROLLING THE SAME AND RECORDING MEDIUM}

도1은 본 발명의 원리 설명도.

도2는 본 발명의 크로스 바아 장치를 이용하는 회로 시스템의 설명도.

도3은 본 발명의 크로스 바아 장치의 회로 블럭도.

도4는 본 발명의 실시 형태가 되는 도3의 래치부와 입력 포트의 상세 구성의 회로도.

도5는 본 발명의 크로스 바아 장치에 있어서의 외부 버스와 내부 버스의 패킷 전송의 설명도.

도6은 수신 패킷을 짝수 큐와 홀수 큐에 교대로 기입하는 본 발명에 의한 큐 기입 처리의 설명도.

도7은 헤더의 짝수 수신 타이밍과 홀수 수신 타이밍에 의해 케이스 구분한 본 발명에 의한 큐 기입 패턴의 설명도,

도8은 동일 수신처의 수신 패킷이 연속된 경우의 큐 기입 처리의 설명도.

도9는 짝수 수신 타이밍의 패킷에 이어서 수신처가 다른 홀수 수신 타이밍의 패킷이 연속된 경우의 패킷 경계에서의 3 워드 동시 기입의 설명도.

도10은 입력 큐로부터 짝수 수신 타이밍의 패킷을 연속해서 판독하는 본 발 명의 처리를 종래와 대비하여 나타낸 설명도.

도11은 입력 큐로부터 홀수 수신 타이밍의 패킷을 연속해서 판독하는 본 발명의 처리를 종래와 대비하여 나타낸 설명도.

도12는 본 발명의 입력 큐에 대한 패킷 기입 처리의 흐름도.

도13은 도12에 계속되는 패킷 기입 처리의 흐름도.

도14는 도12의 흐름도에 있어서의 케이스 1과 케이스 2의 기입 처리의 설명도.

도15는 도12의 흐름도에 있어서의 케이스 3과 케이스 4의 기입 처리의 설명도.

도16은 도13의 흐름도에 있어서의 케이스 7과 케이스 8의 기입 처리의 설명도.

도17은 도13의 흐름도에 있어서의 케이스 9와 케이스 10의 기입 처리의 설명도.

도18은 종래의 크로스 바아 장치에 설치된 입력 큐부의 회로 블럭도.

도19는 짝수 수신 타이밍의 패킷을 큐에 기입하는 종래 처리의 설명도.

도20은 홀수 수신 타이밍의 패킷을 큐에 기입하는 종래 처리의 설명도.

도21은 입력 큐로부터 짝수 수신 타이밍의 패킷을 연속해서 판독하는 종래 처리의 설명도.

도22는 입력 큐로부터 홀수 수신 타이밍의 패킷을 연속해서 판독하는 종래 처리의 설명도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 크로스 바아 장치

12-1 내지 12-4 : LSI 모듈

16, 24 : 외부 버스

18 : 입력 포트

20 : 분할 선택부

22 : 출력 포트

26 : 패킷 수신부

28 : 래치부

28-1 : 짝수 래치부

28-2 : 홀수 래치부

30 : 입력 큐부

34 : 출력 큐부

35 : 패킷 송신부

36-1 : 제1 입력 큐부

36-2 : 제2 입력 큐부

36-3 : 제3 입력 큐부

36-4 : 제4 입력 큐부

37-1, 37-2 : 래치

38, 38-1, 38-2 : 내부 버스

40-1, 40-2 : 헤더부 통과 패스

42-1, 42-2 : 데이터부 통과 패스

44-1, 44-2 : 헤더 ECC 검출 정정부

46-1, 46-2 : 헤더 래치

48-1, 48-2 : 데이터 래치

50-1, 50-2, 66-1 내지 66-4, 68-1 내지 68-4, 70-1 내지 70-4 : 셀렉터

52 : 바이패스부

54, 56 : 통상 패스

55 : 바이패스 패스

58-1 : 입력 짝수 큐부

58-2 : 입력 홀수 큐부

60 : 짝수 큐

60-1 : 제1 짝수 큐

60-2 : 제2 짝수 큐

60-3 : 제3 짝수 큐

60-4 : 제4 짝수 큐

62 : 홀수 큐

62-1 : 제1 홀수 큐

62-2 : 제2 홀수 큐

62-3 : 제3 홀수 큐

62-4 : 제4 홀수 큐

64 : 스와프 회로부

70 : 제어부

74 : 기입 제어부

76 : 판독 제어부

78 : 외부 클럭

80, 100: 패킷 데이터

82-1 내지 82-8 : 패킷

84 : 짝수 수신 타이밍

86 : 홀수 수신 타이밍

88 : 내부 클럭

90, 90-1 내지 90-3, 106, 110, 116, 120 : 래치 입력 타이밍

92-1 내지 92-8 : 패킷 저장 구획

94, 98, 104 : 리드 패킷

108, 114, 121 : 스와프 패스

112, 122 : 바이패스 및 스와프 패스

[문헌 1] 일본 특허 공개 평9-81508호 공보

[문헌 2] 일본 특허 제2912340호 공보

본 발명은 MPU나 서브 시스템 등의 복수의 LSI 모듈 사이에서 데이터를 패킷에 의해 서로 전송하는 크로스 바아 장치, 제어 방법 및 프로그램에 관한 것으로, 특히 크로스 바아 내부의 입력 큐에 기입하는 데이터 패킷의 처리량을 향상시키는 크로스 바아 장치, 제어 방법 및 프로그램에 관한 것이다.

종래, 크로스 바아 장치는 다른 LSI 모듈 사이에서의 데이터 패킷을 중계하기 위한 기능을 갖고 있다. 이와 같은 크로스 바아 장치에 있어서는, LSI 모듈로부터 전송된 패킷을 저장하는 입력 큐를 내부에 구비하고 있고, 입력 큐에 수신처별로 나누어 수신 패킷을 기입한 후에, 전송처마다 설치한 출력 큐에 입력 큐로부터 판독한 패킷을 분할하여 선택하고, 출력 큐로부터 수신처의 LSI 모듈에 패킷을 송신하도록 하고 있다.

도18은 종래의 크로스 바아 장치에 설치된 입력 큐부의 블럭도이다. 도18에 있어서, 송신원의 LSI 모듈로부터 외부 클럭에 의해 외부 버스를 거쳐서 전송된 데이터 패킷은 도시하지 않은 패킷 수신부에서 수신된다. 여기서 LSI 모듈 사이에서 서로 패킷을 전송하는 외부 클럭 주파수에 대해 크로스 바아 장치의 내부 클럭 주파수를 1/2로 설정하고, 또한 외부 버스 폭에 대해 내부 버스 폭을 2배로 구성하고 있다. 예를 들어 외부 버스 폭이 36 비트이고, 병렬 내부 버스를 사용함으로써 내부 버스 폭은 72 비트가 된다. 또한 전송 패킷은 헤더와 복수 워드로 구성되고, 홀수 워드 길이로 하고 있다.

외부 버스로부터 패킷을 수신한 패킷 수신부는 외부 클럭에 의한 짝수 수신 타이밍과 홀수 수신 타이밍으로 나누어 수신 패킷의 헤더와 이에 이어지는 워드를 내부 버스에 병렬적으로 출력하여 짝수 수신 타이밍의 헤더 및 워드는 짝수 래치부(200)에 입력하고, 홀수 수신 타이밍의 헤더 및 워드는 홀수 래치부(202)에 입력한다.

짝수 래치부(200)는 입력 패스를 헤더부 통과 패스(204)와 데이터부 통과 패스(206)로 분기하여, 헤더부 통과 패스(204)에 헤더 ECC 검출 수정부(208)와 헤더 래치(210)를 설치하고, 데이터부 통과 패스(206)에는 데이터 래치(212)를 설치하여, 셀렉터(216)로부터 패스(215)에 의해 입력 큐부(230)에 입력하고 있다.

홀수 래치부(202)는 마찬가지로 입력 패스를 헤더부 통과 패스(217)와 데이터부 통과 패스(218)로 분기하여, 헤더부 통과 패스(217)에 헤더 ECC 검출 정정부(220)와 헤더 래치(222)를 설치하고, 데이터부 통과 패스(218)에는 데이터 래치(224)를 설치하여 셀렉터(226)로부터 패스(225)에 의해 입력 큐부(230)에 입력하고 있다.

헤더 ECC 검출 정정부(208, 220)에서는 패킷의 헤더의 오류를 검출하여 정정하고, 헤더 래치(210, 222)에 보유 지지한 후에 입력 큐부(230)에 기입한다. 동시에 헤더 ECC 검출 정정부(208, 220)는 헤더의 유효성을 검출하면, 헤더에 포함되는 데이터 길이의 정보를 기초로 데이터부 통과 패스(206, 218)를 통해서 데이터 길이분의 패킷 워드를 선택하여 입력 큐부(230)로 보낸다.

입력 큐부(230)에는 짝수 입력 큐부(232)와 홀수 큐부(234)가 설치된다. 짝 수 입력 큐부(232)에는 수신처가 겹치는 비율을 줄여 처리량을 개선하기 위해, 4개로 분할한 전송 수신처 그룹마다 FIFO 버퍼를 이용한 제1 짝수 큐(236-1), 제2 짝수 큐(236-2), 제3 짝수 큐(236-3), 제4 짝수 큐(236-4)를 설치하고 있다. 마찬가지로, 홀수 입력 큐부(234)에도 4개로 분할한 전송 수신처 그룹마다 마찬가지로 제1 홀수 큐(238-1), 제2 홀수 큐(238-2), 제3 홀수 큐(238-3), 제4 홀수 큐(238-4)가 설치된다.

여기서 입력 큐부(230)를 전송 수신처마다 보면, 예를 들어 제1 전송처 그룹을 예로 들면, 수신 패킷의 헤더 및 이에 이어지는 패킷 워드의 수신 타이밍이 외부 클럭 주파수의 짝수 수신 타이밍인 경우에 기입하는 제1 짝수 큐(236-1)와 홀수 수신 타이밍인 경우에 기입하는 제1 홀수 큐(238-1)의 2개의 큐로 구성하고 있다.

마찬가지로, 제2 전송 수신처 그룹은 제2 짝수 큐(236-2)와 제2 홀수 큐(238-2)의 2개의 큐로 구성하고, 제3 전송 수신처 그룹은 제3 짝수 큐(236-3)와 제3 홀수 큐(238-3)의 2개의 큐로 구성하고, 또한 제4 전송 수신처 그룹은 제4 짝수 큐(236-4)와 제4 홀수 큐(238-4)의 2개의 큐로 구성하고 있다.

또한 입력 큐부(230)에 설치한 각 큐(236-1 내지 236-4, 238-1 내지 238-4)는 1 클럭에서 라이트와 리드를 할 수 있는 레지스터 파일을 사용하여, 최대 8개의 패킷을 저장할 수 있도록 8단의 패킷 저장 구획으로 이루어지는 구조를 취하고 있다.

도19는 헤더가 외부 클럭의 짝수 수신 타이밍이 되는 패킷의 래치 타이밍과 입력 큐부에의 기입을 도19의 제1 수신처 전송 그룹의 짝수 래치부(200), 홀수 래 치부(202), 제1 짝수 큐(236-1), 제1 홀수 큐(238-1)에 대해 나타내고 있다. 또, 짝수 래치부(200)와 홀수 래치부(202)는 헤더 래치와 데이터 래치를 구비하지만, 설명을 간단히 하기 위해 1개의 래치로 나타내고 있다.

도19에 있어서, 외부 클럭에 동기하여 헤더(H)와 데이터 워드(D0 내지 D7)를 구비한 9 워드 길이의 패킷을 수신했다고 하자. 여기서 헤더(H), 워드(D1, D3, D5, D7)는 외부 클럭의 짝수 타이밍에서 수신되고 있으므로 짝수 래치부(200)에 차례로 입력되고, 한편 워드(D0, D2, D4, D6)는 외부 클럭의 홀수 타이밍에서 수신되고 있으므로 홀수 래치부(202)에 차례로 입력된다. 이 때문에 짝수 래치부(200)와 홀수 래치부(202)는 수신 패킷의 헤더를 포함하는 패킷 워드를 2 워드씩 차례로 래치하고, 래치마다 패스(215, 225)를 사용하여 제1 짝수 큐(236-1)와 제1 홀수 큐(238-1)에 대해 2 워드 단위로 기입한다. 패킷 마지막의 패킷 워드(D7)는 제1 짝수 큐(236-1)에 대한 1 워드의 기입이 된다.

도20은 헤더가 외부 클럭의 홀수 타이밍이 되는 수신 패킷의 래치 타이밍과 입력 큐부에의 기입을 나타내고 있다. 여기서 헤더(H), 워드(D1, D3, D5, D7)는 외부 클럭의 홀수 수신 타이밍에서 수신되고 있으므로 홀수 래치부(202)에 차례로 입력되고, 한편 워드(D0, D2, D4, D6)는 외부 클럭의 짝수 타이밍에서 수신되고 있으므로 짝수 래치부(200)에 차례로 입력된다.

수신 패킷의 선두의 헤더(H)에 대해서는 홀수 래치부(202)에 래치되었을 때 짝수 래치부(200)에는 데이터가 없으므로, 헤더(H)는 제1 홀수 큐(238-1)에 대한 1 워드 기입이 된다. 헤더(H)에 이어지는 패킷 워드(D0 내지 D7)에 대해서는, 짝수 래치부(100)와 홀수 래치부(102)에 2 워드씩 차례로 래치되므로, 래치마다 패스(215, 225)를 사용하여 제1 짝수 큐(236-1)와 제1 홀수 큐(238-1)에 대해 2 워드 단위로 기입한다.

[특허문헌 1] 일본 특허 공개 평9-81508호 공보

[특허문헌 2] 일본 특허 제2912340호 공보

그러나, 이와 같은 종래의 입력 큐부에 대한 수신 패킷의 기입에 있어서는, 동일 수신처에의 홀수 워드 길이의 패킷이 연속되는 경우에 큐에의 기입 타이밍에 의해 입력 큐부로부터 패킷을 판독하여 전송할 때에, 패킷 사이에 간극이 생기는 경우가 있어 처리량이 저하되는 문제가 있다.

도21은 동일 수신처에 대한 5 워드 길이의 패킷이 외부 클럭의 짝수 타이밍에서 연속해서 수신되었을 때의 제1 짝수 큐(236-1)와 제1 홀수 큐(238-1)에 대한 기입 상태이다. 최초의 수신 패킷에 대해서는, 헤더(H) 및 패킷 워드(D1, D3)는 외부 클럭의 짝수 타이밍에서 수신되고 있으므로 제1 짝수 큐(236-1)에 기입되고, 패킷 워드(D0, D2)는 외부 클럭의 홀수 타이밍에서 수신되고 있으므로 제1 홀수 큐(238-1)에 기입되고 있다. 다음의 수신 패킷에 대해서도 마찬가지다.

이와 같이 외부 클럭의 짝수 타이밍에서 연속해서 수신한 패킷을 저장한 입력 큐부로부터 패킷을 판독하는 경우, 리드 포인터(P1 내지 P3)를 설정하여 판독한다. 이 경우, 리드 포인터(P1, P2)에 대해서는 2 워드의 병렬 판독이 되지만, 마지막의 패킷 데이터(D3)에 대해서는 리드 포인터(P3)에 의한 1 워드 판독이 되고, 패킷을 연속해서 판독한 경우의 리드 패킷(240)의 패킷 사이에 데이터가 존재하지 않는 공간(242)이 발생하여 처리량이 저하된다.

도22는 외부 클럭의 홀수 타이밍에서 연속해서 수신한 동일 수신처의 패킷을 저장한 입력 큐부로부터 패킷을 판독한 경우로, 리드 포인터(P1 내지 P3)를 설정하여 판독하지만, 포인터 리드(P1)에 의한 헤더(H)의 판독이 1 워드 판독이 되고, 패킷을 연속해서 판독한 경우의 리드 패킷(244)의 패킷 사이에 데이터가 존재하지 않는 공간(246)이 발생하여 처리량이 저하된다.

본 발명은 입력 큐부를 경유한 패킷 전송의 처리량을 패킷 워드 레벨로 향상시키는 크로스 바아 장치, 제어 방법 및 프로그램을 제공하는 것을 목적으로 한다.

도1은 본 발명의 원리 설명이다. 본 발명은 크로스 바아 장치를 제공한다.

본 발명은 복수의 모듈 사이에서 서로 패킷을 전송하는 외부 클럭 주파수에 대해 내부 클럭 주파수를 1/2로 설정하는 동시에 외부 버스 폭에 대해 내부 버스 폭을 2배로 구성하고, 수신 패킷을 수신처별로 나누어 저장한 후에 판독하는 크로스 바아 장치에 있어서,

외부 클럭에 동기하여 워드 단위로 전송된 패킷을 수신하는 동시에 패킷의 헤더를 포함하는 복수의 패킷 워드를 외부 클럭의 짝수 수신 타이밍과 홀수 수신 타이밍으로 나누어 내부 클럭에 동기하여 병렬 출력하는 패킷 수신부와,

패킷 수신부로부터 출력된 짝수 수신 타이밍의 패킷 워드를 래치하는 짝수 래치부와,

패킷 수신부로부터 출력된 홀수 수신 타이밍의 패킷 워드를 래치하는 홀수 래치부와,

짝수 래치부로부터 출력된 짝수 수신 타이밍의 패킷 워드를 패킷 단위로 기입하는 복수단의 패킷 저장 구획을 복수단 구비한 수신처마다의 짝수 큐와,

홀수 래치부로부터 출력된 홀수 수신 타이밍의 패킷 워드를 패킷 단위로 기입하는 복수단의 패킷 저장 구획을 구비한 수신처마다의 홀수 큐와,

짝수 래치부를 바이패스하는 바이패스부와,

짝수 래치부 및 바이패스부의 출력을 홀수 큐부로 스와프하는 동시에, 홀수 래치부의 출력을 짝수 큐부로 스와프하는 스와프 회로부와,

복수의 패킷을 연속해서 수신한 경우, 각 수신 패킷의 헤더가 짝수 큐와 홀수 큐의 각 패킷 저장 구획에 교대로 배치되도록 패킷 워드를 기입하는 기입 제어부와,

짝수 큐와 상기 홀수 큐로부터 2 워드 단위로 패킷 워드를 병렬적으로 판독하는 판독 제어부를 구비한 것을 특징으로 한다.

여기서, 간헐적으로 수신하는 패킷의 헤더 수신 타이밍 및 연속적으로 수신하는 선두 패킷의 헤더 수신 타이밍을 외부 클럭의 짝수 수신 타이밍으로 한다.

기입 제어부는 복수의 패킷을 간헐적 또는 연속해서 수신한 경우, 홀수번째의 수신 패킷의 헤더를 짝수 큐의 홀수단의 패킷 저장 구획에 차례로 배치하고, 또한 짝수번째의 수신 패킷의 헤더를 홀수 큐의 짝수단의 패킷 저장 구획에 차례로 배치하도록 패킷 워드를 기입한다.

짝수 큐 및 상기 홀수 큐로서 8단 구성의 패킷 저장 구획을 구비한 경우, 기입 제어부는 1번째, 3번째, 5번째 및 7번째의 수신 패킷의 헤더를 짝수 큐의 1째단, 3째단, 5째단 및 7째단의 패킷 저장 구획에 차례로 배치하고, 또한 2번째, 4번째, 6번째 및 8번째의 수신 패킷의 헤더를 홀수 큐의 2째단, 4째단, 6째단 및 8째단의 패킷 저장 구획에 차례로 배치하도록 패킷 워드를 기입한다.

기입 제어부는 수신처가 다른 패킷을 간헐적 또는 연속적으로 수신하였을 때에 다음과 같이 처리한다.

(케이스 1)

수신 패킷의 헤더가 짝수 수신 타이밍이고, 짝수 큐와 홀수 큐의 패킷 저장 구획이 홀수단인 경우, 짝수 래치부에서 래치한 짝수 수신 타이밍의 헤더를 포함하는 패킷 워드를 짝수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하는 동시에, 홀수 래치부에서 래치한 홀수 수신 타이밍의 패킷 워드를 홀수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입한다.

(케이스 2)

수신 패킷의 헤더가 짝수 수신 타이밍이고, 짝수 큐와 홀수 큐의 패킷 저장 구획이 짝수단인 경우, 상기 짝수 래치부에서 래치한 짝수 수신 타이밍의 헤더를 포함하는 패킷 워드를 스와프하여 상기 홀수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 동시에, 상기 홀수 래치부에서 래치한 홀수 수신 타이밍의 패킷 워드를 스와프하여 상기 짝수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입한다.

기입 제어부는 수신처가 다른 패킷을 간헐적 또는 연속적으로 수신하였을 때 에 다음과 같이 처리한다.

(케이스 3)

수신 패킷의 헤더가 홀수 수신 타이밍에서 짝수 큐와 홀수 큐의 패킷 저장 구획이 홀수단인 경우, 홀수 래치부에서 래치한 홀수 수신 타이밍의 헤더를 포함하는 패킷 워드를 스와프하여 짝수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하는 동시에, 바이패스부에 의해 바이패스하고 또한 스와프하여 얻게 된 짝수 수신 타이밍의 패킷 워드를 홀수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입한다.

(케이스 4)

수신 패킷의 헤더가 홀수 수신 타이밍에서 짝수 큐와 홀수 큐의 패킷 저장 구획이 짝수단인 경우, 홀수 래치부에서 래치한 홀수 수신 타이밍의 헤더를 포함하는 패킷 워드를 홀수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하는 동시에, 바이패스부에서 바이패스한 짝수 수신 타이밍의 패킷 워드를 짝수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입한다.

(3 워드 동시 기입)

기입 제어부는 헤더가 짝수 수신 타이밍의 제1 수신처 패킷에 이어서 헤더가 홀수 수신 타이밍의 수신처가 다른 제2 수신처 패킷을 연속해서 수신하였을 때에, 제1 수신처 패킷과 제2 수신처 패킷의 경계 부분에 대해,

(1) 짝수 래치부에서 래치한 제1 수신처 패킷의 최종 패킷 워드를 제1 수신처에 대응한 짝수 큐에 기입하고,

(2) 홀수 래치부에서 래치한 제2 수신처 패킷의 헤더를 스와프하여 제2 수신 처에 대응한 짝수 큐에 기입하고, 또한,

(3) 제1 바이패스부로부터 얻게 된 상기 제2 수신처 패킷의 헤더의 다음 패킷 워드를 스와프하여 제2 수신처에 대응한 홀수 큐에 기입한다는 3 패킷 워드의 동시 기입을 행한다.

기입 제어부는 수신처가 동일한 패킷을 연속적으로 수신하였을 때에 다음과 같이 처리한다.

(케이스 5)

수신 패킷의 헤더가 짝수 수신 타이밍에서 짝수 큐와 홀수 큐의 패킷 저장 구획이 홀수단인 경우, 짝수 래치부에서 래치한 짝수 수신 타이밍의 헤더를 포함하는 패킷 워드를 짝수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하는 동시에, 홀수 래치부에서 래치한 홀수 수신 타이밍의 패킷 워드를 홀수 큐에 있어서의 홀수단의 패킷 구획에 기입한다.

(케이스 6)

수신 패킷의 헤더가 짝수 수신 타이밍에서 짝수 큐와 홀수 큐의 패킷 저장 구획이 짝수단인 경우, 짝수 래치부에서 래치한 짝수 수신 타이밍의 헤더를 포함하는 패킷 워드를 스와프하여 홀수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 동시에, 홀수 래치부에서 래치한 홀수 수신 타이밍의 패킷 워드를 스와프하여 짝수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입한다.

기입 제어부는 수신처가 동일한 패킷을 연속적으로 수신하였을 때에, 수신 패킷의 헤더가 홀수 수신 타이밍인 경우이고, 또한 전단 패킷의 헤더가 짝수 수신 타이밍인 경우 다음과 같이 처리한다.

(케이스 7)

짝수 큐와 홀수 큐의 패킷 저장 구획이 홀수단이 되는 경우, 홀수 래치부에서 래치한 홀수 수신 타이밍의 헤더를 포함하는 패킷 워드를 스와프하여 짝수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하는 동시에, 짝수 래치부에서 래치한 짝수 수신 타이밍의 패킷 워드를 스와프하여 상기 짝수 큐에 있어서의 홀수단의 패킷 구획에 기입한다.

(케이스 8)

짝수 큐와 홀수 큐의 패킷 저장 구획이 짝수단이 되는 경우, 홀수 래치부에서 래치한 홀수 수신 타이밍의 헤더를 포함하는 패킷 워드를 홀수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 동시에, 짝수 래치부에서 래치한 짝수 수신 타이밍의 패킷 워드를 짝수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입한다.

기입 제어부는 수신처가 동일한 패킷을 연속적으로 수신하였을 때에, 수신 패킷의 헤더가 홀수 수신 타이밍이고, 또한 전단 패킷의 헤더가 홀수 수신 타이밍인 경우, 다음과 같이 처리한다.

(케이스 9)

짝수 큐와 홀수 큐의 패킷 저장 구획이 홀수단이 되는 경우, 홀수 래치부에서 래치한 홀수 수신 타이밍의 헤더를 포함하는 패킷 워드를 스와프하여 짝수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하는 동시에, 짝수 래치부에서 래치한 짝수 수신 타이밍의 패킷 워드를 바이패스부에서 바이패스하고 또한 스와프하여 홀수 큐에 있어서의 홀수단의 패킷 구획에 기입한다.

(케이스 10)

기입 제어부는,

짝수 래치부와 홀수 래치부에 헤더를 포함하는 패킷 워드가 2 워드 래치된 타이밍,

짝수 래치부와 홀수 래치부에 헤더를 포함하는 패킷 워드가 2 워드 래치되고 또한 스와프된 타이밍, 또는

홀수 래치부에 헤더를 포함하는 패킷 워드가 래치되고 또한 바이패스부로부터 바이패스된 패킷 워드가 출력된 타이밍 중 어느 하나에 짝수 큐와 홀수 큐에 2 워드의 패킷 워드를 병렬적으로 기입한다.

판독 제어부는,

짝수 큐와 홀수 큐의 홀수단의 패킷 저장 구획으로부터 2 워드 단위로 패킷 워드를 병렬적으로 판독하고,

다음 짝수단의 패킷 수납 구획의 경계 부분에서는 선행하는 홀수단의 패킷 저장 구획의 최종 워드와 후속하는 짝수단의 패킷 저장 구획의 헤더와의 2 워드를 병렬적으로 판독하고,

헤더를 판독한 후의 짝수단의 패킷 수납 구획의 나머지 패킷 워드에 대해서는, 짝수 큐와 상기 홀수 큐에 있어서의 짝수단의 패킷 저장 구획의 1 워드 어긋난 위치로부터 2 워드 단위를 패킷 워드를 병렬적으로 판독하고, 이후 이것을 반복한다.

(방법)

본 발명은 크로스 바아 장치의 제어 방법을 제공한다. 본 발명은 복수의 모듈 사이에서 서로 패킷을 전송하는 외부 클럭 주파수에 대해 내부 클럭 주파수를 1/2로 설정하는 동시에 외부 버스 폭에 대해 내부 버스 폭을 2배로 구성하고, 수신 패킷을 수신처별로 나누어 저장한 후에 판독하는 크로스 바아 장치의 제어 방법에 있어서,

외부 클럭에 동기하여 워드 단위로 전송된 패킷을 수신하는 동시에 패킷의 헤더를 포함하는 복수의 패킷 워드를 외부 클럭의 짝수 수신 타이밍과 홀수 수신 타이밍으로 나누어 내부 클럭에 동기하여 병렬 출력하는 패킷 수신 스텝과,

패킷 수신 스텝으로부터 출력된 짝수 수신 타이밍의 패킷 워드를 짝수 래치부에 래치하는 짝수 래치 스텝과,

패킷 수신 스텝으로부터 출력된 홀수 수신 타이밍의 패킷 워드를 홀수 래치부에 래치하는 홀수 래치 스텝과,

짝수 래치부로부터 출력된 짝수 수신 타이밍의 패킷 워드를 복수단의 패킷 저장 구획을 구비한 수신처마다의 짝수 큐에 패킷 단위로 기입하는 짝수 큐 스텝과, 홀수 래치부로부터 출력된 홀수 수신 타이밍의 패킷 워드를 복수단의 패킷 저 장 구획을 구비한 수신처마다의 홀수 큐에 패킷 단위로 기입하는 홀수 큐 스텝과,

짝수 래치부를 바이패스하는 바이패스 스텝과,

짝수 래치부 및 바이패스부의 출력을 홀수 큐로 스와프하는 동시에, 홀수 래치부의 출력을 짝수 큐로 스와프하는 스와프 스텝과,

복수의 패킷을 연속해서 수신한 경우, 각 수신 패킷의 헤더가 짝수 큐와 홀수 큐의 각 패킷 저장 구획에 교대로 배치되도록 패킷 워드를 기입하는 기입 제어 스텝과,

짝수 큐와 홀수 큐로부터 2 워드 단위로 패킷 워드를 병렬적으로 판독하는 판독 제어 스텝을 구비한 것을 특징으로 한다.

(프로그램)

본 발명은 크로스 바아 장치의 컴퓨터에서 실행되는 프로그램을 제공한다. 본 발명의 프로그램은 복수의 모듈 사이에서 서로 패킷을 전송하는 외부 클럭 주파수에 대해 내부 클럭 주파수를 1/2로 설정하는 동시에 외부 버스 폭에 대해 내부 버스 폭을 2배로 구성하고, 수신 패킷을 수신처별로 나누어 저장한 후에 판독하는 크로스 바아 장치의 컴퓨터에,

짝수 래치부로부터 출력된 짝수 수신 타이밍의 패킷 워드를 복수단의 패킷 저장 구획을 구비한 수신처마다의 짝수 큐에 패킷 단위로 기입하는 짝수 큐 스텝과,

홀수 래치부로부터 출력된 홀수 수신 타이밍의 패킷 워드를 복수단의 패킷 저장 구획을 구비한 수신처마다의 홀수 큐에 패킷 단위로 기입하는 홀수 큐 스텝과,

짝수 래치부를 바이패스하는 바이패스 스텝과,

짝수 큐와 홀수 큐로부터 2 워드 단위로 패킷 워드를 병렬적으로 판독하는 판독 제어 스텝을 실행시키는 것을 특징으로 한다.

또, 본 발명의 크로스 바아 장치의 제어 방법 및 프로그램의 상세한 것은, 본 발명의 크로스 바아 장치인 경우와 기본적으로 동일해진다.

도2는 본 발명의 크로스 바아 장치를 이용하는 정보 처리 시스템의 설명도이다. 도2에 있어서, 본 발명의 크로스 바아 장치(10)는, 본 예에 있어서는 MPU나 입출력 서브 시스템 등을 구성하는 LSI 모듈(12-1, 12-2, 12-3, 12-4) 사이를 외부 버스에 의해 접속하여, LSI 모듈(12-1 내지 12-4)로부터 자기를 포함하는 다른 모듈을 수신처로 하는 데이터 패킷(이하, 단순히「패킷」이라 함)을 수신하여 내부의 입력 큐부에 저장하고, 이어서 입력 큐부로부터 판독하여 전송처마다 나누어 출력 큐부에 저장한 후에 상대처에 전송한다.

도3은 본 발명에 의한 크로스 바아 장치의 회로 블럭도이다. 크로스 바아 장치(10)는 입력 포트(18), 분할 선택부(20) 및 출력 포트(22)로 구성된다. 입력 포트(18)에는 도2에 도시한 LSI 모듈(12-1 내지 12-4)로부터의 4개의 외부 버스(16)가 출력된다. 또한 출력 포트(22)로부터는 도2의 LSI 모듈(12-1 내지 12-4)에 대한 출력용 외부 버스(24)가 접속되어 있다.

입력 포트(18)에는 외부 버스(16)의 접속측으로부터 패킷 수신부(26), 래치부(28), 입력 큐부(30)가 설치되어 있다. 크로스 바아 장치(10)에 접속된 외부 버스(16)는 외부 클럭에 의해 각 LSI 모듈로부터의 패킷을 패킷의 워드 단위로 전송하고 있고, 외부 버스(16)의 클럭 주파수는 예를 들어 1.3 ㎓이고, 버스 폭은 36 비트(4 바이트)로 되어 있다.

이에 대해 크로스 바아 장치(10)의 내부 버스는 내부 클럭에 의해 패킷을 전송하고 있고, 내부 클럭의 클럭 주파수는 외부 클럭 주파수의 절반인 667 ㎒이고, 버스 폭은 36 비트 버스를 병렬로 설치함으로써 2배의 72 비트(8 바이트)로 하고 있다.

패킷 수신부(26)는 외부 클럭에 동기하여 LSI 모듈로부터 워드 단위로 전송 된 패킷을 수신하면, 패킷의 헤더를 포함하는 복수의 패킷 워드를 외부 클럭의 짝수 수신 타이밍과 홀수 수신 타이밍으로 나누어, 내부 클럭에 동기하여 병렬적으로 출력한다. 패킷 수신부(26)에 이어서 설치한 래치부(28)는 입력 큐부(30)에 수신 패킷의 헤더 및 이에 이어지는 패킷 워드를 원칙으로 하여 2 워드 단위로 기입하기 위한 래치를 행한다. 또한 헤더에 대해서는 ECC 검출 정정을 행한다.

입력 큐부(30)에는 수신처가 되는 4개의 LSI 모듈(12-1 내지 12-4)에 대응하여, 제1 입력 큐부(36-1), 제2 입력 큐부(36-2), 제3 입력 큐부(36-3) 및 제4 입력 큐부(36-4)가 설치되어 있다. 또한 각 입력 큐부(36-1 내지 36-4)는 제1 입력 큐부(36-1)에 도시한 바와 같이 홀수 큐와 짝수 큐의 2개의 큐를 구비하고 있다.

분할 선택부(20)는 입력 큐부(30)에 있어서, 제1 입력 큐부(36-1) 내지 제4 입력 큐부(36-4)로 나누어 수신처마다 저장된 수신 패킷을 판독하고, 상대처마다 분할 선택하여 출력 포트(22)에 출력한다. 출력 포트(22)에는 출력 큐부(34)와 패킷 송신부(35)가 설치되어 있다. 출력 큐부(34)는 수신처로의 전송 타이밍을 취하기 위해 패킷을 저장한 후, 연속적으로 판독하여 패킷 송신부(35)에서 외부 클럭에 동기한 패킷으로 재구성하고, 대응하는 외부 버스(24)로부터 상대처의 LSI 모듈에 대해 패킷을 전송한다.

도4는 본 발명의 실시 형태가 되는 도3의 입력 포트(18)에 설치한 래치부(28) 및 입력 큐부의 상세 구성의 회로 블럭도이다. 도4에 있어서, 래치부(28)는 짝수 래치부(28-1)와 홀수 래치부(28-2)로 구성된다. 또한 입력 큐부(30)는 입력 짝수 큐부(58-1)와 입력 홀수 큐부(58-2)로 구성된다.

짝수 래치부(28-1)에는 입력단의 래치(37-1)에 이어서 헤더부 통과 패스(40-1), 데이터부 통과 패스(42-1), 또한 바이패스부(52)의 3개의 패스에 내부 버스를 분기하고 있다. 헤더부 통과 패스(40-1)에는 헤더 ECC 검출 정정부(44-1), 헤더 래치(46-1)가 설치되고, 데이터부 통과 패스(42-1)에는 데이터 래치(48-1)가 설치되어 있다.

헤더 래치(46-1) 및 데이터 래치(48-1)의 출력은 셀렉터(50-1)에 입력되고, 셀렉터(50-1)로부터의 패스는 통상 패스(54)로서 입력 짝수 큐부(58-1)에 부여되고 있다. 바이패스부(52)는 헤더 래치(46-1) 및 데이터 래치(48-1)를 바이패스하고 있고, 이에 의해 헤더 래치(46-1)에 헤더가 래치된 타이밍보다 하나 뒤인 타이밍의 데이터를 바이패스부(52)로부터 출력할 수 있다.

마찬가지로, 데이터 래치(48-1)에 대해서도, 패킷 워드를 보유 지지한 상태에서 다음 타이밍에서 얻게 되는 패킷 워드를 바이패스부(52)로부터 출력할 수 있도록 하고 있다. 바이패스부(52)의 입력 큐부(30)에 대한 패스는 바이패스 패스(55)로서 나타내고 있다.

한편, 홀수 래치부(28-2)는 입력단의 래치(37-2)로부터의 내부 버스를 헤더부 통과 패스(40-2)와 데이터부 통과 패스(42-2)의 2개의 내부 버스로 분기하여, 헤더부 통과 패스(40-2)에는 헤더 ECC 검출 정정부(44-2)와 헤더 래치(46-2)를 설치하고, 데이터부 통과 패스(42-2)에는 데이터 래치(48-2)를 설치하여 각각 셀렉터(50-2)에 입력하고, 셀렉터(50-2)의 출력을 통상 패스(56)로서 입력 홀수 큐부(58-2)에 접속하고 있다. 이 홀수 래치부(28-2)는 바이패스부(52)를 설치하지 않은 점 이외에는 짝수 래치부(28-1)와 동일한 구성이다.

입력 큐부(30)에 설치한 입력 짝수 큐부(58-1)에는 도2에 도시한 수신처가 되는 LSI 모듈(12-1 내지 12-4)에 대응하여, 제1 짝수 큐(60-1), 제2 짝수 큐(60-2), 제3 짝수 큐(60-3), 제4 짝수 큐(60-4)가 설치되고, 짝수 래치부(28-1)로부터의 통상 패스(54)를 병렬적으로 입력하고 있다.

한편, 입력 홀수 큐부(58-2)도 도2의 LSI 모듈(12-1 내지 12-4)에 대응하여, 제1 홀수 큐(62-1), 제2 홀수 큐(62-2), 제3 홀수 큐(62-3) 및 제4 홀수 큐(62-4)를 설치하고 있고, 홀수 래치부(28-2)로부터의 통상 패스(56)를 병렬적으로 입력하고 있다.

또한 입력 큐부(30)에는 스와프 회로부(64)가 설치된다. 스와프 회로부(64)는 입력 짝수 큐부(58-1)측에 설치한 셀렉터(66-1 내지 66-4), 셀렉터(68-1 내지 68-4) 및 입력 홀수 큐부(58-2)측에 설치한 셀렉터(70-1 내지 70-4)와, 이들에 대한 입출력측의 패스 접속으로 구성된다.

즉, 짝수 래치부(28-1)로부터의 통상 패스(54)는 셀렉터(66-1 내지 66-4)를 거쳐서 셀렉터(68-1 내지 68-4)에 각각 병렬적으로 입력하는 동시에, 입력 홀수 큐부(58-2)측에 분기하여 셀렉터(70-1 내지 70-4)에 입력하고 있다.

또한 홀수 래치부(28-2)로부터의 통상 패스(56)에 대해서도 입력 홀수 큐부(58-2)의 셀렉터(70-1 내지 70-4)에 입력하는 동시에, 입력 짝수 큐부(58-1)측으로 분기한 후에 셀렉터(68-1 내지 68-4)에 입력하고 있다. 이에 의해, 통상 패스(54)로부터의 패킷을 본래의 입력 짝수 큐부(58-1)에 저장하는 이외에, 스와프 회로부 (64)에 의한 스와프 동작(교환 동작)으로 입력 홀수 큐부(58-2)측으로 절환하여 저장할 수 있다. 이 점은 홀수 래치부(28-2)로부터의 통상 패스(56)에 대해서도 마찬가지다.

또한, 짝수 래치부(28-1)에 설치한 바이패스부(52)로부터의 바이패스 패스(55)에 대해서도, 셀렉터(66-1 내지 66-4)에 입력함으로써 입력 짝수 큐부(58-1)측으로의 저장 이외에 입력 홀수 큐부(58-2)측으로 스와프하여 저장하는 것이 가능하다.

여기서 제1 짝수 큐(60-1) 내지 제4 짝수 큐(60-4) 및 제1 홀수 큐(62-1) 내지 제4 홀수 큐(62-4)의 각각은 선입력 후출력이 되는 FIFO 버퍼로 구성되어 있고, 8개의 패킷을 저장 가능한 8단의 패킷 수납 구획을 구비하고 있다. 각 패킷 수납 구획 내에 대한 기입과 판독은 패킷을 구성하는 헤더 및 패킷 워드의 워드 단위로 행해지고, 워드 단위의 기입 및 판독은 내부 클럭의 1 클럭으로 기입 및 판독을 할 수 있는 1 리드 및 1 라이트의 레지스터 파일이다.

또한, 래치부(28) 및 입력 큐부(30)에 대해서는 제어부(72)가 설치되어 있고, 제어부(72)에는 입력 큐부(30)에 대한 기입 제어부(74)와 판독 제어부(76)를 설치하고 있다. 기입 제어부(74)는 복수의 패킷을 수신하였을 때에 각 수신 패킷의 헤더가 짝수 큐와 홀수 큐의 각 패킷 저장 구획에 교대로 배치되도록 워드 단위의 기입을 실행한다.

이로 인해 본 발명에 있어서는, 연속적 또는 간헐적으로 수신하는 패킷에 대해 선두 패킷의 헤더는 반드시 외부 클럭의 짝수 수신 타이밍이 되고, 따라서 선두 패킷의 헤더는 입력 짝수 큐부(58-1)측이 대응하는 짝수 큐에 저장된다. 그리고 2번째 이후의 패킷의 헤더에 대해서는, 선두가 짝수 큐이므로, 다음 패킷은 홀수 큐, 다음은 짝수 큐, 다음은 홀수 큐와 같이 교대로 저장된다.

이로 인해 제1 짝수 큐(60-1) 내지 제4 짝수 큐(60-4)에 나타낸 바와 같이, 8단의 패킷 저장 구획에 대해 홀수째 단이 되는 1째단, 3째단, 5째단, 7째단에 헤더(H)가 배치된다. 이에 대해 제1 홀수 큐(62-1) 내지 제4 홀수 큐(62-4)에 대해서는 8단의 패킷 저장 구획 중 짝수째 단이 되는 2째단, 4째단, 6째단, 8째단에 헤더(H)가 배치된다. 따라서, 동일한 수신처에 대응한 예를 들어 제1 짝수 큐(60-1)와 제1 홀수 큐(62-1)에 대해 보면, 1째단으로부터 8째단의 저장 구획에 대해 헤더(H)는 짝수 큐측으로부터 시작되고, 홀수 큐와의 사이에서 교대로 저장되게 된다.

이와 같은 동일한 수신처에 대응한 짝수 큐와 홀수 큐에 대한 수신 패킷의 헤더의 교대 기입은 짝수 큐 및 홀수 큐로부터 연속해서 패킷을 판독할 때에 패킷 사이에 빈 타이밍을 생기게 하는 일 없이, 2 워드 단위의 연속적인 판독을 가능하게 하는 기입을 실현하고 있다.

제어부(70)에 설치한 판독 제어부(76)는 동일한 수신처에 대응한 짝수 큐와 홀수 큐로부터 2 워드 단위로 패킷 워드를 병렬적으로 판독한다. 이 병렬 판독은 기입 제어부(74)에 의한 기입시에 짝수 큐와 홀수 큐에 대해 짝수 큐측을 선두로 교대로 헤더가 배치되도록 기입되기 때문이고, 짝수 큐와 홀수 큐로부터 병렬적으로 연속 판독할 때에 패킷 사이에 빈 타이밍을 생기게 하는 일이 없어 연속적으로 2 워드 판독을 행할 수 있다.

도5는 본 발명의 크로스 바아 장치에 있어서의 외부 버스와 내부 버스의 패킷 전송의 설명도이다. 도5에 있어서, 외부 버스(16)는 예를 들어 외부 클럭(78)으로서 1.3 ㎓의 클럭을 사용하여 패킷 데이터(80)를 워드 단위로 전송하고 있다. 이 외부 버스(16)의 버스 폭은 4 바이트(36 비트)이고, 이 예에서는 패킷(82-1 내지 82-8)의 8 패킷을 연속해서 전송하고 있고, 패킷(82-1 내지 82-8)의 각각은 헤더(H)와 번호 0 내지 3으로 나타내는 4 워드의 패킷 워드(D0 내지 D3)로 구성되어 있다.

패킷 데이터(80)의 수신 타이밍은 외부 클럭(78)에 의한 선두 패킷(82-1)의 헤더(H)의 수신 타이밍이 반드시 짝수 수신 타이밍(84)이 되고, 이로 인해 다음의 패킷 워드(D0)의 수신 타이밍이 홀수 수신 타이밍(86)이 된다. 이와 같은 홀수 워드 길이의 패킷이 연속해서 수신된 경우, 2번째 패킷(82-2)의 헤더(H)는 홀수 수신 타이밍(86), 3번째 패킷(82-3)의 헤더(H)는 짝수 수신 타이밍(84)으로 교대로 수신 타이밍이 변화하고 있다.

크로스 바아 장치의 내부 버스(38)는 내부 클럭(88)에 도시한 바와 같이 외부 클럭(78)에 대해 절반의 주파수인 667 ㎒이고, 버스 폭은 2배의 8 바이트(72 비트)로 되어 있다. 이로 인해 외부 버스(16)로부터 전송된 패킷(82-1 내지 82-8)은 내부 버스(38)에 있어서는 2 워드로 1개의 버스 폭이 되도록 변환된 병렬 패킷 데이터로서 전송된다.

이 때 선두 패킷(82-1)의 헤더(H) 및 패킷 워드(D1, D3)는 외부 버스(16)에 있어서의 짝수 수신 타이밍(84)이므로 짝수측의 내부 버스로 전송되고, 패킷 워드 (D0, D2)는 홀수 수신 타이밍(86)이므로 홀수측의 내부 버스로 전송된다. 또, 패킷 워드의 숫자 0 내지 3은 패킷 워드 D0 내지 D3을 나타내고 있다.

도6은 수신 패킷을 짝수 큐와 홀수 큐에 교대로 기입하는 본 발명에 의한 큐 기입 처리의 설명도이다. 도6은 도4의 짝수 래치부(28-1)와 홀수 래치부(28-2)에 대한 래치 입력 타이밍(90)과, 그 후의 짝수 큐(60)와 홀수 큐(62)에 대한 기입 결과를 나타내고 있다. 래치 입력 타이밍(90)은 도5의 내부 버스(38)에 나타내는 동일한 수신처에 대해 연속되는 8개의 패킷(82-1 내지 82-8)을 수신한 경우의 패킷 데이터이고, 도4에 있어서의 통상 패스(54, 56)를 사용하여 2 워드 단위로 짝수 큐(60)와 홀수 큐(62)에 병렬적으로 기입된다.

즉, 짝수 큐(60)와 홀수 큐(62)는 8단의 패킷 저장 구획(92-1 내지 92-8)을 구비하고 있고, 래치 입력 타이밍에서 선두 패킷(82-1)의 헤더(H)와 패킷 워드(D0)가 도4의 헤더 래치(46-1)와 데이터 래치(48-2)에 래치된 타이밍에서 짝수 큐(60)와 홀수 큐(62)의 1째단의 패킷 저장 구획(92-1)의 선두 위치에 라이트 포인터(P1)의 지정으로 기입된다. 계속해서, 패킷(82-1)의 짝수측 패킷 워드(D1)와 홀수측 패킷 워드(D2)가 라이트 포인터(P2)의 설정으로 병렬적으로 기입된다.

이어서, 패킷(82-1)과 다음 패킷(82-2)의 패킷 경계에 있어서는, 패킷(82-1)의 짝수측 마지막 패킷 워드(D3)와 다음 패킷(82-2)의 헤더(H)가 라이트 포인터(P3)에 의해 짝수 큐(60)의 패킷 저장 구획(92-1)과 홀수 큐(62)의 다음 패킷 저장 구획(92-2)에 병렬적으로 기입된다.

이어서, 패킷(82-2)의 패킷 워드(D0, D1)의 병렬 기입을 행한 후, 다음 패킷 (82-3)과의 패킷 경계에 있어서는 패킷(82-2)의 마지막 패킷 워드(D3)와 다음 패킷(82-3)의 헤더(H)의 병렬 기입을 행한다. 이하, 남은 패킷(82-3 내지 82-8)에 대해 이를 반복한다.

이 결과, 8개의 패킷(82-1 내지 82-8)을 저장한 짝수 큐(60)와 홀수 큐(62)에 있어서는, 짝수 큐(60)측을 선두로 하여 홀수 큐(62)와의 사이에서 패킷 저장 구획(92-1 내지 92-8)의 순서로 헤더(H)가 교대로 기입된 저장 상태를 만들어낼 수 있다.

여기서 본 발명의 패킷 기입 처리에 있어서는, 도6에 도시한 헤더가 짝수 수신 타이밍이 되는 패킷의 기입을 포함하여 다음 3가지의 큐 기입 패턴이 있다.

(1) 패킷의 헤더가 외부 클럭의 짝수 수신 타이밍이 되는 제1 케이스.

(2) 패킷의 헤더가 외부 클럭의 홀수 수신 타이밍이 되는 경우에, 그 전단에 패킷이 존재하지 않거나, 혹은 짝수 수신 타이밍을 갖는 수신처가 다른 패킷이 존재하는 제2 케이스.

(3) 패킷의 헤더가 외부 클럭의 홀수 수신 타이밍이고, 그 전단에 짝수 수신 타이밍에서 수신처가 동일한 패킷이 존재하는 제3 케이스.

도7의 (a)는 제1 케이스로, 헤더의 외부 클럭에 의한 수신 타이밍이 짝수 수신 타이밍인 경우이다. 이 경우, 래치 입력 타이밍(90-1)에 대해 보면, 짝수 수신 타이밍의 헤더(H)와 홀수 수신 타이밍의 패킷 워드(D0)가 병렬적으로 입력되고, 짝수 래치부(28-1)와 홀수 래치부(28-2)에 래치된 후, 통상 패스(54, 58)에 의해 짝수 큐(60)와 홀수 큐(62)에 병렬적으로 기입된다.

또, 헤더에 대해서는 실제로는 도4에 도시한 바와 같이 헤더 래치(46-1, 46-2)에 래치되고, 패킷 워드에 대해서는 데이터 래치(48-1, 48-2)에 래치되지만, 설명을 간단히 하기 위해 단순히 짝수 래치부(28-1) 및 홀수 래치부(28-2)로서 나타내고 있다. 또한 도7의 (a)의 제1 케이스는 단독으로 패킷을 수신한 경우이지만, 연속된 경우에는 도6에 도시한 바와 같이 된다.

도7의 (b)는 제2 케이스로, 래치 입력 타이밍(90-2)에 나타낸 바와 같이 헤더(H)가 외부 클럭의 홀수 수신 타이밍이 됨으로써 홀수측 내부 버스에 의해 전송되어 있다. 여기서 홀수 수신 타이밍의 패킷에 대해 선행하는 패킷이 없었던 경우에는 헤더(H)가 홀수 래치부(28-2)에 래치된 타이밍에서 바이패스부(52)로부터의 패스(55)에 의해 다음의 짝수 수신 타이밍의 패킷 워드(D0)를 얻고 있으므로, 이 바이패스 패스(55)를 사용하여 헤더(H)와 패킷 데이터(D0)를 짝수 큐(60)와 홀수 큐(62)에 병렬적으로 기입한다. 남은 패킷 워드(D1, D2)에 대해서도 마찬가지로 패스(58)와 바이패스 패스(55)를 사용하여 병렬적으로 기입하고, 마지막 패킷 워드(D3)는 패스(58)로 기입한다.

또한 제2 케이스에 있어서는, 헤더부를 홀수 수신 타이밍으로 한 패킷의 전단에 헤더를 짝수 수신 타이밍으로 한 수신처가 다른 패킷이 존재한 경우에는, 이후의 설명에서 명백하게 하는 3개의 큐에 대한 3 워드 동시 기입 처리를 실행한다.

도7의 (c)는 제3 케이스이고, 래치 입력 타이밍(90-3)에 나타낸 바와 같이 패킷의 헤더부가 외부 클럭의 홀수 수신 타이밍인 경우이고, 또한 그 전단에 짝수 수신 타이밍의 헤더를 갖는 수신처가 동일한 패킷이 존재한 경우이다. 이 경우에 는, 헤더(H)가 홀수 래치부(28-2)에 래치된 타이밍에서는 1개 전의 타이밍에서 전단의 패킷의 마지막 패킷 워드(Dγ)가 짝수 래치부(28-1)에 보유 지지되어 있으므로, 통상 패스(54, 58)를 사용하여 짝수 큐(60) 및 홀수 큐(62)에 패킷 데이터(Dγ)와 헤더(H)를 병렬적으로 기입한 후, 남은 패킷 워드(D0, D1, D2, D3)에 대해서는 2 워드 단위로 통상 패스(54, 58)를 사용하여 병렬적으로 기입한다.

도8은 동일한 수신처의 수신 패킷이 연속된 경우의 큐 기입 처리의 설명도이다. 도8의 (a)는 래치 입력 타이밍으로, 선두의 패킷(82-1) 및 2번째의 패킷(82-2)은 수신처가 동일한 제1 입력 큐부(36-1)로 되어 있다. 이와 같은 경우, 선두의 패킷(82-1)에 대해서는 도7의 (a)의 제1 케이스에 의한 기입이 제1 짝수 큐(60-1)와 제1 홀수 큐(62-1)의 제1 패킷 저장 구획(92-11)에 대해 행해진다.

다음의 동일한 수신처를 갖는 패킷(82-2)의 기입은 도7의 (c)의 제3 케이스에 의한 기입으로, 제1 짝수 큐(60-1)와 제1 홀수 큐(62-1)의 제2 패킷 저장 구획(92-12)에 대해 기입이 행해진다. 이 때 패킷(82-1과 82-2)의 경계 부분에 있어서의 기입은 라이트 포인터(P3)에 나타낸 바와 같이 선행하는 패킷(82-1)의 마지막 패킷 워드(D3)와 후속하는 패킷(82-2)의 헤더(H)의 병렬 기입이 행해지게 된다.

도9는 도7의 (b)의 제2 케이스에 있어서, 짝수 수신 타이밍의 패킷에 이어서 수신처가 다른 홀수 수신 타이밍의 패킷이 연속된 경우의 패킷 경계에서의 3 워드 동시 기입 처리의 설명도이다.

도9의 (a)는 래치 입력 타이밍으로, 선두의 패킷(82-1)은 헤더(H)가 외부 클럭의 짝수 수신 타이밍이고, 수신처는 도9의 (b)의 제1 입력 큐부(36-1)로 되어 있 다. 다음 패킷(82-2)은 헤더(H)가 외부 클럭의 홀수 수신 타이밍이고, 수신처가 도9의 (b)의 다른 수신처인 제2 입력 큐부(36-2)로 되어 있다.

이 경우, 선두의 패킷(82-1)에 대해서는 도7의 (a)의 제1 케이스에 따라서 제1 입력 큐부(36)에 대해 헤더(H), 패킷 워드(D0) 및 패킷 워드(D1, D2)가 라이트 포인터(P1, P2)에 나타낸 바와 같이 병렬적으로 제1 짝수 큐(60-1), 제1 홀수 큐(62-1)에 기입된다.

계속해서, 패킷(82-1)의 마지막 패킷 워드(D3)가 도4의 데이터 래치(48-1)에 래치되었을 때, 다음 패킷(82-2)의 헤더(H)가 헤더 래치(46-2)에 래치되고, 또한 패킷(82-2)의 패킷 워드(D0)가 바이패스 패스(55)를 거쳐서 출력되고 있다.

그래서, 이와 같은 패킷(82-1)과 다음 패킷(82-2)의 패킷 경계에 있어서는, 제1 짝수 큐(60-1)에 대한 패킷 데이터(D3)의 기입, 제2 짝수 큐(60-2)에 대한 다음 패킷(82-2)의 헤더(H)의 기입, 또한 제2 홀수 큐(62-2)에 대한 다음 패킷(82-2)의 패킷 워드(D0)의 기입의 3 워드 동시 기입을 실행한다.

구체적으로는, 선행하는 패킷(82-1)의 마지막 패킷 워드는 도5에 있어서의 데이터 래치(48-1)에 래치되어 있으므로, 그대로 통상 패스(54)를 통해서 제1 짝수 큐(60-1)에 라이트 포인터(P3)에 의한 지정으로 기입한다.

또한, 후속하는 패킷(82-2)의 헤더(H)는 헤더 래치(46-2)에 래치되어 있으므로, 통상 패스(56)로부터 스와프 회로부(64)의 셀렉터(68-2)에서 선택하는 스와프 동작에 의해 제2 짝수 큐(60-2)에 라이트 포인터(P3)로 나타낸 바와 같이 기입한다.

또한, 바이패스부(52)로부터 바이패스 패스(55)를 거쳐서 얻고 있는 후속하는 패킷(82-2)의 패킷 워드(D0)에 대해서는 스와프 회로부(64)의 셀렉터(66-2)에서 선택한 후에, 셀렉터(70-2)에서 선택하는 스와프 동작에 의해 제2 홀수 큐(62-2)에 기입한다.

이와 같은 패킷 경계에 있어서의 3 워드 동시 기입이 종료되면, 후속하는 패킷(82-2)의 남은 패킷 워드(D1 내지 D3)에 대해서는, 마찬가지로 바이패스와 스와프를 유효로 한 상태에서 내부 기입을 행하고, 마지막 패킷 워드(D3)는 스와프에 의해 제2 짝수 큐(60-2)측에 기입한다.

도10은 입력 큐부로부터 짝수 수신 타이밍의 패킷을 연속해서 판독하는 본 발명의 처리를 종래와 대비하여 나타낸 설명도이다. 도10의 (a)는 종래의 판독 처리이고, 도10의 (b)가 본 발명에 의한 판독 처리이다.

도10의 (a)의 종래의 판독 처리에 있어서는, 제1 짝수 큐(60-1)와 제1 홀수 큐(62-1)에 대한 짝수 수신 타이밍의 헤더(H)의 기입은 헤더(H)가 각각의 패킷에 대해 제1 짝수 큐(60-1)에 위치하도록 기입되어 있고, 이로 인해 리드 포인터(P1 내지 P6)의 지정에 의해 연속적으로 판독한 경우, 리드된 패킷 데이터(100)는 패킷 경계 부분에 타이밍의 공간(102)을 발생하게 하고 있다.

이에 대해 도10의 (b)의 본 발명의 판독 처리에 있어서는, 짝수 수신 타이밍의 패킷을 연속해서 수신한 경우에 대해서도, 그 헤더(H)가 제1 짝수 큐(60-1)를 제1 홀수 큐(62-1)와의 사이에서 교대로 배치되도록 기입되어 있으므로, 리드 포인터(P1 내지 P5)에 나타낸 바와 같이 연속적으로 판독한 경우, 반드시 2 워드 단위 의 판독이 되고, 리드 패킷(104)에 대해 패킷의 경계 부분에 타이밍의 공간을 발생시키지 않고 이에 의해 입력 큐부를 경유한 패킷 전송의 처리량을 향상시킬 수 있다.

도11은 입력 큐부로부터 홀수 수신 타이밍의 패킷을 연속해서 판독하는 본 발명의 처리를 종래와 대비하여 나타낸 설명도이다. 도11의 (a)가 종래 처리의 설명도이고, 도11의 (b)가 본 발명의 처리의 설명도이다.

도11의 (a)의 종래 처리의 설명도에 있어서는, 홀수 수신 타이밍의 패킷이 연속된 경우, 제1 홀수 큐(62-1)측에 각 패킷의 헤더(H)가 위치하도록 기입되어 있으므로, 판독 처리시에는, 리드 포인터(P1 내지 P6)의 지정으로 판독된 리드 패킷(94)은 패킷 경계 부분에 타이밍의 공간(96)을 발생시키고 있다.

이에 대해 도11의 (b)의 본 발명에 있어서는, 홀수 수신 타이밍의 패킷이라도 연속해서 수신한 경우에는 선두의 패킷에 대해서는 반드시 짝수측이 되는 제1 짝수 큐(60-1)에 헤더(H)가 배치되고, 다음 패킷에 대해서는 반드시 제1 홀수 큐(62-1)측이 되도록 헤더(H)가 저장되는 기입이 행해져 있으므로, 리드 포인터(P1 내지 P5)의 지정으로 워드 단위로 판독된 리드 패킷(98)에는 패킷 경계 부분의 공간이 발생하지 않고 처리량을 향상시킬 수 있다.

도12 및 도13은 본 발명의 입력 큐부에 대한 패킷 기입 처리의 흐름도이다. 이 기입 처리에 있어서는, 스텝 S1에서 현재 처리 대상이 된 패킷이 전단의 패킷에 연속해서 입력되어 있는지 여부를 체크하여, 연속되어 있는 경우에는 스텝 S2로 진행하고, 연속되어 있지 않은 경우에는 스텝 S3으로 진행한다.

스텝 S2에 있어서는 연속되어 있는 패킷의 전단의 패킷과 다른 큐로의 입력인지 여부, 즉 수신처가 다른 패킷인지 여부를 체크하여, 수신처가 다른 경우에는 스텝 S3으로 진행하고, 수신처가 동일한 경우에는 스텝 S11로 진행한다. 수신처가 다른 경우에는 스텝 S3에서 현재 처리 대상이 되고 있는 패킷의 헤더가 외부 블럭의 짝수 수신 타이밍의 입력인지 여부를 체크하여, 짝수 수신 타이밍이면 스텝 S4로 진행하고, 홀수 수신 타이밍이면 스텝 S7로 진행한다.

스텝 S4에서는 입력 큐의 기입처가 홀수단인지의 여부를 체크하여, 홀수단이면 스텝 S5로 진행하고, 통상 패스를 선택하여 기입한다. 이 스텝 S5에 이르는 처리를 케이스 1의 처리라 한다.

스텝 S4에서 입력 큐의 기입처가 짝수단인 경우에는 스텝 S6으로 진행하고, 스와프 패스를 선택하여 기입한다. 이 스텝 S6에 이르는 처리를 케이스 2의 처리라 한다.

한편, 스텝 S3에서 패킷이 홀수 수신 타이밍이었던 경우에는 스텝 S7에서 바이패스 패스를 셀렉트한 후, 스텝 S8에서 입력 큐의 기입처가 홀수단인지 여부를 체크한다. 홀수단이었던 경우에는 스텝 S9로 진행하고, 스와프 패스를 선택하여 기입한다. 이를 케이스 3이라 한다.

또한 스텝 S8에서 입력 큐의 기입단이 짝수단이었던 경우에는 스텝 S10로 진행하고, 통상 패스를 선택하여 기입한다. 이 스텝 S10에 이르는 처리를 케이스 4라 한다.

스텝 S2에서 전단 패킷과 동일 수신처가 되는 큐로의 입력이 판별된 경우에 는 스텝 S11에서 패킷이 짝수 수신 타이밍이면 스텝 S12로 진행하고, 입력 큐의 기입처가 홀수단이면 스텝 S13에서 통상 패스를 선택하여 기입한다. 이 스텝 S13에 이르는 처리를 케이스 5라 한다.

또한 스텝 S12에서 입력 큐의 기입처가 짝수단이었던 경우에는 스텝 S14로 진행하고, 스와프 패스를 선택하여 기입한다. 이 스텝 S14에 이르는 처리를 케이스 6이라 한다.

스텝 S11에서 동일 수신처가 되는 패킷의 수신 타이밍이 외부 클럭의 홀수 수신 타이밍이었던 경우에는 도13의 스텝 S15로 진행하고, 전단의 패킷이 짝수 수신 타이밍이면 스텝 S16에서 입력 큐의 기입처가 홀수단인지 여부를 체크하여, 홀수단이면 스텝 S17로 진행하고, 스와프 패스를 선택하여 기입한다. 이 스텝 S17에 이르는 처리를 케이스 7이라 한다.

또한 스텝 S16에서 입력 큐의 기입단이 짝수단이었던 경우에는 스텝 S18에서 통상 패스를 선택하여 기입한다. 이 스텝 S18에 이르는 처리를 케이스 8이라 한다.

스텝 S15에서 전단의 패킷이 동일 수신처의 큐이고, 패킷이 홀수 수신 타이밍인 경우에 전단의 패킷이 홀수 수신 타이밍이었던 경우, 스텝 S19로 진행하여 바이패스 패스를 선택한 후, 스텝 S20에서 입력 큐의 기입처가 홀수단이면 스텝 S21로 진행하고, 스와프 패스를 선택하여 기입한다. 이 스텝 S21에 이르는 처리를 케이스 9라 한다.

또한 스텝 S20에서 입력 큐의 기입단이 짝수단이었던 경우에는 스텝 S22로 진행하고, 통상 패스를 선택하여 기입한다. 이 스텝 S22에 이르는 처리를 케이스 10이라 한다.

도14는 도12의 흐름도에 있어서의 케이스 1과 케이스 2의 기입 처리의 설명도이다. 도14의 (a)는 케이스 1의 처리이고,

(1) 패킷이 연속 입력 또는 단독 입력(간헐 입력)이고,

(2) 연속 입력인 경우, 전단의 패킷과 다른 수신처이고,

(3) 패킷이 짝수 수신 타이밍이고,

(4) 입력 큐의 기입단이 홀수단인 경우이다.

이와 같은 (1) 내지 (4)의 조건하에 케이스 1에 있어서는, 래치 입력 타이밍(106)에서 얻게 된 패킷에 대해 통상 패스(54, 56)를 셀렉트하고, 짝수 큐(60)와 홀수 큐(62)의 홀수단(#1)에 기입을 행한다.

도14의 (b)는 케이스 2의 경우이고, 도14의 (a)의 케이스 1과 다른 점은 (4)의 입력 큐의 기입단이 짝수단으로부터 홀수단으로 되어 있는 점이다. 이 경우에는, 래치 입력 타이밍(106)의 패킷에 대해서는 케이스 1과 동일하지만, 저장처가 되는 짝수 큐(60)와 홀수 큐(62)의 저장 위치가 짝수단(#2)으로 되어 있고, 짝수단(#2)에 대해서는 헤더(H)를 반드시 홀수 큐(62)측에 배치해야만 한다.

그래서, 래치 입력 타이밍(106)에 래치된 데이터에 대해 통상 패스(54)와 통상 패스(56)를 교환하는 스와프 패스(108)를 선택하여 짝수 큐(60)와 홀수 큐(62)에 기입한다.

도15는 도12의 흐름도에 있어서의 케이스 3과 케이스 4의 기입 처리의 설명 도이다. 도15의 (a)는 케이스 3이고, 케이스 1의 조건 (3)이 짝수 수신 타이밍으로부터 홀수 수신 타이밍으로 된 경우이다.

즉, 도15의 (a)와 같이 래치 입력 타이밍(110)에 있어서 수신 패킷의 헤더(H)는 홀수 수신 타이밍이 됨으로써 홀수측의 패스에 위치하고 있고, 짝수 큐(60)와 홀수 큐(62)의 저장처는 홀수단(#1)이므로, 홀수 수신 타이밍의 헤더(H)라도 반드시 짝수 큐(60)측에 배치해야만 한다. 따라서, 래치 입력 타이밍(110)에 있어서의 홀수측의 헤더(H)에 대해서는 스와프 패스(114)에 의해 짝수 큐(60)측으로 이송되어 저장한다.

또한 헤더(H)에 계속되는 패킷 워드(D0)에 대해서는 바이패스부(52)로부터의 바이패스 패스(55)를 선택하고 또한 스와프 회로부(64)에 의해 스와프 패스를 선택함으로써 바이패스 및 스와프 패스(112)로서 홀수 큐(62)에 기입한다. 같은 스와프 패스(114)와 바이패스 및 스와프 패스(112)를 유지한 상태에서 남은 패킷 워드(D1 내지 D3)에 대해 짝수 큐(60)와 홀수 큐(62)의 홀수단(#1)에 대한 기입 처리를 행한다.

도15의 (b)는 도12의 스텝 S10에 있어서의 케이스 4인 경우이다. 케이스 4는 도15의 (a)의 케이스 3에 있어서의 짝수 큐(60)와 홀수 큐(62)에 대한 기입단이 홀수단(#1)으로부터 짝수단(#2)으로 변화된 경우이다. 이 경우에는 통상 패스(54, 56)를 선택하여 그대로 기입하게 된다.

다음에 도12의 케이스 5 및 케이스 6은 도14에 도시한 케이스 1, 케이스 2의 전단의 패킷이 다른 수신처의 패킷에 대해, 동일 수신처의 패킷, 즉 동일 큐에 대 한 입력으로 바꾼 경우이다. 이 경우에는, 케이스 5는 도14의 (a)의 케이스 1과 동일하고, 또한 케이스 6은 도14의 (b)의 케이스 2와 동일해진다.

도16은 도13의 스텝 S17, 스텝 S18에 이르는 케이스 7과 케이스 8의 설명도이다. 도16의 (a)의 케이스 7은 전단의 패킷과 동일한 수신처의 패킷의 헤더가 외부 클럭의 홀수 수신 타이밍이고, 이 때 전단의 패킷이 짝수 수신 타이밍이고, 또한 입력 큐의 기입단이 홀수 수신 타이밍인 경우이다.

즉, 도16의 (a)의 래치 입력 타이밍(116)에 도시한 바와 같이 현재 처리 대상이 되고 있는 패킷(82-2)의 전단의 패킷(82-1)은 헤더(H)가 짝수 수신 타이밍이고, 또한 패킷(82-2)의 짝수 큐(60)와 홀수 큐(62)로의 기입처가 홀수단(#3)으로 되어 있다.

이 경우 패킷(82-2)의 헤더(H)에 대해서는, 저장처가 홀수단(#3)이므로 반드시 짝수 큐(60)측에 배치해야만 하고, 따라서 통상 패스(54, 56)를 교환한 바이패스 및 스와프 패스(118)에 의해 교체하여 짝수 큐(60)에 헤더(H)를 기입하도록 한다.

도16의 (b)는 케이스 8이고, 케이스 8은 도16의 (a)의 케이스 7에 대해 입력 큐의 기입단이 짝수단인 경우이다. 이 경우, 래치 입력 타이밍(116)이 패킷(82-2)은 케이스 7과 동일하지만, 짝수 큐(60)와 홀수 큐(62)의 저장처가 짝수단(#4)이므로 통상 패스(54, 56)를 셀렉트하여 그대로 기입한다.

도17은 도13의 케이스 9와 케이스 10의 처리이다. 도17의 (a)는 케이스 9의 처리이고, 케이스 9는 도16의 (a)의 케이스 7에 대해 전단의 패킷이 홀수 수신 타 이밍인 경우이다.

도17의 (a)의 케이스 9에 있어서, 래치 입력 타이밍(120)과 마찬가지로 패킷 처리 대상으로 되어 있는 패킷(82-2)의 헤더(H)는 홀수 수신 타이밍이고, 전단의 패킷(82-1)도 헤더(H)는 홀수 수신 타이밍으로 되어 있다. 그리고 패킷(82-2)의 저장처는 짝수 큐(60)와 홀수 큐(62)의 홀수단(#3)이므로, 패킷(82-2)의 헤더(H)는 짝수 큐(60)측에 배치해야만 한다.

이로 인해 헤더(H)에 대해서는 스와프 패스(121)를 선택하고, 또한 다음 패킷 워드(D0)에 대해서는 바이패스와 동시로 스와프를 행하므로, 바이패스 및 스와프 패스(122)를 선택하여 기입한다.

도17의 (b)는 도13의 케이스 10이고, 이 경우에는 짝수 큐(60)와 홀수 큐(62)의 저장처가 짝수단(#4)이므로 통상 패스(54, 56)를 그대로 선택하여 기입한다.

이와 같은 케이스 1 내지 케이스 10의 기입 처리의 결과, 패킷이 연속이거나 혹은 수신처가 동일한지 여부에도 불구하고, 결과적으로 도6에 도시한 바와 같이 짝수 큐(60)를 기점으로 하여 홀수 큐(62) 사이에서 교대로 패킷 저장을 차례로 헤더가 기입되고, 이에 의해 짝수 큐(60)와 홀수 큐(62)로부터 패킷을 연속해서 판독할 때에, 도10의 (b) 및 도11의 (b)에 도시한 바와 같이 입력 패킷의 패킷 경계 부분에 패킷 공간이 생기는 일 없이 연속적으로 판독하여 처리량을 향상시킬 수 있다.

또한 본 발명은 도4에 도시한 제어부(70)로서 프로세서를 사용하고 있으므 로, 이 프로세서에 도13 및 도14에 도시한 흐름도의 내용의 프로그램을 실행시킴으로써 제어 처리를 실현할 수 있고, 본 발명은 이 제어부(70)에서 실행하는 프로그램 자체도 제공한다.

한편, 본 발명은 그 목적과 이점을 손상시키는 일이 없는 적절한 변형을 포함한다. 또한 상기한 실시 형태에 나타낸 수치에 의한 한정은 받지 않는다.

여기서 본 발명의 특징을 정리하여 열거하면 다음 부기와 같이 된다.

(부기)

(부기 1) 복수의 모듈 사이에서 서로 패킷을 전송하는 외부 클럭 주파수에 대해 내부 클럭 주파수를 1/2로 설정하는 동시에 외부 버스 폭에 대해 내부 버스 폭을 2배로 구성하고, 수신 패킷을 수신처별로 나누어 저장한 후에 판독하는 크로스 바아 장치에 있어서,

상기 외부 클럭에 동기하여 워드 단위로 전송된 패킷을 수신하는 동시에 상기 패킷의 헤더를 포함하는 복수의 패킷 워드를 상기 외부 클럭의 짝수 수신 타이밍과 홀수 수신 타이밍으로 나누어 상기 내부 클럭에 동기하여 병렬 출력하는 패킷 수신부와, 상기 패킷 수신부로부터 출력된 짝수 수신 타이밍의 패킷 워드를 래치하는 짝수 래치부와,

상기 패킷 수신부로부터 출력된 홀수 수신 타이밍의 패킷 워드를 래치하는 홀수 래치부와,

상기 짝수 래치부로부터 출력된 짝수 수신 타이밍의 패킷 워드를 패킷 단위로 기입하는 복수단의 패킷 저장 구획을 복수단 구비한 수신처마다의 짝수 큐와,

상기 홀수 래치부로부터 출력된 홀수 수신 타이밍의 패킷 워드를 패킷 단위로 기입하는 복수단의 패킷 저장 구획을 구비한 수신처마다의 홀수 큐와,

상기 짝수 래치부를 바이패스하는 바이패스부와,

상기 짝수 래치부 및 바이패스부의 출력을 상기 홀수 큐부로 스와프하는 동시에, 상기 홀수 래치부의 출력을 상기 짝수 큐부로 스와프하는 스와프 회로부와,

복수의 패킷을 연속해서 수신한 경우, 각 수신 패킷의 헤더가 상기 짝수 큐와 상기 홀수 큐의 각 패킷 저장 구획에 교대로 배치되도록 패킷 워드를 기입하는 기입 제어부와,

상기 짝수 큐와 상기 홀수 큐로부터 2 워드 단위로 패킷 워드를 병렬적으로 판독하는 판독 제어부를 구비한 것을 특징으로 하는 크로스 바아 장치. (1)

(부기 2)

부기 1에 기재된 크로스 바아 장치에 있어서, 단독으로 수신하는 패킷의 헤더 수신 타이밍 및 연속적으로 수신하는 선두 패킷의 헤더 수신 타이밍을 상기 외부 클럭의 짝수 수신 타이밍으로 하는 것 특징으로 하는 크로스 바아 장치.

(부기 3)

부기 1에 기재된 크로스 바아 장치에 있어서, 상기 기입 제어부는 복수의 패킷을 간헐적 또는 연속해서 수신한 경우, 홀수번째의 수신 패킷의 헤더를 상기 짝수 큐의 홀수단의 패킷 저장 구획에 차례로 배치하고, 또한 짝수번째의 수신 패킷의 헤더를 상기 홀수 큐의 짝수단의 패킷 저장 구획에 차례로 배치하도록 패킷 워드를 기입하는 것을 특징으로 하는 크로스 바아 장치. (3)

(부기 4)

부기 1에 기재된 크로스 바아 장치에 있어서, 상기 짝수 큐 및 상기 홀수 큐로서 8단 구성의 패킷 저장 구획을 구비한 경우, 상기 기입 제어부는 1번째, 3번째, 5번째 및 7번째의 수신 패킷의 헤더를 상기 짝수 큐의 1째단, 3째단, 5째단 및 7째단의 패킷 저장 구획에 차례로 배치하고, 또한 2번째, 4번째, 6번째 및 8번째의 수신 패킷의 헤더를 상기 홀수 큐의 2째단, 4째단, 6째단 및 8째단의 패킷 저장 구획에 차례로 배치하도록 패킷 워드를 기입하는 것을 특징으로 하는 크로스 바아 장치.

(부기 5)

부기 1에 기재된 크로스 바아 장치에 있어서, 상기 기입 제어부는 수신처가 다른 패킷을 간헐적 또는 연속적으로 수신하였을 때에,

상기 수신 패킷의 헤더가 짝수 수신 타이밍이고, 상기 짝수 큐와 홀수 큐의 패킷 저장 구획이 홀수단인 경우, 상기 짝수 래치부에서 래치한 짝수 수신 타이밍의 헤더를 포함하는 패킷 워드를 상기 짝수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하는 동시에, 상기 홀수 래치부에서 래치한 홀수 수신 타이밍의 패킷 워드를 상기 홀수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하고,

상기 수신 패킷의 헤더가 짝수 수신 타이밍이고, 상기 짝수 큐와 홀수 큐의 패킷 저장 구획이 짝수단인 경우, 상기 짝수 래치부에서 래치한 짝수 수신 타이밍의 헤더를 포함하는 패킷 워드를 스와프하여 상기 홀수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 동시에, 상기 홀수 래치부에서 래치한 홀수 수신 타이밍 의 패킷 워드를 스와프하여 상기 짝수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 것을 특징으로 하는 크로스 바아 장치. (2)

(부기 6)

상기 수신 패킷의 헤더가 홀수 수신 타이밍에서 상기 짝수 큐와 홀수 큐의 패킷 저장 구획이 홀수단인 경우, 상기 홀수 래치부에서 래치한 홀수 수신 타이밍의 헤더를 포함하는 패킷 워드를 스와프하여 상기 짝수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하는 동시에, 상기 바이패스부에 의해 바이패스하고 또한 스와프하여 얻게 된 짝수 수신 타이밍의 패킷 워드를 상기 홀수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하고, 상기 수신 패킷의 헤더가 홀수 수신 타이밍에서 상기 짝수 큐와 홀수 큐의 패킷 저장 구획이 짝수단인 경우, 상기 홀수 래치부에서 래치한 홀수 수신 타이밍의 헤더를 포함하는 패킷 워드를 상기 홀수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하는 동시에, 상기 바이패스부에서 바이패스한 짝수 수신 타이밍의 패킷 워드를 상기 짝수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 것을 특징으로 하는 크로스 바아 장치. (4)

(부기 7)

부기 1에 기재된 크로스 바아 장치에 있어서, 상기 기입 제어부는 헤더가 짝수 수신 타이밍의 제1 수신처 패킷에 이어서 헤더가 홀수 수신 타이밍의 수신처가 다른 제2 수신처 패킷을 연속해서 수신하였을 때에, 상기 제1 수신처 패킷과 제2 수신처 패킷의 경계 부분에 대해,

상기 짝수 래치부에서 래치한 상기 제1 수신처 패킷의 최종 패킷 워드를 제1 수신처에 대응한 짝수 큐에 기입하고,

상기 홀수 래치부에서 래치한 상기 제2 수신처 패킷의 헤더를 스와프하여 상기 제2 수신처에 대응한 짝수 큐에 기입하고, 또한,

상기 제1 바이패스부로부터 얻게 된 상기 제2 수신처 패킷의 헤더의 다음 패킷 워드를 스와프하여 상기 제2 수신처에 대응한 홀수 큐에 기입하는 3 패킷 워드의 동시 기입을 행하는 것을 특징으로 하는 크로스 바아 장치. (5)

(부기 8)

부기 1에 기재된 크로스 바아 장치에 있어서, 상기 기입 제어부는, 수신처가 동일한 패킷을 연속적으로 수신하였을 때에,

상기 수신 패킷의 헤더가 짝수 수신 타이밍에서 상기 짝수 큐와 홀수 큐의 패킷 저장 구획이 홀수단인 경우, 상기 짝수 래치부에서 래치한 짝수 수신 타이밍의 헤더를 포함하는 패킷 워드를 상기 짝수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하는 동시에, 상기 홀수 래치부에서 래치한 홀수 수신 타이밍의 패킷 워드를 상기 홀수 큐에 있어서의 홀수단의 패킷 구획에 기입하고,

상기 수신 패킷의 헤더가 짝수 수신 타이밍에서 상기 짝수 큐와 홀수 큐의 패킷 저장 구획이 짝수단인 경우, 상기 짝수 래치부에서 래치한 짝수 수신 타이밍의 헤더를 포함하는 패킷 워드를 스와프하여 상기 홀수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 동시에, 상기 홀수 래치부에서 래치한 홀수 수신 타이밍 의 패킷 워드를 스와프하여 상기 짝수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 것을 특징으로 하는 크로스 바아 장치. (6)

(부기 9)

부기 1에 기재된 크로스 바아 장치에 있어서, 상기 기입 제어부는 수신처가 동일한 패킷을 연속적으로 수신하였을 때에,

상기 수신 패킷의 헤더가 홀수 수신 타이밍이고, 전단 패킷의 헤더가 짝수 수신 타이밍이고, 또한 상기 짝수 큐와 홀수 큐의 패킷 저장 구획이 홀수단이 되는 경우,

상기 홀수 래치부에서 래치한 홀수 수신 타이밍의 헤더를 포함하는 패킷 워드를 스와프하여 상기 짝수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하는 동시에, 상기 짝수 래치부에서 래치한 짝수 수신 타이밍의 패킷 워드를 스와프하여 상기 짝수 큐에 있어서의 홀수단의 패킷 구획에 기입하고,

상기 수신 패킷의 헤더가 홀수 수신 타이밍이고, 전단 패킷의 헤더가 짝수 수신 타이밍이고, 또한 상기 짝수 큐와 홀수 큐의 패킷 저장 구획이 짝수단이 되는 경우,

상기 홀수 래치부에서 래치한 홀수 수신 타이밍의 헤더를 포함하는 패킷 워드를 상기 홀수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 동시에, 상기 짝수 래치부에서 래치한 짝수 수신 타이밍의 패킷 워드를 상기 짝수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 것을 특징으로 하는 크로스 바아 장치. (7)

(부기 10)

상기 수신 패킷의 헤더가 홀수 수신 타이밍이고, 전단 패킷의 헤더가 홀수 수신 타이밍이고, 또한 상기 짝수 큐와 홀수 큐의 패킷 저장 구획이 홀수단이 되는 경우,

상기 홀수 래치부에서 래치한 홀수 수신 타이밍의 헤더를 포함하는 패킷 워드를 스와프하여 상기 짝수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하는 동시에, 상기 짝수 래치부에서 래치한 짝수 수신 타이밍의 패킷 워드를 상기 바이패스부에서 바이패스하고 또한 스와프하여 상기 홀수 큐에 있어서의 홀수단의 패킷 구획에 기입하고,

상기 홀수 래치부에서 래치한 홀수 수신 타이밍의 헤더를 포함하는 패킷 워드를 상기 홀수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 동시에, 상기 짝수 래치부에서 래치한 짝수 수신 타이밍의 패킷 워드를 상기 짝수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 것을 특징으로 하는 크로스 바아 장치.

(8)(부기 11)

부기 1에 기재된 크로스 바아 장치에 있어서, 상기 기입 제어부는,

상기 짝수 래치부와 홀수 래치부에 헤더를 포함하는 패킷 워드가 2 워드 래 치된 타이밍,

상기 짝수 래치부와 홀수 래치부에 헤더를 포함하는 패킷 워드가 2 워드 래치되고 또한 스와프된 타이밍, 또는

상기 홀수 래치부에 헤더를 포함하는 패킷 워드가 래치되고 또한 상기 바이패스부로부터 바이패스된 패킷 워드가 출력된 타이밍 중 어느 하나에서 상기 짝수 큐와 홀수 큐에 2 워드의 패킷 워드를 병렬적으로 기입하는 것을 특징으로 하는 크로스 바아 장치.

(부기 12)

부기 4에 기재된 크로스 바아 장치에 있어서, 상기 판독 제어부는,

상기 짝수 큐와 홀수 큐의 홀수단의 패킷 저장 구획으로부터 2 워드 단위로 패킷 워드를 병렬적으로 판독하고,

다음 짝수단의 패킷 수납 구획의 경계 부분에서는 상기 선행하는 홀수단의 패킷 저장 구획의 마지막 워드와 후속하는 짝수단의 패킷 저장 구획의 헤더와의 2 워드를 병렬적으로 판독하고,

상기 헤더를 판독한 후의 짝수단의 패킷 수납 구획의 나머지 패킷에 대해서는 상기 짝수 큐와 상기 홀수 큐에 있어서의 짝수단의 패킷 저장 구획의 1 워드 어긋난 위치로부터 2 워드 단위를 패킷 워드를 병렬적으로 판독하고,

이후 이를 반복하는 것을 특징으로 하는 크로스 바아 장치.

(부기 13)

복수의 모듈 사이에서 서로 패킷을 전송하는 외부 클럭 주파수에 대해 내부 클럭 주파수를 1/2로 설정하는 동시에 외부 버스 폭에 대해 내부 버스 폭을 2배로 구성하고, 수신 패킷을 수신처별로 나누어 저장한 후에 판독하는 크로스 바아 장치의 제어 방법에 있어서,

상기 외부 클럭에 동기하여 워드 단위로 전송된 패킷을 수신하는 동시에 상기 패킷의 헤더를 포함하는 복수의 패킷 워드를 상기 외부 클럭의 짝수 수신 타이밍과 홀수 수신 타이밍으로 나누어 상기 내부 클럭에 동기하여 병렬 출력하는 패킷 수신 스텝과,

상기 패킷 수신 스텝으로부터 출력된 짝수 수신 타이밍의 패킷 워드를 짝수 래치부에 래치하는 짝수 래치 스텝과,

상기 패킷 수신 스텝으로부터 출력된 홀수 수신 타이밍의 패킷 워드를 홀수 래치부에 래치하는 홀수 래치 스텝과,

상기 짝수 래치부로부터 출력된 짝수 수신 타이밍의 패킷 워드를 복수단의 패킷 저장 구획을 갖춘 수신처마다의 짝수 큐에 패킷 단위로 기입하는 짝수 큐 스텝과,

상기 홀수 래치부로부터 출력된 홀수 수신 타이밍의 패킷 워드를 복수단의 패킷 저장 구획을 구비한 수신처마다의 홀수 큐에 패킷 단위로 기입하는 홀수 큐 스텝과,

상기 짝수 래치부를 바이패스하는 바이패스 스텝과,

상기 짝수 래치부 및 바이패스부의 출력을 상기 홀수 큐로 스와프하는 동시에, 상기 홀수 래치부의 출력을 상기 짝수 큐로 스와프하는 스와프 스텝과,

복수의 패킷을 연속해서 수신한 경우, 각 수신 패킷의 헤더가 상기 짝수 큐와 상기 홀수 큐의 각 패킷 저장 구획에 교대로 배치되도록 패킷 워드를 기입하는 기입 제어 스텝과,

짝수 큐와 상기 홀수 큐로부터 2 워드 단위로 패킷 워드를 병렬적으로 판독하는 판독 제어 스텝을 구비한 것을 특징으로 하는 크로스 바아 장치의 제어 방법. (9)

(부기 14)

부기 13에 기재된 크로스 바아 장치의 제어 방법에 있어서, 간헐적으로 수신하는 패킷의 헤더 수신 타이밍 및 연속적으로 수신하는 선두 패킷의 헤더 수신 타이밍을 상기 외부 클럭의 짝수 수신 타이밍으로 하는 것을 특징으로 하는 크로스 바아 장치의 제어 방법.

(부기 15)

부기 13에 기재된 크로스 바아 장치의 제어 방법에 있어서, 상기 기입 제어 스텝은 복수의 패킷을 간헐적 또는 연속해서 수신한 경우, 홀수번째의 수신 패킷의 헤더를 상기 짝수 큐의 홀수단의 패킷 저장 구획에 차례로 배치하고, 또한 짝수번째의 수신 패킷의 헤더를 상기 홀수 큐의 짝수단의 패킷 저장 구획에 차례로 배치하도록 패킷 워드를 기입하는 것을 특징으로 하는 크로스 바아 장치의 제어 방법.

(부기 16)

부기 13에 기재된 크로스 바아 장치의 제어 방법에 있어서, 상기 짝수 큐 및 상기 홀수 큐로서 8단 구성의 패킷 저장 구획을 구비한 경우, 상기 기입 제어 스텝 은 1번째, 3번째, 5번째 및 7번째의 수신 패킷의 헤더를 상기 짝수 큐의 1째단, 3째단, 5째단 및 7째단의 패킷 저장 구획에 차례로 배치하고, 또한 2번째, 4번째, 6번째 및 8번째의 수신 패킷의 헤더를 상기 홀수 큐의 2째단, 4째단, 6째단 및 8째단의 패킷 저장 구획에 차례로 배치하도록 패킷 워드를 기입하는 것을 특징으로 하는 크로스 바아 장치의 제어 방법.

(부기 17)

부기 13에 기재된 크로스 바아 장치의 제어 방법에 있어서, 상기 기입 제어 스텝은 헤더가 짝수 수신 타이밍의 제1 수신처 패킷에 이어서 헤더가 홀수 수신 타이밍의 수신처가 다른 제2 수신처 패킷을 연속해서 수신하였을 때에, 상기 제1 수신처 패킷과 제2 수신처 패킷의 경계 부분에 대해,

상기 짝수 래치 스텝에서 래치한 상기 제1 수신처 패킷의 최종 패킷 워드를 제1 수신처에 대응한 짝수 큐로 기입하고,

상기 홀수 래치 스텝으로 래치한 상기 제2 수신처 패킷의 헤더를 스와프하여 상기 제2 수신처에 대응하는 짝수 큐에 기입하고, 또한,

상기 바이패스 스텝으로부터 얻게 된 상기 제2 수신처 패킷의 헤더의 다음 패킷 워드를 스와프하여 상기 제2 수신처에 대응한 홀수 큐에 기입하는 3 패킷 워드의 동시 기입을 행하는 것을 특징으로 하는 크로스 바아 장치의 제어 방법.

(부기 18)

부기 13에 기재된 크로스 바아 장치의 제어 방법에 있어서, 상기 기입 제어 스텝은,

상기 짝수 래치 스텝과 홀수 래치 스텝에 헤더를 포함하는 패킷 워드가 2 워드 래치된 타이밍,

상기 짝수 래치 스텝과 홀수 래치 스텝에 헤더를 포함하는 패킷 워드가 2 워드 래치되고 또한 스와프된 타이밍, 또는

상기 홀수 래치 스텝에 헤더를 포함하는 패킷 워드가 래치되고 또한 상기 바이패스 스텝으로부터 바이패스된 패킷 워드가 출력된 타이밍 중 어느 하나에서 상기 짝수 큐와 홀수 큐에 2 워드의 패킷 워드를 병렬적으로 기입하는 것을 특징으로 하는 크로스 바아 장치의 제어 방법.

(부기 18)

부기 13에 기재된 크로스 바아 장치의 제어 방법에 있어서, 상기 판독 제어 스텝은,

다음 짝수단의 패킷 수납 구획의 경계 부분에서는 상기 선행하는 홀수단의 패킷 저장 구획의 최종 워드와 후속하는 짝수단의 패킷 저장 구획의 헤더와의 2 워드를 병렬적으로 판독하고,

상기 헤더를 판독한 후의 짝수단의 패킷 수납 구획의 나머지 패킷 워드에 대해서는, 상기 짝수 큐와 상기 홀수 큐에 있어서의 짝수단의 패킷 저장 구획의 1 워드 어긋난 위치로부터 2 워드 단위를 패킷 워드를 병렬적으로 판독하고,

이후 이를 반복하는 것을 특징으로 하는 크로스 바아 장치의 제어 방법.

(부기 19)

복수의 모듈 사이에서 서로 패킷을 전송하는 외부 클럭 주파수에 대해 내부 클럭 주파수를 1/2로 설정하는 동시에 외부 버스 폭에 대해 내부 버스 폭을 2배로 구성하고, 수신 패킷을 수신처별로 나누어 저장한 후에 판독하는 크로스 바아 장치의 컴퓨터에,

상기 짝수 래치부로부터 출력된 짝수 수신 타이밍의 패킷 워드를 복수단의 패킷 저장 구획을 구비한 수신처마다의 짝수 큐에 패킷 단위로 기입하는 짝수 큐 스텝과,

상기 짝수 래치부를 바이패스하는 바이패스 스텝과,

상기 짝수 큐와 상기 홀수 큐로부터 2 워드 단위로 패킷 워드를 병렬적으로 판독하는 판독 제어 스텝을 실행시키는 것을 특징으로 하는 프로그램. (10)

(부기 20)

부기 19에 기재된 프로그램에 있어서, 간헐적으로 수신하는 패킷의 헤더 수신 타이밍 및 연속적으로 수신하는 선두 패킷의 헤더 수신 타이밍을 상기 외부 클럭의 짝수 수신 타이밍으로 하는 것 특징으로 하는 프로그램.

본 발명에 따르면, 복수의 수신 패킷을 입력 큐부에 차례로 저장하는 경우에 패킷의 헤더가 짝수 큐와 홀수 큐의 각 패킷 저장 구획에 교대로 배치되도록 패킷 워드를 기입함으로써, 판독할 때에 타이밍이 맞도록 큐에 데이터를 기입할 수 있어 판독시에 타이밍의 간극이 발생하는 것을 방지한다. 이에 의해 홀수 워드 길이의 패킷이 연속해서 수신될 때의 입력 큐를 경유한 패킷 전송을 연속되는 타이밍으로 행하여 처리량을 향상시킬 수 있다.

Claims

복수의 모듈 사이에서 서로 패킷을 전송하는 외부 클럭 주파수에 대해 내부 클럭 주파수를 1/2로 설정하는 동시에 외부 버스 폭에 대해 내부 버스 폭을 2배로 구성하고, 수신 패킷을 수신처별로 나누어 저장한 후에 판독하는 크로스 바아 장치에 있어서,

상기 외부 클럭에 동기하여 워드 단위로 전송된 패킷을 수신하는 동시에 상기 패킷의 헤더를 포함하는 복수의 패킷 워드를 상기 외부 클럭의 짝수 수신 타이밍과 홀수 수신 타이밍으로 나누어 상기 내부 클럭에 동기하여 병렬 출력하는 패킷 수신부와,

상기 패킷 수신부로부터 출력된 짝수 수신 타이밍의 패킷 워드를 래치하는 짝수 래치부와,

상기 패킷 수신부로부터 출력된 홀수 수신 타이밍의 패킷 워드를 래치하는 홀수 래치부와,

상기 짝수 래치부로부터 출력된 짝수 수신 타이밍의 패킷 워드를 패킷 단위로 기입하는 복수단의 패킷 저장 구획을 복수단 구비한 수신처마다의 짝수 큐와,

상기 홀수 래치부로부터 출력된 홀수 수신 타이밍의 패킷 워드를 패킷 단위로 기입하는 복수단의 패킷 저장 구획을 구비한 수신처마다의 홀수 큐와,

상기 짝수 래치부를 바이패스하는 바이패스부와,

상기 짝수 래치부 및 바이패스부의 출력을 상기 홀수 큐부로 스와프하는 동 시에, 상기 홀수 래치부의 출력을 상기 짝수 큐부로 스와프하는 스와프 회로부와,

복수의 패킷을 연속해서 수신한 경우, 각 수신 패킷의 헤더가 상기 짝수 큐와 상기 홀수 큐의 각 패킷 저장 구획에 교대로 배치되도록 패킷 워드를 기입하는 기입 제어부와,

상기 짝수 큐와 상기 홀수 큐로부터 2 워드 단위로 패킷 워드를 병렬적으로 판독하는 판독 제어부를 구비한 것을 특징으로 하는 크로스 바아 장치.
제1항에 있어서, 상기 기입 제어부는 복수의 패킷을 간헐적 또는 연속해서 수신한 경우, 홀수번째의 수신 패킷의 헤더를 상기 짝수 큐의 홀수단의 패킷 저장 구획에 차례로 배치하고, 또한 짝수번째의 수신 패킷의 헤더를 상기 홀수 큐의 짝수단의 패킷 저장 구획에 차례로 배치하도록 패킷 워드를 기입하는 것을 특징으로 하는 크로스 바아 장치.
제1항에 있어서, 상기 기입 제어부는 수신처가 다른 패킷을 간헐적 또는 연속적으로 수신하였을 때에,

상기 수신 패킷의 헤더가 짝수 수신 타이밍이고, 상기 짝수 큐와 홀수 큐의 패킷 저장 구획이 홀수단인 경우, 상기 짝수 래치부에서 래치한 짝수 수신 타이밍의 헤더를 포함하는 패킷 워드를 상기 짝수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하는 동시에, 상기 홀수 래치부에서 래치한 홀수 수신 타이밍의 패킷 워드를 상기 홀수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하고,

상기 수신 패킷의 헤더가 짝수 수신 타이밍이고, 상기 짝수 큐와 홀수 큐의 패킷 저장 구획이 짝수단인 경우, 상기 짝수 래치부에서 래치한 짝수 수신 타이밍의 헤더를 포함하는 패킷 워드를 스와프하여 상기 홀수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 동시에, 상기 홀수 래치부에서 래치한 홀수 수신 타이밍의 패킷 워드를 스와프하여 상기 짝수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 것을 특징으로 하는 크로스 바아 장치.
제1항에 있어서, 상기 기입 제어부는 수신처가 다른 패킷을 간헐적 또는 연속적으로 수신하였을 때에,

상기 수신 패킷의 헤더가 홀수 수신 타이밍에서 상기 짝수 큐와 홀수 큐의 패킷 저장 구획이 홀수단인 경우, 상기 홀수 래치부에서 래치한 홀수 수신 타이밍의 헤더를 포함하는 패킷 워드를 스와프하여 상기 짝수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하는 동시에, 상기 바이패스부에 의해 바이패스하고 또한 스와프하여 얻게 된 짝수 수신 타이밍의 패킷 워드를 상기 홀수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하고,

상기 수신 패킷의 헤더가 홀수 수신 타이밍에서 상기 짝수 큐와 홀수 큐의 패킷 저장 구획이 짝수단인 경우, 상기 홀수 래치부에서 래치한 홀수 수신 타이밍의 헤더를 포함하는 패킷 워드를 상기 홀수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하는 동시에, 상기 바이패스부에서 바이패스한 짝수 수신 타이밍의 패킷 워드를 상기 짝수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 것을 특징으 로 하는 크로스 바아 장치.
제1항에 있어서, 상기 기입 제어부는 헤더가 짝수 수신 타이밍의 제1 수신처 패킷에 이어서 헤더가 홀수 수신 타이밍의 수신처가 다른 제2 수신처 패킷을 연속해서 수신하였을 때에, 상기 제1 수신처 패킷과 제2 수신처 패킷의 경계 부분에 대해,

상기 짝수 래치부에서 래치한 상기 제1 수신처 패킷의 최종 패킷 워드를 제1 수신처에 대응한 짝수 큐에 기입하고,

상기 홀수 래치부에서 래치한 상기 제2 수신처 패킷의 헤더를 스와프하여 상기 제2 수신처에 대응한 짝수 큐에 기입하고, 또한,

상기 제1 바이패스부로부터 얻게 된 상기 제2 수신처 패킷의 헤더의 다음 패킷 워드를 스와프하여 상기 제2 수신처에 대응한 홀수 큐에 기입하는 3 패킷 워드의 동시 기입을 행하는 것을 특징으로 하는 크로스 바아 장치.
제1항에 있어서, 상기 기입 제어부는 수신처가 동일한 패킷을 연속적으로 수신하였을 때에,

상기 수신 패킷의 헤더가 짝수 수신 타이밍에서 상기 짝수 큐와 홀수 큐의 패킷 저장 구획이 홀수단인 경우, 상기 짝수 래치부에서 래치한 짝수 수신 타이밍의 헤더를 포함하는 패킷 워드를 상기 짝수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하는 동시에, 상기 홀수 래치부에서 래치한 홀수 수신 타이밍의 패킷 워 드를 상기 홀수 큐에 있어서의 홀수단의 패킷 구획에 기입하고,

상기 수신 패킷의 헤더가 짝수 수신 타이밍에서 상기 짝수 큐와 홀수 큐의 패킷 저장 구획이 짝수단인 경우, 상기 짝수 래치부에서 래치한 짝수 수신 타이밍의 헤더를 포함하는 패킷 워드를 스와프하여 상기 홀수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 동시에, 상기 홀수 래치부에서 래치한 홀수 수신 타이밍의 패킷 워드를 스와프하여 상기 짝수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 것을 특징으로 하는 크로스 바아 장치.
제1항에 있어서, 상기 기입 제어부는 수신처가 동일한 패킷을 연속적으로 수신하였을 때에,

상기 수신 패킷의 헤더가 홀수 수신 타이밍이고, 전단(前段) 패킷의 헤더가 짝수 수신 타이밍이고, 또한 상기 짝수 큐와 홀수 큐의 패킷 저장 구획이 홀수단이 되는 경우,

상기 홀수 래치부에서 래치한 홀수 수신 타이밍의 헤더를 포함하는 패킷 워드를 스와프하여 상기 짝수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하는 동시에, 상기 짝수 래치부에서 래치한 짝수 수신 타이밍의 패킷 워드를 스와프하여 상기 짝수 큐에 있어서의 홀수단의 패킷 구획에 기입하고,

상기 수신 패킷의 헤더가 홀수 수신 타이밍이고, 전단 패킷의 헤더가 짝수 수신 타이밍이고, 또한 상기 짝수 큐와 홀수 큐의 패킷 저장 구획이 짝수단이 되는 경우,

상기 홀수 래치부에서 래치한 홀수 수신 타이밍의 헤더를 포함하는 패킷 워드를 상기 홀수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 동시에, 상기 짝수 래치부에서 래치한 짝수 수신 타이밍의 패킷 워드를 상기 짝수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 것을 특징으로 하는 크로스 바아 장치.
제1항에 있어서, 상기 기입 제어부는 수신처가 동일한 패킷을 연속적으로 수신하였을 때에,

상기 수신 패킷의 헤더가 홀수 수신 타이밍이고, 전단 패킷의 헤더가 홀수 수신 타이밍이고, 또한 상기 짝수 큐와 홀수 큐의 패킷 저장 구획이 홀수단이 되는 경우,

상기 홀수 래치부에서 래치한 홀수 수신 타이밍의 헤더를 포함하는 패킷 워드를 스와프하여 상기 짝수 큐에 있어서의 홀수단의 패킷 저장 구획에 기입하는 동시에, 상기 짝수 래치부에서 래치한 짝수 수신 타이밍의 패킷 워드를 상기 바이패스부에서 바이패스하고 또한 스와프하여 상기 홀수 큐에 있어서의 홀수단의 패킷 구획에 기입하고,

상기 수신 패킷의 헤더가 홀수 수신 타이밍이고, 전단 패킷의 헤더가 짝수 수신 타이밍이고, 또한 상기 짝수 큐와 홀수 큐의 패킷 저장 구획이 짝수단이 되는 경우,

상기 홀수 래치부에서 래치한 홀수 수신 타이밍의 헤더를 포함하는 패킷 워드를 상기 홀수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 동시에, 상기 짝수 래치부에서 래치한 짝수 수신 타이밍의 패킷 워드를 상기 짝수 큐에 있어서의 짝수단의 패킷 저장 구획에 기입하는 것을 특징으로 하는 크로스 바아 장치.
복수의 모듈 사이에서 서로 패킷을 전송하는 외부 클럭 주파수에 대해 내부 클럭 주파수를 1/2로 설정하는 동시에 외부 버스 폭에 대해 내부 버스 폭을 2배로 구성하고, 수신 패킷을 수신처별로 나누어 저장한 후에 판독하는 크로스 바아 장치의 제어 방법에 있어서,

상기 외부 클럭에 동기하여 워드 단위로 전송된 패킷을 수신하는 동시에 상기 패킷의 헤더를 포함하는 복수의 패킷 워드를 상기 외부 클럭의 짝수 수신 타이밍과 홀수 수신 타이밍으로 나누어 상기 내부 클럭에 동기하여 병렬 출력하는 패킷 수신 스텝과,

상기 패킷 수신 스텝으로부터 출력된 짝수 수신 타이밍의 패킷 워드를 짝수 래치부에 래치하는 짝수 래치 스텝과,

상기 패킷 수신 스텝으로부터 출력된 홀수 수신 타이밍의 패킷 워드를 홀수 래치부에 래치하는 홀수 래치 스텝과,

상기 짝수 래치부로부터 출력된 짝수 수신 타이밍의 패킷 워드를 복수단의 패킷 저장 구획을 구비한 수신처마다의 짝수 큐에 패킷 단위로 기입하는 짝수 큐 스텝과,

상기 홀수 래치부로부터 출력된 홀수 수신 타이밍의 패킷 워드를 복수단의 패킷 저장 구획을 구비한 수신처마다의 홀수 큐에 패킷 단위로 기입하는 홀수 큐 스텝과,

상기 짝수 래치부를 바이패스하는 바이패스 스텝과,

상기 짝수 래치부 및 바이패스부의 출력을 상기 홀수 큐로 스와프하는 동시에, 상기 홀수 래치부의 출력을 상기 짝수 큐로 스와프하는 스와프 스텝과,

복수의 패킷을 연속해서 수신한 경우, 각 수신 패킷의 헤더가 상기 짝수 큐와 상기 홀수 큐의 각 패킷 저장 구획에 교대로 배치되도록 패킷 워드를 기입하는 기입 제어 스텝과,

상기 짝수 큐와 상기 홀수 큐로부터 2 워드 단위로 패킷 워드를 병렬적으로 판독하는 판독 제어 스텝을 구비한 것을 특징으로 하는 크로스 바아 장치의 제어 방법.
복수의 모듈 사이에서 서로 패킷을 전송하는 외부 클럭 주파수에 대해 내부 클럭 주파수를 1/2로 설정하는 동시에 외부 버스 폭에 대해 내부 버스 폭을 2배로 구성하고, 수신 패킷을 수신처별로 나누어 저장한 후에 판독하는 크로스 바아 장치의 컴퓨터에 의해 실행되는 프로그램을 저장하는 기록 매체에 있어서,

상기 프로그램은,

상기 외부 클럭에 동기하여 워드 단위로 전송된 패킷을 수신하는 동시에 상기 패킷의 헤더를 포함하는 복수의 패킷 워드를 상기 외부 클럭의 짝수 수신 타이밍과 홀수 수신 타이밍으로 나누어 상기 내부 클럭에 동기하여 병렬 출력하는 패킷 수신 스텝과,

상기 패킷 수신 스텝으로부터 출력된 짝수 수신 타이밍의 패킷 워드를 짝수 래치부에 래치하는 짝수 래치 스텝과,

상기 패킷 수신 스텝으로부터 출력된 홀수 수신 타이밍의 패킷 워드를 홀수 래치부에 래치하는 홀수 래치 스텝과,

상기 짝수 래치부로부터 출력된 짝수 수신 타이밍의 패킷 워드를 복수단의 패킷 저장 구획을 구비한 수신처마다의 짝수 큐에 패킷 단위로 기입하는 짝수 큐 스텝과,

상기 홀수 래치부로부터 출력된 홀수 수신 타이밍의 패킷 워드를 복수단의 패킷 저장 구획을 구비한 수신처마다의 홀수 큐에 패킷 단위로 기입하는 홀수 큐 스텝과,

상기 짝수 래치부를 바이패스하는 바이패스 스텝과,

상기 짝수 래치부 및 바이패스부의 출력을 상기 홀수 큐로 스와프하는 동시에, 상기 홀수 래치부의 출력을 상기 짝수 큐로 스와프하는 스와프 스텝과,

복수의 패킷을 연속해서 수신한 경우, 각 수신 패킷의 헤더가 상기 짝수 큐와 상기 홀수 큐의 각 패킷 저장 구획에 교대로 배치되도록 패킷 워드를 기입하는 기입 제어 스텝과,

상기 짝수 큐와 상기 홀수 큐로부터 2 워드 단위로 패킷 워드를 병렬적으로 판독하는 판독 제어 스텝을 구비한 것을 특징으로 하는 기록 매체.