KR100711539B1 - 반도체장치용 인터포저 형성용 클래드판, 반도체장치용인터포저 및 그 제조방법 - Google Patents

반도체장치용 인터포저 형성용 클래드판, 반도체장치용인터포저 및 그 제조방법 Download PDF

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Abstract

본 발명은 저렴하게 제조할 수 있고, 또한 양호한 특성을 가지는 반도체장치용 인터포저 형성용 클래드판, 반도체장치용 인터포저 및 그 제조방법을 제공하는 것을 목적으로 한다. 이 때문에, 도체층 등(10, 17, 18)을 형성하는 구리박재(19, 24, 33)과 에칭 스토퍼층(11, 12)을 형성하는 니켈도금(20, 21)을 다층으로 적층함과 동시에 압접하여 반도체장치용 인터포저 형성용 클래드판(34)을 형성하고, 이 클래드판(34)을 선택적으로 에칭하여 기둥형 도체(17)를 형성하고, 배선층(10)을 형성하는 구리박재상에 절연층(13)을 형성하고, 클래드판의 기둥형 도체(17) 형성면과 반대측에 반도체칩 접속용 범프(18) 및 배선층(10)을 형성함으로써, 반도체장치용 인터포저를 제조한다.
반도체장치용 인터포저

Description

반도체장치용 인터포저 형성용 클래드판, 반도체장치용 인터포저 및 그 제조방법{CLAD PLATE FOR FORMING INTERPOSER FOR SEMICONDUCTOR DEVICE, INTERPOSER FOR SEMICONDUCTOR DEVICE, AND METHOD OF MANUFACTURING THEM}
본 발명은 반도체칩을 탑재하는 기판이 되는 반도체장치용 인터포저를 형성하기 위한 클래드판, 이 클래드재를 이용하여 제조하는 반도체장치용 인터포저 및 그 제조방법에 관한 것이다.
최근, 전자기기의 소형·경량화, 고기능화에 따라, 그것에 탑재하는 반도체 패키지장치에도 소형화가 요구되고, 소형의 반도체 패키지장치가 개발되어 왔다. 그리고, 칩사이즈와 거의 같은 정도 사이즈의 반도체장치가 제안되고 있다.
일본 공개특허공보 평10-74807 호에 이와 같은 반도체장치의 제조방법이 개시되어 있고, 그 개략도를 도 12 에 나타낸다. 인터포저(100)(기판)의 편면에는 반도체칩(101)이 탑재되고, 기판상의 배선 패턴(102)과 접속되어 있다. 또한, 배선은 기판의 두께 방향으로 형성된 비아홀(103)을 통하여 실장기판 측으로 도통이 이루어지고, 비아홀의 실장기판 측에는 외부접속용 땜납 범프(104)가 형성되어 있다.
이상과 같은 구성의 반도체장치에 있어서, 인터포저 양면의 도통은 스루홀 (through hole) 을 형성한 후, 도금 등에 의해 도전물질을 충전함으로써 이루어지고 있다. 그러나, 미세한 스루홀의 형성 및 그곳으로의 도금형성의 공정은 기술적인 어려움이 수반될 뿐 아니라, 비교적 두꺼운 도금을 실시하게 되어 비용이 높아진다는 문제가 있었다.
본 발명의 목적은 이와 같은 문제를 해결하고자 하는 것으로, 저렴하게 제조할 수 있으며, 또한 양호한 특성을 가지는 반도체장치용 인터포저 형성용 클래드판, 이것을 이용한 반도체장치용 인터포저 및 그 제조방법을 제공하는 것이다.
본 발명의 반도체장치용 인터포저 형성용 클래드판은 구리박재(銅箔材)와 니켈박재를 0.1 ∼ 3 % 의 압하율로 압접 (壓接) 하여 제조되는 것을 특징으로 한다.
본 발명의 클래드판은 편면 (片面) 또는 양면에 니켈도금을 구비하는 구리박재와, 다른 구리박재 또는 편면에 니켈도금을 구비하는 구리박재를 0.1 ∼ 3 % 의 압하율로 압접하여 제조되는 것을 특징으로 한다.
본 발명의 클래드판의 다른 특징은 구리/니켈/구리/니켈/구리의 5 층인 것이다.
본 발명의 반도체장치용 인터포저는 상기 어느 하나의 클래드판을 선택적으로 에칭하여 반도체칩과의 접속용 범프, 배선층을 형성하고, 반도체칩과 배선층의 접속을 이방성 도전접착제를 이용하여 반도체칩 접속용 범프를 통하여 실시하고, 에칭에 의해 형성된 기둥형 도체를 매개로 하여 인터포저의 두께방향의 도통을 실시하는 것을 특징으로 한다.
본 발명의 반도체장치용 인터포저의 제조방법은, 도체층 등을 형성하는 구리박재와 에칭 스토퍼층을 형성하는 니켈박재 또는 니켈도금을 적층함과 동시에 0.1 ∼ 3 % 의 압하율로 압접하여 반도체장치용 인터포저 형성용 클래드판을 형성하고, 클래드판을 선택적으로 에칭하여 기둥형 도체를 형성하고, 배선층을 형성하는 구리박재상에 절연층을 형성하고, 클래드판의 기둥형 도체형성면과 반대측에 반도체칩 접속용 범프 및 배선층을 형성하는 것을 특징으로 한다.
본 발명의 클래드판의 제조방법은 클래드판을 진공조내에서 구리박과 니켈박 또는 니켈도금의 접합면을 미리 활성화처리한 후, 구리박재와 니켈박재 또는 니켈도금을 적층하여 0.1 ∼ 3 % 의 압하율로 냉간 압접함으로써 형성하고, 이 때 활성화처리를 ① 1 ×101 ∼ 1 ×10-2 Pa 의 극저압 불활성가스 분위기중에서, ② 접합면을 가지는 구리박과 니켈도금을 각각 어스 (earth) 접지한 일방의 전극 A 로 하고, 절연지지된 다른 전극 B 와의 사이에 1 ∼ 50 MHz 의 교류를 인가하여 글로방전시키고, ③ 또한, 글로방전으로 인해 생긴 플라즈마 중에 노출되는 전극의 면적이 전극 B 의 면적의 1/3 이하에서, ④ 스퍼터 에칭처리하는 것을 특징으로 한다.
도 1 은 본 발명의 일 실시형태에 관한 반도체장치용 인터포저 제조방법의 공정 설명도이다.
도 2 는 본 발명의 일 실시형태에 관한 반도체장치용 인터포저의 제조방법의 공정 설명도이다.
도 3 은 본 발명의 일 실시형태에 관한 반도체장치용 인터포저의 제조방법의 공정 설명도이다.
도 4 는 본 발명의 일 실시형태에 관한 반도체장치용 인터포저의 제조방법의 공정 설명도이다.
도 5 는 본 발명의 일 실시형태에 관한 반도체장치용 인터포저의 제조방법의 공정 설명도이다.
도 6 은 본 발명의 일 실시형태에 관한 반도체장치용 인터포저의 제조방법의 공정 설명도이다.
도 7 은 본 발명의 일 실시형태에 관한 반도체장치용 인터포저의 제조방법의 공정 설명도이다.
도 8 은 본 발명의 일 실시형태에 관한 반도체장치용 인터포저의 제조방법의 공정 설명도이다.
도 9 는 본 발명의 일 실시형태에 관한 반도체장치용 인터포저의 제조방법의 공정 설명도이다.
도 10 은 본 발명의 일 실시형태에 관한 반도체장치용 인터포저의 제조방법의 공정 설명도이다.
도 11 은 클래드판의 제조장치의 단면 정면도이다.
도 12 는 종래의 반도체장치용 인터포저의 단면도이다.
이하, 도 1 ∼ 도 10 에 나타내는 일 실시형태를 참조하여, 본 발명을 구체 적으로 설명한다. 우선, 본 발명의 일 실시형태에 관한 반도체장치의 구조에 대하여, 도 10 을 참조하여 설명한다.
도시하는 바와 같이, 구리박으로 이루어지는 배선층(10)(두께 10 ∼ 100 ㎛ 가 바람직하다)의 양면에는 니켈도금으로 이루어지는 에칭 스토퍼층(11, 12)(두께 0.1 ∼ 3 ㎛ 가 바람직하다)이 접합되어 있다. 배선층(10)의 반도체칩(1) 탑재측 선단에는 반도체칩(1)과의 접속용 범프(18)(두께는 10 ∼ 100 ㎛ 가 바람직하다)가 형성되어 있다. 또한, 배선층의 실장기판측에는 절연수지(13)가 형성되고, 기둥형 도체(17)(두께 10 ∼ 100 ㎛ 가 바람직하다)에 의해 실장면과의 도통이 이루어지고, 실장면에는 땜납 범프(2)가 형성되어 있다.
다음으로, 상기한 반도체장치용 인터포저의 제조방법에 대해서 설명한다. 우선, 반도체장치용 인터포저를 제조한 때에 배선층(10)이 되는 구리박(19)(두께 10 ∼ 100 ㎛ 가 바람직하다)의 양면에 에칭 스토퍼층(11, 12)이 되는 니켈도금(20, 21)을 실시하여 니켈도금 구리박재(22)를 제조한다(도 1 참조).
다음으로, 니켈도금 구리박재(22)를 도 11 에 나타내는 클래드판 제조장치에 있어서의 되감기 릴(23)에 감는다. 또한, 기둥형 도체(17)가 되는 구리박재(24)를 되감기 릴(25)에 감는다. 되감기 릴(23. 25)을 통하여 니켈도금 구리박재(22)와 구리박재(24)를 동시에 되감고, 그 일부를 에칭 챔버(26)내로 돌출된 전극 롤(27, 28)에 감고, 에칭 챔버(26)내에서 스퍼터 에칭처리하여 활성화한다.
이 때, 활성화 처리는 본 출원인이 먼저 일본 공개특허공보 평1-224184 호에 서 개시한 바와 같이, ① 1 ×101 ∼ 1 ×10-2 Pa 의 극저압 불활성가스 분위기중에서, ② 접합면을 가지는 구리박과 니켈도금 구리박재(22)와 구리박재(24)를 각각 어스 접지한 일방의 전극 A 로 하고, 절연지지된 다른 전극 B 와의 사이에 1 ∼ 50 MHz 의 교류를 인가하여 글로방전시키고, ③ 또한, 상기 글로방전으로 인해 생긴 플라즈마 중에 노출되는 전극의 면적이 전극 B 의 면적의 1/3 이하에서, ④ 스퍼터 에칭처리함으로써 실시한다.
그 후, 진공조(29)내에 설치된 압연 유닛(30)에 의해 냉간 압접하고, 3 층 구조를 가지는 반도체장치용 인터포저 형성용 클래드판(31)을 되감기 롤(32)에 감는다.
다음으로, 이 3 층 구조를 가지는 반도체장치용 인터포저 형성용 클래드판(31)을 다시 되감기 릴(23)에 감는다. 또한, 접속용 범프(18)가 되는 구리박재(33)(도 1 참조)를 되감기 릴(25)에 감는다. 되감기 릴(23, 25)로부터 클래드판(31)과 구리박재(33)를 각각 되감고, 그 일부를 에칭 챔버(26)내로 돌출된 전극 롤(27, 28)에 감고, 에칭 챔버(26)내에서 스퍼터 에칭처리되어 활성화한다.
이 경우도 활성화 처리는 동일하게 ① 1 ×101 ∼ 1 ×10-2 Pa 의 극저압 불활성가스 분위기중에서, ② 접합면을 가지는 반도체장치용 클래드판(31)과 구리박재(33)를 각각 어스 접지한 일방의 전극 A 로 하고, 절연지지된 다른 전극 B 와의 사이에 1 ∼ 50 MHz 의 교류를 인가하여 글로방전시키고, ③ 또한, 상기 글로방전으로 인해 생긴 플라즈마중에 노출되는 전극의 면적이 전극 B 의 면적의 1/3 이하 에서, ④ 스퍼터 에칭처리함으로써 실시하여, 도 1 에 나타내는 바와 같이 5 층 구조를 가지는 반도체장치용 클래드판(34)을 제조한다.
또한, 상기에 있어서는 구리박재에 미리 니켈도금을 한 것을 압접하는 예를 설명하였지만, 니켈도금 대신에 상기 설비를 이용하여 구리박재에 니켈박을 압접한 것을 이용할 수도 있다. 이 경우, 구리박재의 양면에 니켈박을 압접한 것도 적용할 수 있다.
또한, 상기 설비를 사용하여 압접을 반복 실시함으로써, 구리/니켈/구리/니켈/구리의 순서로, 구리층을 표면층에 형성하고, 중간층에 니켈층을 개재시킨 다층의 클래드판을 제조할 수 있다.
또한, 상기 되감기 릴을 3 대 이상 설치하고, 이들 릴에 구리박재나 니켈박재 등을 설치하고, 3 대 이상의 릴로부터 박재의 제공을 동시에 받음으로써, 1 회의 압접으로 다층구조의 클래드판을 제조할 수 있다.
반도체장치용 인터포저 형성용 클래드판(34)을 소정의 크기로 절단한 후, 도 2 ∼ 도 9 를 참조하여 설명하는 이하의 공정을 통하여, 반도체장치용 인터포저를 제조한다. 우선, 도 2 에 나타내는 바와 같이, 구리박재(24)의 표면에 포토레지스트막(35)을 형성한 후, 노광·현상한다.
다음으로, 도 3 에 나타내는 바와 같이, 구리박재(24)의 선택 에칭을 실시하고, 구리박재(24)를, 기둥형 도체(17)를 남기고 제거한다. 에칭액으로는 황산 + 과산화수소수액 또는 과황산암모늄액 등을 이용하는 것이 바람직하다.
그리고, 도 4 에 나타내는 바와 같이, 니켈층(20)을 선택 에칭에 의해 제거 한다. 에칭액으로는 시판의 Ni 에칭액(예를 들면, 메르텍스사 제조, 메르스트립 N-950)을 이용하는 것이 바람직하다.
다음으로, 도 5 에 나타내는 바와 같이, 절연수지(39)를 도포한다. 절연수지(39)로는, 예를 들면 에폭시 또는 폴리이미드수지 등을 이용하는 것이 바람직하다.
그리고, 도 6 에 나타내는 바와 같이, 수지(39)의 표면을 균일하게 하기 위해 연마를 실시한다. 이 때, 기둥형 도체(17)의 두부 (頭部)가 표면에 노출되도록 한다. 또한, 상기 연마 대신에 기둥형 도체상의 수지를 화학적으로 제거하고, 두부를 노출시키는 것도 가능하다.
또한, 도 7 에 나타내는 바와 같이, 구리박재(33)의 선택 에칭을 실시하고, 구리박재(33)를, 기둥 도체(18)를 남기고 제거한다. 에칭액으로는 황산 + 과산화수소수액 또는 과황산암모늄액 등을 이용하는 것이 바람직하다.
다음으로, 도 8 에 나타내는 바와 같이, 니켈층(21)을 제거한다. 에칭액으로는 시판의 Ni 에칭액(예를 들면, 메르텍스사 제조, 메르스트립 N-950)을 이용하는 것이 바람직하다.
그리고, 도 9 에 나타내는 바와 같이, 구리박재의 표면에 포토레지스트막(37)을 형성함과 동시에 노광, 현상을 실시하고, 염화제2철이나 황산+과산화수소 등을 이용하여 구리박(19)을 에칭처리한다. 이것에 의해 배선층이 형성된다.
도 10 에 나타내는 바와 같이, 반도체칩(1)을, 도전입자(3)를 함유하는 이방 성 도전접착제(4)에 의해 배선층의 표면에 접속한다. 또한, 실장 기판측의 기둥형 도체(17)에 대응하는 위치에 땜납 범프(2)를 형성한다.
이상 설명한 바와 같이, 본 발명의 반도체장치용 인터포저 형성용 클래드판에 있어서는 구리박재와 니켈박재를 0.1 ∼ 3 % 의 저압하율로 압접하거나, 편면 또는 양면에 니켈도금을 구비하는 구리박재와, 다른 구리박재 또는 편면에 니켈도금을 구비하는 다른 구리박재를 적층한 상태로, 0.1 ∼ 3 % 의 저압하율로 압접한다. 이 때문에, 접합계면의 스트레스를 낮게 억제함으로써, 접합계면의 평탄도를 유지할 수 있고, 또한 가공성 회복을 위한 열처리도 불필요하기 때문에 계면에 합금층이 생성되지 않기 때문에, 선택 에칭성이 우수한 반도체장치용 인터포저 형성용 클래드판을 제조할 수 있다.
본 발명의 반도체장치용 인터포저에 있어서는 상기한 반도체장치용 인터포저 형성용 클래드판을 선택적으로 에칭하고, 반도체칩과의 접속용 범프, 배선층을 형성하고, 인터포저의 두께방향의 도통을 에칭에 의해 형성된 기둥형 도체를 매개로 하여 실시하도록 하고 있기 때문에, 소형 반도체장치에 대응할 수 있는 반도체장치용 인터포저를 효율적으로 저렴하게 제조할 수 있다. 또한, 반도체칩과 배선층의 접속을, 도전입자를 함유하는 이방성 도전접착체를 이용하여 반도체칩 접속용 범프를 통해 실시하도록 하고 있기 때문에, 반도체칩상에 범프를 형성할 필요가 없어 반도체장치의 저비용화가 이루어진다.
본 발명의 반도체장치용 인터포저의 제조방법에 있어서는 도체층을 형성하는 구리박과 에칭 스토퍼층을 형성하는 니켈도금을 적층함과 동시에 압접하여 반도체장치용 클래드판을 형성하고, 클래드판을 선택적으로 에칭하여 기둥형 도체를 형성하고, 배선층을 형성하는 구리박재상에 절연층을 형성하고, 클래드판의 기둥형 도체 형성면과 반대측에 반도체칩 접속용 범프 및 배선층을 형성함으로써 반도체장치용 인터포저를 제조하도록 하고 있기 때문에, 소형 반도체장치에 대응할 수 있는 반도체장치용 인터포저를 고효율로 또한, 저렴하게 제조할 수 있다.
본 발명의 반도체장치용 인터포저 형성용 클래드판의 제조방법에 있어서는 클래드판을 진공조내에서 구리박과 니켈도금의 접합면을 미리 활성화처리한 후, 구리박과 니켈도금을 적층하여 0.1 ∼ 3 % 의 저압하율로 냉간 압접함으로서 형성하도록 하였기 때문에, 접합계면의 스트레스를 낮게 억제함으로써 접합계면의 평탄도를 유지할 수 있고, 또한 가공성 회복을 위한 열처리도 불필요하고, 계면에 합금층이 생성되지 않기 때문에, 선택 에칭성이 우수한 반도체장치용 인터포저 형성용 클래드판을 제조할 수 있다.

Claims (8)

  1. 구리박재와 니켈박재를 0.1 ∼ 3 % 의 압하율로 압접하여 제조되는 반도체장치용 인터포저 형성용 클래드판.
  2. 편면 또는 양면에 니켈도금을 구비하는 구리박재와, 다른 구리박재 또는 편면에 니켈도금을 구비하는 구리박재를 0.1 ∼ 3 % 의 압하율로 압접하여 제조되는 반도체장치용 인터포저 형성용 클래드판.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 클래드판은 구리/니켈/구리/니켈/구리의 5 층인 것을 특징으로 하는 클래드판.
  4. 제 1 항 또는 제 2 항에 기재된 클래드판을 선택적으로 에칭하고, 반도체칩과의 접속용 범프, 배선판을 형성하고, 반도체칩과 배선층의 접속을 이방성 도전접착제를 이용하여 반도체칩 접속용 범프를 통하여 실시하도록 하고, 에칭에 의해 형성된 기둥형 도체를 매개로 하여 인터포저의 두께방향의 도통을 실시하는 반도체장치용 인터포저.
  5. 도체층 등을 형성하는 구리박재와 에칭 스토퍼층을 형성하는 니켈박재 또는 니켈도금을 적층함과 동시에 0.1 ∼ 3 % 의 압하율로 압접하여 반도체장치용 인터 포저 형성용 클래드판을 형성하고, 이 클래드판을 선택적으로 에칭하여 기둥형 도체를 형성하고, 배선층을 형성하는 구리박재상에 절연층을 형성하고, 이 클래드판의 기둥형도체 형성면과 반대측에 반도체칩 접속용 범프 및 배선층을 형성하는 것을 특징으로 하는 반도체장치용 인터포저의 제조방법.
  6. 제 1 항 또는 제 2 항에 기재된 반도체장치용 클래드판의 제조방법으로서, 상기 반도체장치용 인터포저 형성용 클래드판은 진공조내에서 상기 구리박과 상기 니켈박 또는 니켈도금의 접합면을 미리 활성화처리한 후, 상기 구리박과 상기 니켈박재 또는 니켈도금을 적층하여 0.1 ∼ 3 % 의 압하율로 냉간 압접함으로서 형성하고, 이 때 상기 활성화 처리를 ① 1 ×101 ∼ 1 ×10-2 Pa 의 극저압 불활성 가스 분위기중에서, ② 접합면을 가지는 상기 구리박과 상기 니켈도금을 각각 어스 접지한 일방의 전극 A 로 하고, 절연지지된 다른 전극 B 와의 사이에 1 ∼ 50 MHz 의 교류를 인가하여 글로방전시키고, ③ 또한, 상기 글로방전으로 인해 생긴 플라즈마 중에 노출되는 전극의 면적이 전극 B 의 면적의 1/3 이하에서, ④ 스퍼터 에칭처리함으로써 실시하도록 한 것을 특징으로 하는 반도체장치용 클래드판의 제조방법.
  7. 제 3 항에 기재된 클래드판을 선택적으로 에칭하고, 반도체칩과의 접속용 범프, 배선판을 형성하고, 반도체칩과 배선층의 접속을 이방성 도전접착제를 이용하여 반도체칩 접속용 범프를 통하여 실시하도록 하고, 에칭에 의해 형성된 기둥형 도체를 매개로 하여 인터포저의 두께방향의 도통을 실시하는 반도체장치용 인터포저.
  8. 제 3 항에 기재된 반도체장치용 클래드판의 제조방법으로서, 상기 반도체장치용 인터포저 형성용 클래드판은 진공조내에서 상기 구리박과 상기 니켈박 또는 니켈도금의 접합면을 미리 활성화처리한 후, 상기 구리박과 상기 니켈박재 또는 니켈도금을 적층하여 0.1 ∼ 3 % 의 압하율로 냉간 압접함으로서 형성하고, 이 때 상기 활성화 처리를 ① 1 ×101 ∼ 1 ×10-2 Pa 의 극저압 불활성 가스 분위기중에서, ② 접합면을 가지는 상기 구리박과 상기 니켈도금을 각각 어스 접지한 일방의 전극 A 로 하고, 절연지지된 다른 전극 B 와의 사이에 1 ∼ 50 MHz 의 교류를 인가하여 글로방전시키고, ③ 또한, 상기 글로방전으로 인해 생긴 플라즈마 중에 노출되는 전극의 면적이 전극 B 의 면적의 1/3 이하에서, ④ 스퍼터 에칭처리함으로써 실시하도록 한 것을 특징으로 하는 반도체장치용 클래드판의 제조방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196381A (ja) * 2000-01-12 2001-07-19 Toyo Kohan Co Ltd 半導体装置、半導体上の回路形成に用いる金属積層板、および回路形成方法
JP4447762B2 (ja) * 2000-10-18 2010-04-07 東洋鋼鈑株式会社 多層金属積層板及びその製造方法
JP4748340B2 (ja) * 2001-03-22 2011-08-17 日立化成工業株式会社 金属薄膜層が形成された接続用導体内蔵の両面板製造方法
WO2003100850A1 (fr) * 2002-05-28 2003-12-04 Hitachi Chemical Co., Ltd. Substrat, tableau de connexions, substrat pour boitier a semi-conducteur, boitier a semi-conducteur et leurs procedes de production
JP4288912B2 (ja) * 2002-08-08 2009-07-01 日立化成工業株式会社 配線板、半導体パッケージ用基板、半導体パッケージ及びそれらの製造方法
US7462942B2 (en) * 2003-10-09 2008-12-09 Advanpack Solutions Pte Ltd Die pillar structures and a method of their formation
JP4105202B2 (ja) * 2006-09-26 2008-06-25 新光電気工業株式会社 半導体装置の製造方法
EP1986230A2 (en) * 2007-04-25 2008-10-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing SOI substrate and method of manufacturing semiconductor device
US20090196999A1 (en) * 2007-12-12 2009-08-06 Rohm And Haas Electronic Materials Llc Adhesion promotion
US7863106B2 (en) 2008-12-24 2011-01-04 International Business Machines Corporation Silicon interposer testing for three dimensional chip stack
US11315831B2 (en) 2019-07-22 2022-04-26 International Business Machines Corporation Dual redistribution layer structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01224184A (ja) * 1988-03-02 1989-09-07 Toyo Kohan Co Ltd クラッド金属板の製造法及びその装置
JP2000188455A (ja) * 1998-10-16 2000-07-04 Hitachi Metals Ltd 転写法用複合材およびその製造方法ならびにそれを用いたプリント基板および半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0818145B2 (ja) * 1988-02-26 1996-02-28 株式会社神戸製鋼所 電子部品用積層材の製造方法
JPH01278977A (ja) * 1988-04-28 1989-11-09 Japan Steel Works Ltd:The 銅‐ニッケルクラッド材の製造方法
US4896813A (en) * 1989-04-03 1990-01-30 Toyo Kohan Co., Ltd. Method and apparatus for cold rolling clad sheet
EP0545328B1 (en) * 1991-11-29 1997-03-19 Hitachi Chemical Co., Ltd. Printed circuit board manufacturing process
US5156923A (en) * 1992-01-06 1992-10-20 Texas Instruments Incorporated Heat-transferring circuit substrate with limited thermal expansion and method for making
JPH05291744A (ja) * 1992-04-10 1993-11-05 Hitachi Chem Co Ltd 多層配線板の製造法および多層金属層付絶縁基板
EP0622981B1 (en) * 1993-04-27 1997-07-09 Hitachi Chemical Co., Ltd. Wiring board for electrical tests and method of manufacturing the same
US5482784A (en) * 1993-12-24 1996-01-09 Mitsui Mining And Smelting Co., Ltd. Printed circuit inner-layer copper foil and process for producing the same
JP2833996B2 (ja) 1994-05-25 1998-12-09 日本電気株式会社 フレキシブルフィルム及びこれを有する半導体装置
JP2630293B2 (ja) * 1995-02-28 1997-07-16 日本電気株式会社 多層配線基板
KR100300383B1 (ko) * 1996-02-15 2002-06-20 다나베 히로까즈 클래딩 재료
US5844310A (en) * 1996-08-09 1998-12-01 Hitachi Metals, Ltd. Heat spreader semiconductor device with heat spreader and method for producing same
TW585813B (en) * 1998-07-23 2004-05-01 Toyo Kohan Co Ltd Clad board for printed-circuit board, multi-layered printed-circuit board, and the fabrication method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01224184A (ja) * 1988-03-02 1989-09-07 Toyo Kohan Co Ltd クラッド金属板の製造法及びその装置
JP2000188455A (ja) * 1998-10-16 2000-07-04 Hitachi Metals Ltd 転写法用複合材およびその製造方法ならびにそれを用いたプリント基板および半導体装置

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Publication number Publication date
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EP1193755A4 (en) 2007-07-11

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