KR100710280B1 - 액정표시장치 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터에 포함된 활성층이 백라이트에 의해 생성된 광에 노출되는 것을 최소화하기 위한 액정표시장치 및 그의 제조방법에 관한 것이다.
본 발명은 기판과; 상기 기판 상에 형성되는 게이트전극과; 상기 게이트전극 상에 형성되는 게이트절연막과; 상기 게이트절연막 상에 위치하며 상기 게이트전극에 전면 중첩되는 활성층과; 상기 활성층 상에 형성되는 오믹접촉층과; 상기 오믹접촉층 상에 형성되는 소오스 및 드레인전극과; 상기 소오스 및 드레인전극을 덮도록 형성된 패시베이션층을 구비한다.
본 발명은 박막트랜지스터에 포함되는 활성층의 폭을 게이트전극의 폭보다 작게 형성함으로써, 백 라이트에 의해 생성된 광에 노출되는 활성층의 부위를 최소화함과 아울러 박막트랜지스터의 오프(OFF)전류를 감소시킬 수 있다. 더 나아가 박막트랜지스터의 온/오프(ON/OFF)비 특성을 높일 수 있다.
Description
도 1은 종래 기술에 따른 액정표시장치를 도시한 평면도.
도 2은 도 1에 도시된 박막트랜지스터를 선 "A-A'"로 절단한 단면도.
도 3은 도 2에 도시된 박막트랜지스터에 조사되는 광의 이동방향을 도시한 단면도.
도 4는 본 발명의 실시 예에 따른 액정표시장치를 도시한 평면도.
도 5는 도 4에 도시된 박막트랜지스터를 선 "B-B'"로 절단한 단면도.
도 6은 도 4에 도시된 박막트랜지스터에 조사되는 광의 이동방향을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
3,49 : 게이트절연막 5,51 : 활성층
7,53 : 오믹접촉층 9,47 : 패시베이션층
11,31 : 투명기판 12 : 상부기판
13,43 : 게이트전극 14,35 : 게이트라인
21,45 : 소오스전극 23,41 : 드레인전극
24,37 : 데이터라인 27,39 : 접촉홀
29,33 : 화소전극
본 발명은 액정표시장치 및 그의 제조방법에 관한 것으로서, 특히, 박막트랜지스터에 포함된 활성층이 백라이트에 의해 생성된 광에 노출되는 것을 최소화하기 위한 액정표시장치 및 그의 제조방법에 관한 것이다.
액정표시장치는 게이트전극, 게이트절연막, 활성층, 오믹접촉층, 소오스 및 드레인전극으로 구성된 박막트랜지스터(Thin Film Transistor)로 이루어진 스위칭소자와 화소(pixel)전극이 형성된 하판과 칼라필터가 형성된 상판 사이에 주입된 액정으로 이루어진다.
도 1은 종래 기술에 따른 액정표시장치의 평면도이고, 도 2는 도 1에 도시된 박막트랜지스터를 선 "A-A'"로 절단한 단면도이다.
도 1 및 도 2를 참조하면, 먼저 종래 기술에 따른 액정표시장치는 투명기판(11) 상에 알루미늄(Al) 또는 구리(Cu) 등의 금속으로 게이트전극(13)이 게이트라인(14)과 연결되게 형성된다. 그리고, 투명기판(11) 상에 게이트전극(13)과 게이트라인(14)을 덮도록 게이트절연막(3)이 형성된다. 상기 게이트절연막(3)은 질화실리콘 또는 산화실리콘으로 형성된다.
게이트절연막(3) 상에 게이트전극(13)을 덮도록 활성층(5)이 형성된다. 상기 활성층(5)은 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘으로 형성된다. 이와 아울러, 활성층(5) 상에 게이트전극(13)과 대응되게 오믹접촉층(7)이 형성된다. 상기 오믹접촉층(7)은 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘 또는 다결정실리콘으로 형성된다.
게이트절연막(3) 상에 형성된 활성층(5)의 양측에 오믹접촉층(7)과 접촉되게 소오스전극(21) 및 드레인전극(23)이 형성된다. 상기 소오스전극(21) 및 드레인전극(23)은 크롬(Cr), 몰리브덴(Mo), 티타늄 또는 탄탈륨 등의 금속이나, MoW, MoTa 또는 MoNb 등의 몰리브덴 합금(Mo alloy)으로 형성되는 것으로, 소오스전극(21)은 데이터라인(24)과 연결되게 형성되고, 드레인전극(23)은 게이트전극(13)을 사이에 두고 소오스전극(21)과 대응되게 형성된다.
상술한 게이트전극(13), 게이트절연막(3), 활성층(5), 소오스전극(21) 및 드레인전극(23)은 박막트랜지스터를 구성한다.
게이트절연막(3) 상에 패시베이션층(9)이 박막트랜지스터를 덮도록 형성된다. 상기 패시베이션층(9)은 산화실리콘 또는 질화실리콘 등의 무기절연물질로 형성된다. 이 패시베이션층(9)에 드레인전극(23)을 노출시키는 접촉홀(27)이 형성되며, 이 패시베이션층(9) 상에 접촉홀(27)을 통해 드레인전극(23)과 접촉되는 화소전극(29)이 형성된다. 상기 화소전극(29)은 투명한 전도성물질인 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)로 형성되는 것으로 패시베이션층(9) 상의 박막트랜지스터와 대응되는 부분을 제외한 부분에 형성된다.
그러나, 이와 같이 구성된 종래 기술에 따른 액정표시장치는 소오스전극(21) 및 드레인전극(23) 형성 후, 패시베이션층(9)을 마스크로 하여 박막트랜지스터를 형성하게 된다. 이때, "a"와 같이 게이트전극 외곽으로 존재하는 활성층(5) 영역이 외부로 노출된다.
이로 인해, 도 3과 같이 백라이트(Back light)(도시되지 않음)에 의해 생성된 광이 투명기판(11)의 배면을 통해 박막트랜지스터로 조사된다. 박막트랜지스터로 조사된 광의 일부는 게이트전극(13)에 의해 차단됨과 아울러, 소정 부분이 게이트절연막(3)을 투과하여 그 상에 형성된 활성층(5)에 조사된다. 또한, 투명기판(11)을 투과한 광은 상부기판(12)에 의해 반사되어 다시 박막트랜지스터로 조사되어 패시베이션층(9)을 투과함과 아울러 다시 활성층(5)에 조사된다. 이로 인해, 활성층(5)내에 광전류가 증가하게 된다. 이는, 활성층(5)내에 존재한 전하들이 광에 반응하여 광전류가 생성되기 때문이다. 이로 인해, 박막트랜지스터의 오프(OFF)전류가 증가하게 되어 결국에는 박막트랜지스터의 온/오프(ON/OFF)비 특성이 좋지 않게 된다.
따라서, 본 발명의 목적은 박막트랜지스터에 포함된 활성층이 백라이트에 의 해 생성된 광에 노출되는 것을 최소화하기 위한 액정표시장치 및 그의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 액정표시장치는 기판과; 상기 기판 상에 형성되는 게이트전극과; 상기 게이트전극 상에 형성되는 게이트절연막과; 상기 게이트절연막 상에 위치하며 상기 게이트전극에 전면 중첩되는 활성층과; 상기 활성층 상에 형성되는 오믹접촉층과; 상기 오믹접촉층 상에 형성되는 소오스 및 드레인전극과; 상기 소오스 및 드레인전극을 덮도록 형성된 패시베이션층을 구비한다.
본 발명의 실시 예에 따른 액정표시장치의 제조방법은 기판 상에 게이트전극을 형성하는 단계와; 상기 게이트전극 상에 게이트절연막을 형성하는 단계와; 상기 게이트절연막 상에 위치하며 상기 게이트전극에 전면 중첩되는 활성층을 형성하는 단계와; 상기 활성층 상에 오믹접촉층을 형성하는 단계와; 상기 오믹접촉층 상에 소오스 및 드레인전극을 형성하는 단계와; 상기 소오스 및 드레인전극을 덮도록 패시베이션층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 액정표시장치의 제조방법은 기판 상에 게이트전극을 형성하는 단계와; 상기 게이트전극 상에 게이트절연막을 형성하는 단계와; 상기 게이트절연막 상에 위치하며 상기 게이트전극에 전면 중첩되는 활성층을 형성하는 단계와; 상기 활성층 상에 오믹접촉층을 형성하는 단계와; 상기 오믹접촉층 상에 소오스 및 드레인전극을 형성하는 단계와; 상기 소오스 및 드레인전극을 덮도록 패시베이션층을 형성하는 단계를 포함하는 것을 특징으로 한다.
삭제
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 4 내지 도 6을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 액정표시장치의 평면도이고, 도 5는 도 4에 도시된 박막트랜지스터를 선 "B-B'"로 절단한 단면도이다.
도 4 및 도 5를 참조하면, 먼저 종래 기술에 따른 액정 표시소자는 투명기판(31) 상에 알루미늄(Al) 또는 구리(Cu) 등의 금속으로 게이트전극(43)이 게이트라인(35)과 연결되게 형성된다. 그리고, 투명기판(31) 상에 게이트전극(43)과 게이트라인(35)을 덮도록 게이트절연막(49)이 형성된다. 상기 게이트절연막(49)은 질화실리콘 또는 산화실리콘으로 형성된다.
게이트절연막(49) 상에 게이트전극(43)보다 작은 폭을 가지도록 활성층(51) 및 오믹접촉층(53)이 형성된다. 상기 활성층(51)은 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘으로 형성되며, 상기 오믹접촉층(53)은 N형 또는 P형의 불순물이 고농도로 도핑된 비정질실리콘 또는 다결정실리콘으로 형성된다.
게이트절연막(49) 상에 형성된 활성층(51)의 양측에 오믹접촉층(53)과 접촉되게 소오스전극(45) 및 드레인전극(41)이 형성된다. 상기 소오스전극(45) 및 드레인전극(41)은 크롬(Cr), 몰리브덴(Mo), 티타늄 또는 탄탈륨 등의 금속이나, MoW, MoTa 또는 MoNb 등의 몰리브덴 합금(Mo alloy)으로 형성되는 것으로, 소오스전극(45)은 데이터라인(37)과 연결되게 형성되고, 드레인전극(41)은 게이트전극(43)을 사이에 두고 소오스전극(45)과 대응되게 형성된다.
상술한 게이트전극(43), 게이트절연막(49), 활성층(51), 소오스전극(45) 및 드레인전극(41)은 박막트랜지스터를 구성한다.
게이트절연막(43) 상에 패시베이션층(47)이 박막트랜지스터를 덮도록 형성된 다. 상기 패시베이션층(47)은 산화실리콘 또는 질화실리콘 등의 무기절연물질로 형성된다. 이 패시베이션층(47)에 드레인전극(41)을 노출시키는 접촉홀(39)이 형성되며, 이 패시베이션층(47) 상에 접촉홀(39)을 통해 드레인전극(41)과 접촉되는 화소전극(33)이 형성된다. 상기 화소전극(33)은 투명한 전도성물질인 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)로 형성되는 것으로 패시베이션층(47) 상의 박막트랜지스터와 대응되는 부분을 제외한 부분에 형성된다.
이와 같이 본 발명에 따른 액정표시장치는 종래 기술에 따른 액정표시장치와 대비되게 게이트절연막(49) 상에 게이트전극(43)보다 작은 폭을 가지도록 활성층(51)이 형성된다. 따라서, "b"와 같이 게이트전극 외곽으로 존재하는 활성층(51) 영역이 외부로 노출되는 부위를 최소화 할 수 있다.
즉, 활성층(51)은 게이트 전극(43)보다 작은 면적을 가지게 되고 게이트 전극(43)에 전면 중첩되게 위치한다. 이렇게 함으로써, 도 6과 같이 백 라이트(Back light)(도시되지 않음)에 의해 생성된 광이 투명기판(31)의 배면을 통해 박막트랜지스터로 조사된다 하더라도, 게이트 전극(43)가 활성층(51)으로의 광조사를 차단하게 함으로써 광에 노출되는 활성층(51)의 부위를 최소화 할 수 있다. 이는, 투명기판(31)의 배면으로 조사되는 광은 게이트전극(43)에 의해 차단됨과 아울러 게이트전극(43)에 차단되지 않고 상부기판(12)에 조사되어 반사되더라도, 활성층(51)의 폭이 작기 때문에 광에 노출되는 부위는 그 만큼 감소하게 된다.
즉, 활성층(51)은 게이트 전극(43)보다 작은 면적을 가지게 되고 게이트 전극(43)에 전면 중첩되게 위치한다. 이렇게 함으로써, 도 6과 같이 백 라이트(Back light)(도시되지 않음)에 의해 생성된 광이 투명기판(31)의 배면을 통해 박막트랜지스터로 조사된다 하더라도, 게이트 전극(43)가 활성층(51)으로의 광조사를 차단하게 함으로써 광에 노출되는 활성층(51)의 부위를 최소화 할 수 있다. 이는, 투명기판(31)의 배면으로 조사되는 광은 게이트전극(43)에 의해 차단됨과 아울러 게이트전극(43)에 차단되지 않고 상부기판(12)에 조사되어 반사되더라도, 활성층(51)의 폭이 작기 때문에 광에 노출되는 부위는 그 만큼 감소하게 된다.
삭제
상술한 바와 같이, 본 발명의 실시 예에 따른 액정표시장치 및 그의 제조방 법은 박막트랜지스터에 포함되는 활성층의 폭을 게이트전극의 폭보다 작게 형성함으로써, 백 라이트에 의해 생성된 광에 노출되는 활성층의 부위를 최소화함과 아울러 박막트랜지스터의 오프(OFF)전류를 감소시킬 수 있다. 더 나아가 박막트랜지스터의 온/오프(ON/OFF)비 특성을 높일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
Claims (2)
- 기판과;상기 기판 상에 형성되는 게이트전극과;상기 게이트전극 상에 형성되는 게이트절연막과;상기 게이트절연막 상에 위치하며 상기 게이트전극에 전면 중첩되는 활성층과;상기 활성층 상에 형성되는 오믹접촉층과;상기 오믹접촉층 상에 형성되는 소오스 및 드레인전극과;상기 소오스 및 드레인전극을 덮도록 형성된 패시베이션층을 구비하는 것을 특징으로 하는 액정표시장치.
- 기판 상에 게이트전극을 형성하는 단계와;상기 게이트전극 상에 게이트절연막을 형성하는 단계와;상기 게이트절연막 상에 위치하며 상기 게이트전극에 전면 중첩되는 활성층을 형성하는 단계와;상기 활성층 상에 오믹접촉층을 형성하는 단계와;상기 오믹접촉층 상에 소오스 및 드레인전극을 형성하는 단계와;상기 소오스 및 드레인전극을 덮도록 패시베이션층을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
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Patent Citations (2)
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