KR20070081318A - 박막트랜지스터와 그 제조방법 및 이를 갖는 표시장치 - Google Patents

박막트랜지스터와 그 제조방법 및 이를 갖는 표시장치 Download PDF

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Abstract

게이트 전극과 그 상부의 반도체 패턴, 상기 반도체 패턴상에서 서로 마주보는 제1 전극과 제2 전극 및 이들을 연결하는 제3 전극으로 이루어진 소오스 전극, 상기 제1 전극과 제2 전극 사이에 형성된 드레인 전극을 포함하는 박막트랜지스터와 그 제조방법 및 이를 갖는 표시장치가 제공된다. 상기 제1 및 제2 전극 사이의 간격은 상기 반도체 패턴이 형성된 영역과 상기 게이트 전극이 형성된 영역 외부에서 달라진다. 그 결과 박막트랜지스터의 동작특성이 향상되면서 동시에 제조 공정 중 상기 소오스 전극과 드레인 전극이 단락되는 것이 방지된다.
박막트랜지스터, 게이트 전극, 소오스 전극, 드레인 전극, 채널

Description

박막트랜지스터와 그 제조방법 및 이를 갖는 표시장치{TFT and Method of Fabricating the Same and Display Apparatus Having the Same}
도 1은 종래 기술의 문제점을 설명하기 위한 도면,
도 2a 내지 도 6a는 본 발명의 실시예에 따른 박막트랜지스터 제조방법을 설명하기 위한 평면도들,
도 2b 내지 도 6b는 각각 도 2a 내지 도 6a의 Ⅰ-Ⅰ' 라인을 따라 취해진 단면도들,
도 2c 내지 도 6c는 각각 도 2a 내지 도 6a의 Ⅱ-Ⅱ' 라인을 따라 취해진 단면도들,
도 2d 내지 도 6d는 각각 도 2a 내지 도 6a의 Ⅲ-Ⅲ' 라인을 따라 취해진 단면도들,
도 7a 및 도 7b는 본 발명의 서로 다른 실시예에 따른 박막트랜지스터의 평면도들,
도 8a는 본 발명의 실시예에 따른 액정표시장치의 평면도, 도 8b는 도 8a의 Ⅳ-Ⅳ' 라인을 따라 취해진 단면도이다.
♧도면의 주요부분에 대한 부호의 설명♧
1 -- 기판 10 -- 게이트 전극
20 -- 게이트 절연막 30 -- 반도체 패턴
40 -- 소오스 전극 50 -- 드레인 전극
GL -- 게이트 라인 DL -- 데이터 라인
본 발명은 박막트랜지스터와 그 제조방법 및 이를 갖는 표시장치에 관한 것이다.
박막트랜지스터는 스위칭 소자로서 영상을 표시하는 표시장치에 구비된다. 즉, 표시장치는 영상이 표시되는 최소 단위인 각 화소별 독립적 구동을 위해, 각 화소 영역마다 박막트랜지스터가 형성된다. 박막트랜지스터는 기판상에 형성된 게이트 전극과 반도체 패턴 및 상기 반도체 패턴상에서 서로 마주보도록 이격된 소오스 전극과 드레인 전극을 포함한다.
상기 박막트랜지스터는 상기 기판상에 박막을 형성한 후 이를 패터닝하는 과정을 반복하여 형성된다. 위와 같은 패터닝 공정에는 다음과 같은 문제가 있다.
도 1은 종래 기술의 문제점을 설명하기 위한 도면이다.
도 1을 참조하면, 게이트 전극이 형성된 영역의 경계에서 소오스 전극과 드레인 전극이 서로 이격되지 못하고 서로 단락된 것을 확인할 수 있다. 이는 박막트랜지스터를 형성하기 위해 포토 마스크를 이용한 노광 및 식각 과정이 진행될 때 빈번하게 발생된다. 즉, 상기 게이트 전극이 형성된 영역의 경계에서 상기 게이트 전극에 의한 단차로 인하여, 상기 소오스 전극과 드레인 전극이 설계된 대로 서로 이격되지 못하고 단락될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 공정 중의 불량 발생이 방지되는 박막트랜지스터의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기한 제조방법으로 제조되는 박막트랜지스터 및 이러한 박막트랜지스터를 갖는 표시장치를 제공하는데 있다.
본 발명의 박막트랜지스터 제조방법은 다음과 같은 과정을 포함한다.
제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는 기판을 준비한다. 상기 기판상의 상기 제1 및 제2 영역에 게이트 전극을 형성한다. 상기 게이트 전극상의 상기 제1 영역에 반도체 패턴을 형성한다. 상기 기판의 전면에 도전막과 감광막을 형성한다. 상기 감광막을 패터닝하여, 서로 마주보는 제1 전극 패턴과 제2 전극 패턴 및 상기 제2 영역 외부에서 상기 제1 전극 패턴의 단부와 상기 제2 전극 패턴의 단부를 연결하는 제3 전극 패턴으로 이루어진 소오스 전극 패턴과, 상기 제1 전극 패턴과 제2 전극 패턴 사이에 형성된 드레인 전극 패턴을 포함하는 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각 마스크로 상기 도전막을 패터닝한다.
이 때, 상기 제1 및 제2 전극은 상기 제1 영역에서, 상기 제2 영역에서 보다 상기 드레인 전극에 가깝게 위치한다.
본 발명의 박막트랜지스터는 기판, 게이트 전극, 반도체 패턴, 소오스 전극, 드레인 전극을 포함한다. 상기 기판은 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는다. 상기 게이트 전극은 상기 기판상의 상기 제1 및 제2 영역에 형성된다. 상기 반도체 패턴은 상기 게이트 전극상의 상기 제1 영역에 형성된다. 상기 소오스 전극은 상기 반도체 패턴상에 형성되며, 서로 마주보는 제1 전극과 제2 전극 및 상기 제2 영역 외부에서 상기 제1 전극의 단부와 상기 제2 전극의 단부를 연결하는 제3 전극으로 이루어진다. 상기 드레인 전극은 상기 반도체 패턴상의 상기 제1 전극과 제2 전극 사이에 형성된다.
상기 제1 및 제2 전극 패턴은 상기 제1 영역에서, 상기 제2 영역에서 보다 상기 드레인 전극 패턴에 가깝게 위치한다.
본 발명의 표시기판은 기판, 게이트 라인과 데이터 라인, 게이트 전극, 반도체 패턴, 소오스 전극, 드레인 전극, 화소전극을 포함한다. 상기 기판은 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는다. 상기 게이트 라인과 데이터 라인은 상기 기판상에서 서로 교차하도록 형성되어 화소 영역을 정의한다. 상기 게이트 전극은 상기 게이트 라인에 연결되며 상기 제1 및 제2 영역에 형성된다. 상기 반도체 패턴은 상기 게이트 전극상의 상기 제1 영역에 형성된다. 상기 소오스 전극은 상기 반도체 패턴상에서 상기 데이터 라인에 연결되도록 형성되며, 서로 마주보는 제1 전극과 제2 전극 및 상기 제2 영역 외부에서 상기 제1 전극의 단부와 상기 제2 전극의 단부를 연결한다. 상기 드레인 전극은 상기 반도체 패턴상의 상기 제1 전극과 제2 전극 사이에 형성된다. 상기 화소전극은 상기 드레인 전극상의 상기 화소 영역에 형성되며, 상기 드레인 전극과 전기적으로 연결된다.
이 때, 상기 제1 및 제2 전극은 상기 제1 영역에서, 상기 제2 영역에서 보다 상기 드레인 전극에 가깝게 위치한다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 살펴보기로 한다. 다만 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다양한 형태로 응용되어 변형될 수도 있다. 오히려 아래의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것이다. 따라서 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 될 것이다. 또한 하기 실시예와 함께 제시된 도면들에 있어서, 층 및 영역들의 크기는 명확한 설명을 강조하기 위해서 간략화되거나 다소 과장되어진 것이며, 도면상에 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 6a는 본 발명의 실시예에 따른 박막트랜지스터 제조방법을 설명하기 위한 평면도들이다. 도 2b 내지 도 6b는 각각 도 2a 내지 도 6a의 Ⅰ-Ⅰ' 라인을 따라 취해진 단면도들이다. 도 2c 내지 도 6c는 각각 도 2a 내지 도 6a의 Ⅱ-Ⅱ' 라인을 따라 취해진 단면도들이다. 도 2d 내지 도 6d는 각각 도 2a 내지 도 6a의 Ⅲ-Ⅲ' 라인을 따라 취해진 단면도들이다.
도 2a 내지 도 2d를 참조하면, 기판(1)상에 게이트 전극(10)이 형성된다. 게이트 전극(10)은 기판(1)의 전면에 게이트 도전막을 증착한 후 이를 패터닝하여 형성된다. 상기 게이트 도전막은 알루미늄(Al)이나 알루미늄 합금 등과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금 등과 같은 은 계열의 금속, 구리(Cu)나 구리 합금 등과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta) 또는 티타늄(Ti)과 같은 금속으로 형성된다.
상기 게이트 도전막상에는 포토 마스크를 이용한 노광 및 현상으로 식각 마스크가 형성되며, 상기 식각 마스크를 따라 상기 게이트 도전막이 식각되어 게이트 전극(10)이 형성된다.
도 3a 내지 도 3d를 참조하면, 게이트 전극(10)상에 기판(1)의 전면을 덮도록 게이트 절연막(20)이 형성된다. 게이트 절연막(20)은 화학기상증착법을 이용하여 질화규소(SiNx)와 같은 무기막으로 형성된다.
게이트 절연막(20)상에는 반도체 패턴(30)이 형성된다. 반도체 패턴(30)은 게이트 절연막(20)의 전면에 반도체막을 형성한 후 이를 패터닝하여 형성된다. 상기 반도체막은 화학기상증착법으로 형성된 비정질 규소(a-Si)막과 그 상부의 불순물 이온(n+)을 포함하는 비정질 규소(a-Si)막의 이중막으로 구성된다.
상기 반도체막상에는 포토 마스크를 이용한 노광 및 현상으로 식각 마스크가 형성되며, 상기 식각 마스크를 따라 상기 반도체막이 식각되어 반도체 패턴(30)이 형성된다. 반도체 패턴(30)은 하층의 액티브 패턴(31)과 상층의 오믹콘택 패턴(32)을 포함하며, 게이트 전극(10)이 형성된 영역내에 형성된다.
도 4a 내지 도 4d를 참조하면, 반도체 패턴(30)상에 기판(1)의 전면을 덮도록 데이터 도전막(60)이 형성된다. 데이터 도전막(60)은 상기 게이트 도전막과 동일한 재질 동일한 방법으로 형성될 수 있다. 데이터 도전막(60)상으로 포토레지스 트가 도포되어 기판(1) 전면에 감광막(70')이 형성된다.
감광막(70')에 대한 노광이 진행된다. 노광시, 감광막(70')의 상측으로 소정 간격 이격되게 포토 마스크(80)가 배치되며 포토 마스크(80)의 상측에서 빛이 조사된다. 포토 마스크(80)는 투광 영역(81)과 불투광 영역(82)을 갖는다.
상기 포토레지스트의 타입에 따라 투광 영역(81)과 불투광 영역(82)의 배치가 달라진다. 도 3b 내지 도 3d에서는 포지티브 타입인 경우를 도시하고 있으며, 만약 포토레지스트가 네가티브 타입인 경우에는 투광 영역(81)과 불투광 영역(82)의 배치가 반대로 된다.
데이터 도전막(60) 표면은 단차지게 형성되며 게이트 전극(10)이 형성된 영역과 그렇지 않은 영역에서 높낮이가 상이하다. 이에 비해, 포토레지스트가 두껍게 코팅되어 형성된 감광막(70')은 데이터 도전막(60)의 단차에도 불구하고 그 표면이 평평하게 형성된다. 따라서 도 3c에 도시된 바와 같이, 게이트 전극(10)이 형성된 영역에서의 감광막(70') 두께(t1)와 게이트 전극(10)이 형성되지 않은 영역에서의 감광막(70') 두께(t2)는 서로 상이(t1<t2)하다.
상기한 감광막(70') 두께 차이에 대응되게, 포토 마스크(80)에서의 투광 영역(81)의 폭이 달라진다. 즉, 반도체 패턴(30)과 게이트 전극(10)이 중첩되게 형성된 영역에서의 투광 영역(81) 폭(w1)이 좁게 형성된다. 또한 게이트 전극(10)이 형성된 영역 중 반도체 패턴(30)이 형성되지 않은 영역에서, 투광 영역(81)의 폭이 넓게 변경(w1->w2)된다. 또한 게이트 전극(10)이 형성되지 않은 영역에서는 투광 영 역(82)이 변경된 폭(w2)이 유지된다.
도 5a 내지 도 5d를 참조하면, 노광된 감광막(70')을 현상하여 감광막 패턴(70)이 형성된다. 현상은 감광막(70')에 현상액을 분사하거나, 기판(1) 전체를 현상액에 담구는 방법으로 진행된다. 현상시, 현상액과 불투광 영역(82)에 대응되는 부분의 감광막(70')이 반응하여 제거되고 투광 영역(81)에 대응되는 부분이 남게된다.
이하 설명의 편의상, 반도체 패턴(30)이 형성된 영역을 제1 영역(A1)이라 하고, 게이트 전극(10)이 형성된 영역 중 상기 제1 영역을 제외한 영역을 제2(A2) 영역이라 한다.
감광막 패턴(70)은 소오스 전극 패턴(71)과 드레인 전극 패턴(72)을 포함한다. 소오스 전극 패턴(71)은 제1 영역(A1)과 제2 영역(A2)을 관통하며 서로 마주보는 제1 전극 패턴(71a)과 제2 전극 패턴(71b), 그리고 제2 영역(A2) 외부에서 상기 제1 전극 패턴(71a)의 단부와 상기 제2 전극 패턴(71b)의 단부를 연결하는 제3 전극 패턴(71c)으로 이루어진다. 드레인 전극 패턴(72)은 제1 영역(A1)과 제2 영역(A2)을 관통하며 상기 제1 전극 패턴(71a)과 제2 전극 패턴(71b) 사이에 형성된다.
앞선 노광 단계에서 포토 마스크(80)의 투광 영역(81)은 그 폭이 불균일하게 설정되었으며, 상기 투광 영역(81)에 대응되게 소오스 전극 패턴(71)과 드레인 전극 패턴(72)이 형성된다.
도 5a 및 도 5c에 도시된 바와 같이, 제1 영역(A1)에서 소오스 전극 패턴(71)과 드레인 전극 패턴(72)간 간격(d1)은 좁게 형성된다. 제2 영역(A2)에서, 소오스 전극 패턴(71)과 드레인 전극 패턴(72)간 간격(d2)은 넓게 변경(d1->d2)된다. 또한 제2 영역(A2)의 외부에서 소오스 전극 패턴(71)과 드레인 전극 패턴(72)은 넓은 간격(d2)이 유지된다.
소오스 전극 패턴(71)과 드레인 전극 패턴(72)은, 위와 같이 간격이 변경되도록 하기위한 다양한 형상을 갖는다. 일례로, 도 5a와 같이 제2 영역(A2)에서 소오스 전극 패턴(71)이 굴곡지게 형성되면, 굴곡진 부분(77)을 기준으로 간격이 달라지게 된다.
도 6a 내지 도 6d를 참조하면, 감광막 패턴(70)을 식각 마스크로 이용하여 데이터 도전막(60)이 식각되어 소오스 전극(40)과 드레인 전극(50)이 형성된다. 식각시, 데이터 도전막(60) 중 감광막 패턴(70)에 의해 노출된 부분이 제거된다.
소오스 전극(40)은 제1 영역(A1)과 제2 영역(A2)을 관통하며 서로 마주보는 제1 전극(41)과 제2 전극(42), 그리고 제2 영역(A2) 외부에서 상기 제1 전극(41)의 단부와 제2 전극(42)의 단부를 연결하는 제3 전극(43)으로 이루어진다. 드레인 전극(50)은 제1 영역(A1)과 제2 영역(A2)을 관통하며 상기 제1 전극(41)과 제2 전극 (42) 사이에 형성된다. 소오스 전극(40)과 드레인 전극(50)간 간격(d1,d2)은 제1 영 역(A1)과 제2 영역(A2) 외부에서 서로 상이하다. 이러한 간격 차이는 제1 및 제2 전극(41,42)이 제2 영역(A2)에서 굴곡진 부분(45)에 의해 발생된다.
소오스 전극(40)과 드레인 전극(50)이 형성된 후에는, 감광막 패턴(70)이 제거되며 소오스 전극(40)과 드레인 전극(50)을 식각 마스크로 오믹콘택 패턴(32)이 식각된다.
위와 같은 제조방법에 따르면, 소오스 전극(40)과 드레인 전극(50)이 서로 단란되는 것이 방지된다.
도 4c를 재차 참조하면, 게이트 전극(10) 단차에 의해 감광막(70')의 두께가 상이한 경우, 노광량이 동일하다면 두께가 얇은(t1) 영역에서 충분히 노광되더라도 두께가 두꺼운(t2) 영역에서 불충분하게 노광될 수 있다. 상기 불충분하게 노광된 부분의 감광막(70')은 투광 영역(81)에 대응되어 현상시 제거되어야 함에도 일부 가 잔류될 수 있다. 상기 감광막(70') 일부가 잔류된 부분 하부의 데이터 도전막(60)은 데이터 도전막(60)에 대한 식각 단계에서 제거되지 않는다. 따라서 상기 감광막(70')의 두께가 두꺼운 영역의 폭이 짧다면 상기 데이터 도전막(60)이 제거되지 않은 부분에 의해 소오스 전극(40)과 드레인 전극(50)이 단락될 수 있다.
본 발명에 의하면, 상기 감광막(70')의 두께가 두꺼운(t2) 영역에서 투광 영역(81)의 폭을 넓게(w1<w2) 유지함으로써, 소오스 전극(40)과 드레인 전극(50)간 단락이 방지된다.
이하, 위와 같은 제조방법으로 제조되는 박막트랜지스터의 구조적 특징을 살펴본다.
도 6a 내지 도 6d를 재차 참조하면, 박막트랜지스터는 게이트 전극(10), 반도체 패턴(30), 소오스 전극(40), 드레인 전극(50)을 포함한다.
소오스 전극(40)은 서로 마주보는 제1 전극(41)과 제2 전극(42)을 포함하며, 드레인 전극(50)이 제1 전극(41)과 제2 전극(42)에 형성된다. 제1 전극(41)과 드레인 전극(50), 제2 전극(42)과 드레인 전극(50)에 의해 실질적으로 2개의 박막트랜지스터가 작동되는 효과를 얻는다. 즉, 박막트랜지스터의 작동시 반도체 패턴(30)을 구성하는 액티브 패턴(31)에는 채널이 형성되는데, 상기 채널의 폭은 제1 영역(A1)의 열 방향의 길이의 두 배가 된다. 상기 채널의 길이는 제1 전극(41)(또는 제2 전극(42))과 드레인 전극(50)간 간격에 해당된다.
박막트랜지스터의 작동시 동작 특성이 향상되려면, 상기 채널 폭은 크고 상기 채널 길이는 작은 것이 좋다. 본 발명에 따르면, 소오스 전극(40)이 제1 전극(41)과 제2 전극(42)으로 구성되어 채널의 폭이 증가된다. 또한 제1 및 제2 전극(41,42)과 드레인 전극(50)간 간격을 제1 영역(A1)과 제2 영역(A2)에서 다르게 하여, 제1 영역(A1)에서 채널의 길이를 줄이면서 동시에 제2 영역(A2)에서는 소오스 전극(40)과 드레인 전극(50)간 단락이 방지된다.
위와 같이, 제1 및 제2 전극(41,42)과 드레인 전극(50)간 간격을 제1 영역(A1)과 제2 영역(A2)에서 다르게 하기 위한 박막트랜지스터의 구조는 다양하다.
도 7a 및 도 7b는 본 발명의 서로 다른 실시예에 따른 박막트랜지스터의 평면도들이다.
도 7a를 참조하면, 게이트 전극(10), 반도체 패턴(30), 소오스 전극(40), 드레인 전극(50)이 구비된다. 소오스 전극(40)은 서로 마주보는 제1 전극(41)과 제2 전극(42)을 포함하며, 드레인 전극(50)이 제1 전극(41)과 제2 전극(42)에 형성된다. 제1 전극(41)과 제2 전극(42)은 제2 영역(A2)에서 굴곡지는 부분(46)을 포함하여, 제2 영역(A2)에서 제1 영역(A1) 보다 폭이 좁아지며 제2 영역(A2) 외부에서 좁아진 폭을 유지한다. 따라서, 제1 및 제2 전극(41,42)과 드레인 전극(40) 사이의 간격은, 제2 영역(A2)에서 제1 영역(A1) 보다 넓어지며 제2 영역(A2) 외부에서 넓어진 간격을 유지한다.
도 7b를 참조하면, 제1 전극(41)과 제2 전극(42)은 균일한 폭을 유지한다. 이에 비해, 드레인 전극(50)은 제2 영역(A2)에서 굴곡지는 부분(51)을 포함하여 제2 영역(A2)에서 제1 영역(A1) 보다 폭이 좁아지며, 제2 영역(A2) 외부에서 좁아진 폭을 유지한다. 따라서, 제1 및 제2 전극(41,42)과 드레인 전극(40) 사이의 간격은, 제2 영역(A2)에서 제1 영역(A1) 보다 넓어지며 제2 영역(A2) 외부에서 넓어진 간격을 유지한다.
이하, 위와 같은 구조를 갖는 박막트랜지스터가 사용된 표시장치를 살펴본다.
도 8a는 본 발명의 실시예에 따른 액정표시장치의 평면도, 도 8b는 도 8a의 Ⅳ-Ⅳ' 라인을 따라 취해진 단면도이다.
도 8a 및 도 8b를 참조하면, 기판(100)상에 일방향으로 신장된 게이트 라인(GL)과 상기 게이트 라인(GL)과 교차하는 데이터 라인(DL)이 형성된다. 상기 교차하는 게이트 라인(GL)과 데이터 라인(DL)에 의해 기판(1)상에 화소 영역이 정의된다. 화소 영역에는 박막트랜지스터가 형성되며, 상기 박막트랜지스터에는 화소전극(170)이 연결된다.
상기 박막트랜지스터는 앞서 살핀 다양한 실시예에 따른 것들이 사용될 수 있으며, 도 8a에서는 도 6a를 참조하여 살핀 실시예에 따른 박막트랜지스터가 사용된 예가 도시되었다.
박막트랜지스터는 기판(100)상에 형성된 게이트 전극(110), 반도체 패턴(130), 소오스 전극(140)과 드레인 전극(150)을 포함한다. 게이트 전극(110)은 게이트 라인(GL)에 연결되게 형성된다. 게이트 전극(110)상에는 게이트 절연막(120)이 형성되어, 게이트 라인(GL)과 게이트 전극(110)을 절연시킨다. 반도체 패턴(130)은 액티브 패턴(131)과 오믹콘택 패턴(132)으로 이루어진다. 소오스 전극(140)은 데이터 라인(DL)에 연결되게 형성되며, 서로 마주보는 제1 전극(141)과 제2 전극(142) 및 이들을 연결하는 제3 전극(143)을 포함한다. 드레인 전극(150)은 제1 전극(141)과 제2 전극(142) 사이에 형성되며, 화소전극(170)과 전기적으로 연결된다. 즉, 드레인 전극(150)상으로 드레인 전극(150)을 노출시키는 콘택홀(160h)을 갖는 보호막(160)이 형성되며, 화소전극(170)은 콘택홀(160h)에 삽입되어 드레 인 전극(150)과 접촉된다.
도면에 도시되지 않았지만, 액정표시장치는 도시된 기판(100)에 대향되는 대향기판과 그 사이에 배열된 액정을 더 포함한다. 액정표시장치의 구동시, 게이트 라인(GL)을 흐르는 주사 신호에 따라 박막트랜지스터가 턴온되고 데이터 라인(DL)을 흐르는 화상 신호에 따라 화소전극(170)에 데이터 전압이 인가된다. 이 때 상기 대향기판에도 공통전압이 인가되며, 상기 공통전압과 데이터 전압의 차이에 따른 전계가 액정에 작용한다. 상기 전계로 액정의 배열이 변경되며, 그 결과 액정 배열에 대응되는 영상이 표시된다.
본 발명의 박막트랜지스터 및 이를 갖는 표시장치에 따르면, 채널 폭이 증가되면서 채널 길이가 감소되어 박막트랜지스터 및 표시장치의 동작 특성이 향상된다. 또한 상기한 박막트랜지스터 제조시, 소오스 전극과 드레인 전극간에 단락이 발생되는 것이 방지된다.

Claims (12)

  1. 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는 기판;
    상기 기판상의 상기 제1 및 제2 영역에 형성된 게이트 전극;
    상기 게이트 전극상의 상기 제1 영역에 형성된 반도체 패턴;
    상기 반도체 패턴상에 형성되며, 서로 마주보는 제1 전극과 제2 전극 및 상기 제2 영역 외부에서 상기 제1 전극의 단부와 상기 제2 전극의 단부를 연결하는 제3 전극으로 이루어진 소오스 전극; 및
    상기 반도체 패턴상의 상기 제1 전극과 제2 전극 사이에 형성된 드레인 전극을 포함하며,
    상기 제1 및 제2 전극은 상기 제1 영역에서, 상기 제2 영역에서 보다 상기 드레인 전극에 가깝게 위치하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1항에 있어서,
    상기 제1 및 제2 전극은 균일한 폭을 가지며, 상기 제2 영역에서 굴곡지게 형성된 것을 특징으로 하는 박막트랜지스터.
  3. 제 1항에 있어서,
    상기 제1 및 제2 전극은 상기 제2 영역에서 폭이 변화되도록 굴곡지게 형성되며, 상기 제2 영역 외부에서의 상기 제1 및 제2 전극의 폭은 상기 제1 영역에서 의 상기 제1 및 제2 전극의 폭 보다 좁은 것을 특징으로 하는 박막트랜지스터.
  4. 제 1항에 있어서,
    상기 드레인 전극은 상기 제2 영역에서 폭이 변화되도록 굴곡지게 형성되며, 상기 제2 영역 외부에서의 상기 드레인 전극의 폭은 상기 제1 영역에서의 상기 드레인 전극의 폭 보다 좁은 것을 특징으로 하는 박막트랜지스터.
  5. 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는 기판을 준비하는 단계;
    상기 기판상의 상기 제1 및 제2 영역에 게이트 전극을 형성하는 단계;
    상기 게이트 전극상의 상기 제1 영역에 반도체 패턴을 형성하는 단계;
    상기 기판의 전면에 도전막과 감광막을 형성하는 단계;
    상기 감광막을 패터닝하여,
    서로 마주보는 제1 전극 패턴과 제2 전극 패턴 및 상기 제2 영역 외부에서 상기 제1 전극 패턴의 단부와 상기 제2 전극 패턴의 단부를 연결하는 제3 전극 패턴으로 이루어진 소오스 전극 패턴과,
    상기 제1 전극 패턴과 제2 전극 패턴 사이에 형성된 드레인 전극 패턴을 포함하는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각 마스크로 상기 도전막을 패터닝하는 단계를 포함하고,
    상기 제1 및 제2 전극 패턴은 상기 제1 영역에서, 상기 제2 영역에서 보다 상기 드레인 전극 패턴에 가깝게 위치하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  6. 제 5항에 있어서,
    상기 제1 및 제2 전극 패턴은 균일한 폭을 가지며, 상기 제2 영역에서 굴곡지게 형성된 것을 특징으로 하는 박막트랜지스터의 제조방법.
  7. 제 5항에 있어서,
    상기 제1 및 제2 전극 패턴은 상기 제2 영역에서 폭이 변화되도록 굴곡지게 형성되며, 상기 제2 영역 외부에서의 상기 제1 및 제2 전극 패턴의 폭은 상기 제1 영역에서의 상기 제1 및 제2 전극 패턴의 폭 보다 좁은 것을 특징으로 하는 박막트랜지스터의 제조방법.
  8. 제 5항에 있어서,
    상기 드레인 전극 패턴은 상기 제2 영역에서 폭이 변화되도록 굴곡지게 형성되며, 상기 제2 영역 외부에서의 상기 드레인 전극 패턴의 폭은 상기 제1 영역에서의 상기 드레인 전극 패턴의 폭 보다 좁은 것을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역을 갖는 기판;
    상기 기판상에서 서로 교차하도록 형성되어 화소 영역을 정의하는 게이트 라인과 데이터 라인;
    상기 게이트 라인에 연결되며 상기 제1 및 제2 영역에 형성된 게이트 전극;
    상기 게이트 전극상의 상기 제1 영역에 형성된 반도체 패턴;
    상기 반도체 패턴상에서 상기 데이터 라인에 연결되도록 형성되며, 서로 마주보는 제1 전극과 제2 전극 및 상기 제2 영역 외부에서 상기 제1 전극의 단부와 상기 제2 전극의 단부를 연결하는 제3 전극으로 이루어진 소오스 전극;
    상기 반도체 패턴상의 상기 제1 전극과 제2 전극 사이에 형성된 드레인 전극; 및
    상기 드레인 전극상의 상기 화소 영역에 형성되며, 상기 드레인 전극과 전기적으로 연결되는 화소전극을 포함하며,
    상기 제1 및 제2 전극은 상기 제1 영역에서, 상기 제2 영역에서 보다 상기 드레인 전극에 가깝게 위치하는 것을 특징으로 하는 표시장치.
  10. 제 9항에 있어서,
    상기 제1 및 제2 전극은 균일한 폭을 가지며, 상기 제2 영역에서 굴곡지게 형성된 것을 특징으로 하는 표시장치.
  11. 제 9항에 있어서,
    상기 제1 및 제2 전극은 상기 제2 영역에서 폭이 변화되도록 굴곡지게 형성되며, 상기 제2 영역 외부에서의 상기 제1 및 제2 전극의 폭은 상기 제1 영역에서의 상기 제1 및 제2 전극의 폭 보다 좁은 것을 특징으로 하는 표시장치.
  12. 제 9항에 있어서,
    상기 드레인 전극은 상기 제2 영역에서 폭이 변화되도록 굴곡지게 형성되며, 상기 제2 영역 외부에서의 상기 드레인 전극의 폭은 상기 제1 영역에서의 상기 드레인 전극의 폭 보다 좁은 것을 특징으로 하는 표시장치.
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