KR100708107B1

KR100708107B1 - 전기 광학적 특성이 개선된 반도체 광 방출 장치 및 그제조방법

Info

Publication number: KR100708107B1
Application number: KR1020000078543A
Authority: KR
Inventors: 장동훈
Original assignee: 삼성전자주식회사
Priority date: 2000-12-19
Filing date: 2000-12-19
Publication date: 2007-04-16
Also published as: KR20020049385A; US20020109149A1; CN1360376A; EP1217702A2; JP2002223034A; US6689631B2; TW531905B; EP1217702A3; CN1173442C; JP3748807B2

Abstract

본 발명은 활성 영역의 평면에 대하여 수직 방향으로 광을 방출시키기 위한 공진 공동 구조(resonant cavity structure)를 갖는 반도체 광 방출 장치 및 그 제조 방법에 관한 것이다.

본 발명은 공진된 광이 방출되어질 상부 전극의 윈도우 및 산화층의 전류 애퍼추어를 갖는 포스트에 있어서, 그들의 축이 자동으로 일치되도록 상기 전극을 자기 정렬로 에칭하여 상기 포스트를 형성한다. 상기 에칭시에 포스트 내에 적층된 예비 산화층의 측벽이 노출되며, 산화 공정에 의해 상기 예비 산화층의 측벽에서부터 수평으로 소정 칫수만큼 산화가 진행된다. 이러한 산화 공정에 의해 산화된 산화층은 고저항부가 되며, 산화되지 않은 부분은 전류 또는 광이 통과하게 되는 전류 애퍼추어가 된다. 이와 같이, 포스트는 전극에 의해 자기 정렬로 형성되고, 이 포스트의 노출된 측벽의 산화 처리에 의해 전류 애퍼추어가 형성되기 때문에 전극의 윈도우와 전류 애퍼추어의 축 정렬은 자동으로 이루어지게 된다. 그러므로, 전극 윈도우와 전류 애퍼추어의 정확한 축정렬에 의해 VCSEL의 전기 광학적 특성이 향상된다.

수직 공동 표면 발광 레이저(VCSEL), 포스트, 전극 윈도우, 전류 애퍼추어

Description

전기 광학적 특성이 개선된 반도체 광 방출 장치 및 그 제조 방법{Semiconductor light-emitting device having improved electro-optical characteristics and the manufacturing method thereof}

도 1a 내지 도 1e는 종래의 기술에 의한 수직 공동 표면 발광 레이저(VCSEL) 장치의 제조 방법을 설명하기 위한 공정 순서에 따른 단면도.

도 2a는 도 1의 공정에 따른 문제점을 설명하기 위해 제시된 수직 공동 표면 발광 레이저 장치의 단면도, 도 2b는 '전극 빼기' 구성에 의한 문제점을 설명하기 위해 제시된 수직 공동 표면 발광 레이저 장치의 단면도, 도 2c는 '전극 밀기' 구성에 의한 문제점을 설명하기 위해 제시된 수직 공동 표면 발광 레이저 장치의 단면도.

도 3a 내지 도 3g는 본 발명의 일실시예에 의한 수직 공동 표면 발광 레이저(VCSEL) 장치의 제조 방법을 설명하기 위한 공정 순서에 따른 단면도.

<도면의 주요부분에 대한 부호의 설명>

10 : 기판

10' : 래핑처리된 기판

13 : 하부 반사기층

15 : 활성층

17 : 예비 산화층

19 : 상부 반사기층

21 : 공간부

Ⅰ, Ⅱ, Ⅲ : 포스트

17 : 전류 애퍼추어

18 : 고저항부

23 : 폴리이미드

본 발명은 활성 영역의 평면에 대하여 수직 방향으로 광을 방출시키기 위한 공진 공동 구조(resonant cavity structure)를 갖는 반도체 광 방출 장치(semiconductor light-emitting device) 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 공진된 광이 방출되어질 상부 전극의 윈도우 및 산화층의 전류 애퍼추어 간의 축이 자동으로 일치되도록 하는 반도체 광 방출 장치 및 그 제조 방법을 제공하기 위한 것이다.

1962년 제너럴 일렉트론사(GE)에 의해 개발되기 시작한 반도체 광 방출 장치는 화합물 반도체의 PN 접합에 순방향의 전류를 흐르게 하여 전자와 정공이 재결합하게 하고 반도체의 구성으로 결정되는 밴드갭 에너지에 대응한 파장의 광이 발생하도록 한 것이다.

상기 반도체 광 방출 장치는 발광 과정의 차이에 의해, 자발 방출(spontaneous emission)을 사용하여 인코히어런스(incoherence) 광을 방출하는 발광 다이오드, 및 유도 방출(stimulated emission)을 사용하여 코히어런스(coherence) 광을 방출하는 반도체 레이저로 나뉘어진다.

다시, 상기 반도체 레이저는 반사 기구의 설치 위치에 의해, 반사 기구가 칩의 양단면에 위치된 페브리 페롯(Fabry-Perot)형 반도체 레이저, 및 반사 기구가 칩 내부에 수평 위치된 공진 공동 구조(resonant cavity structure)를 갖는 수직 공동 표면 발광 레이저(Vertical Cavity Surface Emitting Laser)로 나뉘어진다. 상기 수직 공동 표면 발광 레이저를 이하에서는 'VCSEL' 이라 줄여 말하기로 한다.

상기 VCSEL은 반도체 물질층의 적층 방향으로 원형에 가까운 가우시안 빔을 방출하기 때문에 광의 형상 보정을 위한 광학계가 불필요하고, 또 그 크기를 작게 할 수 있기 때문에 하나의 반도체 웨이퍼 상에 복수 개의 레이저의 집적이 가능하다. 이러한 이유로 VCSEL은 광통신 분야, 전자 계산기, 음향 영상 기기, 레이저 프린터, 레이저 스캐너 및 의료 장비 등 광응용 분야에서 널리 응용되고 있다.

도 1a 내지 도 1e는 종래의 기술에 의한 VCSEL의 제조 방법을 나타낸다.

도 1a에 나타낸 바와 같이, 기판(10) 위에 순차적으로 하부 반사기층(13), 활성층(15), 예비 산화층(17) 및 상부 반사기층(19)을 적층한다.

여기서, 기판(10)은 예컨대, n형 불순물을 함유하는 반도체 물질등으로 이루어진다. 하부 반사기층(13)은 상기 기판(10) 위에 형성되며 기판(10)과 같은 형의 불순물 예컨대, 조성이 다른 n형 GaAs가 예컨대, 20 개 내지 30 개의 층으로 적층 되어 형성된다. 상부 반사기층(19)은 상기 하부 반사기층(13)과 반대형의 불순물을 함유하는 같은 종류의 불순물 반도체 물질로 되어 있다. 즉, 상부 반사기층(19)은 p 형 GaAs가 적층되어 형성된다. 후술하지만, 상기 예비 산화층(17)은 수증기 상태에서 수평적으로 산화 처리된다.

이후, 도 1b에서와 같이, 기판(10) 상에서 각각 독립적으로 광을 조사하기 위한 복수 개의 VCSEL 포스트(Ⅰ, Ⅱ, Ⅲ)를 형성하기 위하여 드라이 에칭을 통해 공간부(21)를 형성한다. 각각의 공간부(21)가 마련된 후, 도 1c에 나타낸 바와 같이, 소정 시간 동안 산화 분위기를 조성하면, 상기 예비 산화층(17)은 그 외측에서부터 내측의 수평 방향으로 산화되어 수평 산화된 고저항부(18) 및 산화되지 않은 전류 애퍼추어(17)가 형성된다.

계속하여, 도 1d에서와 같이, 기판(10)의 래핑 공정시에 포스트의 손상을 방지하도록 공간부(21)에 폴리이미드(23)를 충진한 후, 그 주변을 평탄화한다.

이후, 뒤집어서 기판(10)의 대부분을 래핑 공정을 통해 제거한다.

마지막으로, 도 1e에 나타낸 바와 같이, VCSEL 포스트(Ⅰ, Ⅱ, Ⅲ)와 폴리이미드(23) 상에 윈도우(25a)를 갖는 상부 전극(25)을 형성하고, 래핑된 기판(10')의 하부 전면에 하부 전극(27)을 형성함으로써, VCSEL의 제조가 완료된다.

이러한 구조의 VCSEL은 원칩화한 어레이 구조로 사용되거나 각 폴리이미드 부분을 절개하여 개별적으로 이용할 수 있다.

하지만, 종래와 같이, 포스트를 마련한 후에 수평 산화 처리에 의해 형성된 전류 애퍼추어(17) 및 포토리소그래피 공정에 의해 형성된 상부 전극의 윈도우(25a)와는 도 2a에 나타낸 바와 같이, 공정상 서로 정확한 정렬이 이루어지지 않으며, 윈도우의 중심축(16)과 애퍼추어의 중심축(14)이 서로 어긋나는 정렬 오차가 발생하게 된다. 이러한 정렬 오차에 의해 방출 광의 손실이 발생하게 되고, 또 정확한 가우시안빔(Gaussian beam)이 형성되지 않게 되어 VCSEL의 전기 광학적 특성을 저하시키는 원인이 되고 있다.

따라서, 공정상에 발생하는 상기 정렬 오차를 감안하여 도 2b에서와 같이 상부 전극(25)을 고저항부(18) 안쪽에 형성하는 이른바 '전극 빼기' 형태로 설계할 수 있지만, 이는 전류 경로(30)의 길이 증가에 따른 전체적인 소자 저항이 증가하게 된다.

또, 도 2c에서와 같이 상부 전극(25)을 고저항부(18) 바깥쪽에 형성하는 이른바 '전극 밀기' 형태는 전류 애퍼추어 크기(32) 보다 상부 전극 윈도우의 크기(34)가 작기 때문에 방출광의 손실이 발생하게 된다.

따라서, 상부 전극의 윈도우와 전류 애퍼추어는 서로 그 축 중심이 일치하도록 정확히 정렬되어야 할 필요가 있다.

본 발명은 상기와 같은 문제점을 감안하여 안출된 것으로, 본 발명의 목적은 상부 전극의 윈도우와 전류 애퍼추어의 축 중심이 정확히 일치되도록 하여 전기 광학적 특성을 개선한 반도체 광 방출 장치 및 그 제조 방법을 제공함에 있다.

전술한 목적은 본 발명에 따른 기술적 구성에 의해 달성된다.

본 발명에 의하면, 기판 상에 적어도 하나 이상의 예비 산화층을 포함한 복수 개의 층으로 이루어진 포스트와, 이 포스트 상부에 전극을 갖는 반도체 광 방출 장치에 있어서, 상기 전극을 자기 정렬 방식으로 에칭하여 상기 포스트를 형성하는 단계와, 에칭된 상기 포스트의 측벽으로부터 소정 칫수만큼 상기 예비 산화층을 수평으로 산화시키는 단계를 포함함으로써 제조된 반도체 광 방출 장치가 제공된다.

본 발명은 포스트 내에 적층되어 형성된 전극 윈도우 및 전류 애퍼추어의 중심 축 정렬을 위해 상기 전극을 자기 정렬 방식으로 에칭하여 상기 포스트를 형성한다는 점에 특징이 있다.

상기 에칭시에 포스트 내에 적층된 예비 산화층의 측벽이 노출되며, 산화 공정에 의해 예비 산화층의 측벽에서부터 수평으로 소정 칫수만큼 산화가 진행된다. 예컨대, 포스트의 지름이 약 60㎛이라 할 경우, 약 45∼50㎛의 산화가 이루어진다. 이러한 산화 공정에 의해 산화된 산화층은 고저항부가 되며, 산화되지 않은 부분은 전류 또는 광이 통과하게 되는 전류 애퍼추어가 된다. 이와 같이, 포스트는 전극에 의한 자기 정렬 방식으로 형성되고, 이 포스트의 노출된 측벽을 중심으로 전류 애퍼추어가 형성되기 때문에 전극의 윈도우와 전류 애퍼추어의 축 정렬은 자동으로 이루어지게 된다. 그러므로, 전극 윈도우와 전류 애퍼추어의 정확한 축정렬에 의해 VCSEL의 전기 광학적 특성이 향상된다.

또, 본 발명에 있어서, 상기 전극을 자기 정렬 방식으로 에칭할 때에는 에칭시의 손상을 피할 목적으로 상기 전극의 윈도우는 포토레지스트에 의해 패시베이션된다. 이와 동시에, 전극의 전면이 동일한 포토레지스트에 의해 패시베이션되거나 혹은 그 전극의 일부만이 포토레지스트에 의해 패시베이션된다. 후자의 경우, 에칭시에 노출되는 전극의 다른 일부가 비록 손상되어도 포토레지스트에 의해 보호되는 그 일부만으로 충분한 전극의 전도성을 발휘할 수 있기 때문이다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 이하의 설명으로부터 전술한 본 발명의 기술적 특징이 보다 쉽게 이해될 수 있을 것이다. 그리고, 도면을 참조하는데 있어서, 여러 도면에 걸쳐서 동일한 부호는 동일한 구성 요소를 나타내고 있음에 유의하기 바란다.

도 3a는 본 발명에 따른 반도체 광 방출 장치(이하 'VCSEL' 이라 총칭한다)를 제조하기 위해 이용되는 적층된 반도체 구조를 나타내고 있다. 본 발명의 VCSEL은 층의 평면에 수직 방향으로 광이 방출되는 적층된 반도체 구조이다.

이 적층된 반도체 구조는 유기 금속 화학적 기상 증착법(Metal-Organic Chemical Vapor Deposition : MOCVD), 액상 에피택시법(Liquid Phase Epitaxy : LPE), 분자빔 에피택시법(Molecular Beam Epitaxy : MBE) 또는 이외의 잘 알려진 결정 성장법과 같은 에피택셜 증착에 의해 형성된다.

도 3a에 나타낸 바와 같이, 아래에서부터 위로, 기판(10), 하부 반사기층(13), 활성층(15), 예비 산화층(17) 및 상부 반사기층(19)으로 구성된 적층된 반도체 구조가 마련된다.

본 발명에 따른 VCSEL을 제조하기 위해 가장 먼저 마련되는 상기 기판(10)은 예컨대, 도핑 농도가 높은 n형 GaAs 기판으로서, 도핑 농도는 예컨대, 5×10¹⁸cm^-3 정도이다. 기판으로서 GaAs는 후술하게 될 AlGaAs 또는 AlAs의 에피택셜 증착을 용이하게 한다.

상기 기판(10) 위에는 하부 반사기층(13)이 형성되는데, 필요에 따라 하부 반사기층(13)이 형성되기 이전에 기판(10) 상에 에피택셜 증착이 가능한 약 0.5㎛ GaAs 박막과 같은 반도체 버퍼층이 형성될 수 있다.

하부 반사기층(13)은 기판(10)과 동일한 극성 즉, n 형의 초격자(superlattice) 구조의 분산형 브래그 반사기(Distributed Bragg Reflector : DBR)로 이루어지며, 전술한 MOCVD, MBE 등의 기법에 의해 기판(10) 상에 에피택셜 증착된다. 이 하부 반사기층(13)은 VCSEL 구조에서 내부 반사 기능을 수행한다. 하부 반사기층(13)은 복수 개의 Al_xGa_1-xAs 및 Al_yGa_1-yAs층이 교대로 적층되어 이루어진다. 상기 Al_yGa_1-yAs층은 통상적으로 소정의 굴절율을 갖도록 10% 정도의 낮은 알루미늄 함량을 가지며, 상기 Al_xGa_1-xAs층은 약 95%의 높은 알루미늄 함량을 갖는다. 하부 반사기층(13)을 이루고 있는 교대층들은 VCSEL에 의해 발생되는 광 파장의 약 1/4 정도인 유효 광학 두께를 갖는 것이 바람직하며, 또 VCSEL의 높은 내부 반사를 위해 가능하다면 전체적으로 약 100%의 반사율을 갖는 것이 바람직하다. 잘 알려진 바와 같이, 하부 반사기층(13)의 반사율은 그 내부를 구성하는 Al_xGa_1-xAs 및 Al_yGa_1-yAs 사이의 굴절율의 차와, Al_xGa_1-xAs 및 Al_yGa_1-yAs 쌍의 적층수에 의존한다. 그러므로, 높은 반사율을 얻기 위해서는 굴절율의 차가 크고 적층쌍의 수가 적을 수록 좋다.

하부 반사기층(13) 상부에는 에피택셜 증착된 활성층(15)이 형성된다. 활성 층(15)은 하나 이상의 퀀텀 웰(quantumn well)층, 이를 둘러싸는 배리어(barrier)층 및 이 배리어층을 둘러싸는 클래딩(cladding)층을 포함한다. 이 때, 배리어층은 퀀텀 웰층 및 클래딩층의 에너지 밴드갭 중간의 에너지 밴드갭을 갖는 것이 좋다. 이러한 활성층(15)은 VCSEL 장치의 충분한 광학적 이득을 제공하도록 설계된다. 예를 들면, 980 나노미터 파장의 광을 방출하기 위한 VCSEL을 제조하기 위하여, 활성층(15)은 3 개의 8 나노미터 두께의 In_0.2Ga_0.8As 퀀텀 웰층 및 이를 둘러싸는 10 나노미터 두께의 GaAs의 배리어층이 교대로 적층되고, Al_0.5Ga_0.8As의 클래딩층에 의해 퀀텀 웰층 및 배리어층이 샌드위치된다. 한편, 본 명세서에서는 도면의 단순화 및 지나친 복잡화를 피하기 위하여 퀀템 월층, 배리어층 및 클래딩층을 구분하지 않고, 단일층으로 도시하였다.

상기 활성층(15) 상부에는 에피택셜 증착된 예비 산화층(17)이 형성된다. 상기 예비 산화층(17)은 이에 가장 인접한 반사기층과 동일한 도펀트 종류로 도핑된다. 따라서, 예비 산화층(17)은 활성층(15)과 상부 반사기층(19) 사이에 위치하고 있기 때문에, 상부 반사기층(19)과 동일한 종류의 도펀트로 도핑되는 것이 좋다. 예컨대, 예비 산화층(17)은 약 10¹⁸cm^-3 농도로서 p형 도펀트가 도핑되는 것이 좋다. 또, 예비 산화층(17)은 메사(mesa)형의 포스트가 형성된 이후에 부분적으로 산화될 수 있는 알루미늄을 함유하는 반도체 합금, 예를들면, AlAs 또는 AlGaAs 등을 포함한다. 이로써, 산화된 부분은 저항성이 증대하게 되며, 산화되지 않은 부분은 전류 애퍼추어로서 전류나 광을 통과시킨다. 상기 예비 산화층(17)의 산화 부분은 에칭되어 형성된 메사형의 포스트 측벽으로부터 내측 방향으로 산화되어 일반적으로 원형의 형상을 갖게 된다. 이 때, 산화 부분의 형상은 포스트의 형상 및 산화 공정에 노출되는 측벽의 갯수에 의존하게 된다. 또, 산화 부분의 형상은 예비 산화층(17)이 함유하고 있는 반도체 합금의 조성, 합금의 배향, 층의 두께 및 산화 공정의 조건에 의해 영향을 받거나 혹은 제어될 수 있다. 예컨대, 산화 공정은 400℃ 내지 500℃ 온도에서 N₂ 캐리어 가스에 함유된 수증기가 AlAs를 산화시켜 산화 알루미늄을 형성시킨다. 통상적으로, 100%의 Al이 함유되어 있는 AlAs의 산화율은 450℃에서 분당 약 1.5㎛ 씩 산화되고, 약 80%의 Al이 함유되어 있는 AlGaAs의 경우는 분당 0.01㎛ 씩 산화된다. 산화 부분의 형상 및 이에 따른 공정 조건에 대한 보다 자세한 사항은 발명자 'Holonyk, Jr.' 등에 의해 등록된 미국 특허 제5,262,360호 및 제5,373,522호와, 발명자 'Choquette' 등에 의해 등록된 미국 특허 제5,493,577호를 참조하기 바란다.

한편, 상기 예비 산화층(17) 위에는 상부 반사기층(19)이 에피텍셜 증착에 의해 형성된다. 상부 반사기층(19)은 하부 반사기층(13)과 동일하게 복수 개의 Al_xGa_1-xAs 및 Al_yGa_1-yAs층이 교대로 적층되어 이루어지지만, 하부 반사기층(13)과는 다른 극성을 갖도록 도핑된다. 즉, 하부 반사기층(13)과 기판(10)이 n형 도펀트로 도핑되었다면, 상부 반사기층(19)은 p형 도펀트로 도핑되는 것이 바람직하다. 또, 상부 반사기층(19)은 VCSEL로부터 광 방출 및 반사율을 줄이기 위해 하부 반사기층(13)보다 그 적층 수가 적게 설계된다. 상부 반사기층(19)은 통상 98% 내 지 99%의 반사율을 갖는 것이 좋다.

상부 반사기층(19)은 하부 반사기층(13)과 함께 활성층(15) 및 예비 산화층(17)을 샌드위치한다. 이처럼, 상부 반사기층(19)과 하부 반사기층(13)은 활성층(15)으로부터 발생된 광을 공진시키는 공진 면을 형성한다.

도 3b에 나타낸 바와 같이, 도 3a의 결과물로부터 상부 반사기층(19)의 상부에는 상부 전극(36)이 형성된다. 이 상부 전극(36)은 p 형의 상부 반사기층(19) 위에 예컨대, AuBe/Ti/Au 금속 또는 Cr/Au 금속의 증착에 의해 형성되며, 포토리소그래피 마스킹 공정 또는 리프트 오프 공정에 의해 미리 설정된 위치에 윈도우(25a)를 갖는다.

상부 전극(36)의 윈도우(25a)가 형성되면, 윈도우(25a)를 중심으로 포토레지스트(38)가 도 3c와 같이 패터닝된다. 도면에 있어서, 상기 포토레지스트(38)는 상부 전극(36) 및 그 윈도우(25a)를 전면적으로 도포하는 것이 바람직하다. 왜냐하면, 이후의 에칭 공정시에 노출되는 상부 전극이 손상을 받기 때문이다. 하지만, 포토레지스트의 패터닝의 오차를 고려하여 도 3c에서와 같이 전극의 일부가 노출되어도 무방한데, 이는, 포토레지스트에 의해 전극의 나머지 일부가 보호되어 전극으로서 충분한 전도성을 유지할 수 있기 때문이다.

도 3d에서는 상부 전극(36)과 포토레지스트(38)를 마스크로서 에칭하여 공간부(40) 및 메사형의 포스트를 각기 형성한다. 이러한 포스트의 형성 공정을 통해 적층된 물질의 가장자리가 노출되게 된다. 포스트 형성 공정은 습식 또는 건식 에칭에 의해 수행된다. 그러나, 깊이의 정확도와 균일한 표면의 측벽을 얻기 위하 여, 반응성 이온 에칭(RIE)과 같은 상기 건식 에칭에 의해 수행되는 것이 바람직하다. 건식 에칭 중의 반응성 이온 에칭은 1991년 7월 23일자 발행된 'PLASMA ETCHING OF SEMICONDUCTOR SUBSTRATES' 명칭의 미국 특허 제5,034,092호에 자세히 개시되어 있다. 한편, 반응성 이온 에칭 이외에 예컨대, RIBE(reactive ion beam etching), CAIBE(chemically assisted ion beam etching) 및 IBAGSC(1992년 5월 26일 발행된 'METHOD FOR FABRICATING AN ANGLED DIFFRACTION GRATING' 명칭의 미국 특허 제5,116,461호 참조)와 같은 여러 가지의 다른 건식 에칭법이 적용될 수 있다.

이러한 포스트 형성 공정 중에, 에칭 깊이는 반사광 측정기를 이용한 인시츄(in-situ) 공정에 의한 정확한 에칭 깊이를 제공할 수 있으며, 예비 산화층(17) 아래로 에칭된 후에는 에칭 공정을 멈추게 할 수 있다.

도 3d에서 포스트가 형성되면, 도 3e와 같이, 예컨대 AlAs으로 구성된 예비 산화층(17)에 대한 산화 공정을 수행한다.

이러한 산화 공정은 발명자 'Holonyak, Jr.' 등에 의해 1991년 6월 24일자 출원되어 1993년 11월 16일자로 등록된 'AlGaAs NATIVE OXIDE' 명칭의 미국 특허 제5,262,360호를 통해 가장 먼저 제안된 바 있다. 이 '360 특허에서는 알루미늄이 함유된 Ⅲ-Ⅴ 반도체 물질을 물이 함유된 분위기 속에서 약 375℃로 노출시킴으로써, 상기 알루미늄이 함유된 Ⅲ-Ⅴ 반도체 물질의 적어도 일부분을 산화시켜 천연 산화층(native oxide)을 생성하는 방법을 개시하고 있다.

또, 'Holonyak, Jr.'는 1993년 9월 7일자 출원되어 1994년 12월 13일자로 등 록된 'SEMICONDUCTOR DEVICES WITH NATIVE ALUMINUM OXIDE REGIONS' 명칭의 미국 특허 제5,373,522호를 통해서, 상기 '360 특허의 산화법을 적용한 반도체 레이저의 구조를 청구하고 있다. 상기 '522 특허에서는 '360 특허에 따른 알루미늄에 의한 천연 산화층을 반도체 레이저 내의 전류 제한층(current blocking layer)으로서 이용한다.

한편, 1994년 12월 21일자 출원되어 1996년 2월 20일자로 등록된 발명자 'Choquette' 등에 의한 'EFFICIENT SEMICONDUCTOR LIGHT EMITTING DEVICE AND METHOD' 명칭의 미국 특허 제5,493,577호에서는 상기 '522 특허에 따른 전류 제한층을 VCSEL 구조에 채용하였으며, 또, 'Choquette'은 1998년도 발행의 IEEE 283 내지 288 쪽의 'SELCTIVELY OXIDIZED VERTICAL-CAVITY LASER PERFORMANCE AND TECHNOLOGY' 명칭의 논문에서 전류 제한층을 VCSEL에 채용하였을 때의 그 구조 및 효과를 개시하고 있다.

본 발명에서 수행되는 선택적 산화 공정 및 이에 의해 형성되는 전류 애퍼추어는 전술한 문헌에 기초한 것임을 밝혀둔다.

즉, 본 발명에서는 선택적 산화 공정을 위해 VCSEL 웨이퍼를 콘테이너로 위치시키고, 높은 습도를 유지하고 있는 제어된 분위기 속에서 웨이퍼를 바람직하게는, 350℃ 내지 500℃의 온도, 더욱 바람직하게는 400℃ 및 450℃ 사이의 온도로 가열함으로써 수행된다. 이 때, 예비 산화층(17)에 대한 산화는 에칭된 포스트의 측벽으로부터 포스트의 중심 방향으로 수평으로 발생하게 된다. 한편, 적층 구조에서 예비 산화층(17) 이외의 층은 그들의 알루미늄 함량이 작기 때문에 산화되지 않게 된다.

상기 선택적 산화법에 의한 예비 산화층(17)의 산화된 부분(18)은 일반적으로 원형의 모양을 가지며, 전기적으로 고저항 또는 절연성을 갖게 되고, 약 1.6의 낮은 굴절율을 갖게 된다. 그리고, 예비 산화층(17)의 비산화된 부분(17')은 광이 방출하게 되는 통로 및 전기적 전류가 흐르게 되는 전류 애퍼추어가 된다. 이 전류 애퍼추어를 둘러싸고 있는 산화 처리된 예비 산화층(18)은 포스트의 위쪽에서 보면, 도우넛 모양이 된다.

전기적 전류가 상기 비산화된 부분(17')인 전류 애퍼추어를 통과하여 활성층(15)의 중앙부에 도달하게 되면, 이 전류 채널링에 의해서 활성층(15)의 반송자(carrier)의 밀도가 증가되고, 광 발생의 효율이 증가하게 된다.

위와 같이, 산화 공정에 의해 전류 애퍼추어가 형성되면, 도 3f에서와 같이, 포스트 주위의 공간부에는 폴리이미드(42)가 충진된다. 충진된 폴리이미드(42)는 기판(10)의 래핑 공정시에 포스트의 손상을 최소화하는 역할을 한다.

폴리이미드(42)가 충진된 후, 기판(10)의 하면은 래핑된다. 이와 같이, 기판(10)의 하면을 래핑하는 것은 웨이퍼의 절단을 용이하게 하기 위함이다.

래핑된 기판(10') 하단 전면에는 패터닝된 AuGe/Ni/Au를 증착하거나 혹은 전면 금속화를 통해 하부 전극(27)이 형성된다. 이 형성된 하부 전극(27)은 상부 전극(36)과 함께 어닐링 처리되어 VCSEL의 전기적 전극부가 된다.

상기 하부 전극(27)은 불투명 금속 및 준투명 금속일 수 있으며, 예컨대, 약 800Å 두께의 AuGe, 약 200Å 두께의 Ni 및 약 400Å 두께의 Au로 이루어진 다층 구조이다.

도 3f에서와 같이 하부 전극(27)을 래핑된 기판(10')에 형성한 다음, 도 3g에서는 포스트 형성을 위해 마스크로 사용한 상부 전극(36) 상에 와이어 본딩 패드(44)를 형성함으로써 VCSEL 어레이가 최종적으로 완성된다.

위와 같이 제조된 구조의 VCSEL은 원칩화한 어레이 구조로 사용되거나 각 폴리이미드 부분을 절개하여 개별적으로 이용된다.

종래의 기술에 의하면, 포스트를 형성하고, 예비 산화층의 산화 공정에 의해 형성된 전류 애퍼추어에 맞추어 상부 전극의 윈도우를 형성하기 때문에, 상부 전극의 윈도우 및 전류 애퍼추어의 중심 축간의 정렬이 어렵고 또, 이로 인해 정렬 오차가 발생하게 되어 부득이 VCSEL의 전기 광학적 특성이 저하되었다.

하지만, 본 발명은 종래의 기술에 대비하여 볼 때, 상부 전극을 미리 형성하고, 이 상부 전극을 마스크로 에칭하여 포스트를 형성한 다음에 산화 공정을 통해 전류 애퍼추어를 형성하기 때문에, 미리 형성된 상부 전극의 윈도우와 전류 애퍼추어의 중심축간 정렬이 자동으로 이루어지게 된다.

따라서, 본 발명에 의한 VCSEL은 종래의 것보다 상부 전극의 윈도우와 전류 애퍼추어 간의 정확한 축 정렬로 인해, 그 전기 광학적 특성이 향상된다.

이상, 상부 전극을 자기 정렬 방식으로 에칭하여 포스트를 형성하기 위한 본 발명의 일실시예에 관하여 설명하였지만, 반드시 이에 국한되지 않으며, 특허 청구 범위에 기재된 기술적 사상의 범위 내에서 여러 가지의 다른 실시예가 있을 수 있다.

예컨대, 본 발명의 일실시예에서는 포스트 내의 활성층 상에 하나의 전류 애퍼추어를 갖는 VCSEL에 대하여 설명하였지만, VCSEL의 광학적 특성을 제어할 목적으로 활성층 상하부에 적어도 하나 이상의 전류 애퍼추어가 각기 형성될 수 있다.

또, 본 발명의 일실시예에서는 VCSEL로부터 광이 방출되는 방향에서 볼 때, 원형의 광 방출을 위해 원형의 포스트의 제작을 참조하여 설명하였지만, 방출되는 광의 용도에 따라 원형 이외에 직사각형, 정사각형, 타원형 등의 포스트에도 적용가능하다.

또, 본 발명의 일실시예에서는 포스트를 형성하기 위해 전극의 일부 또는 그 전면에 포토레지스트를 형성한 후에 에칭을 행하지만, 전극의 양단부에 측벽(sidewall)을 형성한 후 에칭을 행할 수도 있다.

또, 본 발명의 일실시예서는 각 층을 이루는 구성 물질 및 그 형성 방법에 대하여 구체적으로 언급하고 있지만, 반드시 이에 국한되는 것은 아니며, 이 기술 분야의 통상의 지식을 가진 자라면 여러 가지의 다양한 물질 또는 그 외에 다른 방법에 의해 구현될 수 있다는 것을 인식하고 있을 것이다.

Claims

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표면을 갖는 기판을 포함하며, 상기 표면이 그 상부에 차례로 형성된 하부 반사기층, 활성층, 예비 산화층, 상부 반사기층을 갖는 반도체 광 방출 장치의 제조 방법에 있어서,

상기 상부 반사기층 상에 윈도우를 갖는 상부 전극을 패터닝하는 제1 단계와;

상기 윈도우를 포함한 상기 상부 전극의 일부 면상에 포토레지스트를 형성하 는 제2 단계와;

상기 상부 전극의 다른 일부 및 상기 포토레지스트를 마스크로서 상기 예비 산화층이 노출될 때까지 에칭하여 포스트를 형성하는 제3 단계와;

상기 예비 산화층의 일부를 산화시키는 제4 단계와;

상기 제3 단계에서 에칭된 부위에 완충제를 충진하고, 상기 기판의 하면에 하부 전극을 형성하는 제5 단계;

를 포함하는 것을 특징으로 하는 반도체 광 방출 장치의 제조 방법.
표면을 갖는 기판을 포함하며, 상기 표면이 그 상부에 차례로 형성된 하부 반사기층, 활성층, 예비 산화층, 상부 반사기층을 갖는 반도체 광 방출 장치의 제조 방법에 있어서,

상기 상부 반사기층 상에 윈도우를 갖는 상부 전극을 패터닝하는 제1 단계와;

상기 윈도우를 포함한 상기 상부 전극의 전면상에 포토레지스트를 형성하는 제2 단계와;

상기 포토레지스트를 마스크로서 상기 예비 산화층이 노출될 때까지 에칭하여 포스트를 형성하는 제3 단계와;

상기 예비 산화층의 일부를 산화시키는 제4 단계와;

상기 제3 단계에서 에칭된 부위에 완충제를 충진하고, 상기 기판의 하면에 하부 전극을 형성하는 제5 단계;

를 포함하는 것을 특징으로 하는 반도체 광 방출 장치의 제조 방법.
제5항 또는 제6항 중 어느 한 항의 방법에 따라 제조된 반도체 광 방출 장치.