KR100705516B1 - 혼성 집적 회로 장치 및 그 제조 방법 - Google Patents

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Abstract

리드 프레임에 복수의 회로 기판을 고정하고나서 밀봉을 행할 수 있는 혼성 집적 회로 장치의 제조 방법을 제공한다. 본 발명의 제조 방법은, 복수의 리드(11)로 이루어지는 유닛(51)을 갖는 리드 프레임(50)을 준비하는 공정과, 회로 기판(16)의 표면에 형성된 패드(13)를 리드(11)에 고착함으로써 리드 프레임(50)의 각 유닛(51)에 회로 기판(16)을 고정하는 공정을 구비하고, 회로 기판(16)의 단부에 형성되는 제1 패드(13A)와, 제1 패드(13A)에 인접하는 제2 패드(13B)와의 간격을, 상기 패드(13)끼리의 간격보다도 좁게 함으로써, 혼성 집적 회로 장치를 제조한다.
유닛, 혼성 집적 회로 장치, 회로 기판, 패드, 리드

Description

혼성 집적 회로 장치 및 그 제조 방법{HYBRID INTEGRATED CIRCUIT DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 혼성 집적 회로 장치의 사시도 (A), 단면도 (B).
도 2는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 평면도 (A), 사시도 (B), 확대도 (C).
도 3은 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 사시도 (A), 단면도 (B).
도 4는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도 (A), 단면도 (B).
도 5는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 평면도.
도 6은 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 사시도 (A), 단면도 (B), 단면도 (C).
도 7은 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 사시도 (A), 단면도 (B).
도 8은 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 평면도.
도 9는 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 평면도 (A), 평면도 (B), 단면도 (C).
도 10은 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 혼성 집적 회로 장치의 제조 방법을 설명하는 평면도.
도 12는 종래의 혼성 집적 회로 장치의 제조 방법을 설명하는 평면도 (A), 단면도 (B).
도 13은 종래의 혼성 집적 회로 장치의 제조 방법을 설명하는 평면도 (A), 단면도 (B).
도 14는 종래의 혼성 집적 회로 장치의 제조 방법을 설명하는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 혼성 집적 회로 장치
11 : 리드
12 : 밀봉 수지
14 : 회로 소자
15 : 금속 세선
16 : 회로 기판
17 : 절연층
<특허 문헌1> 일본 특개평6-177295호 공보(제4페이지, 도 1)
본 발명은 혼성 집적 회로 장치 및 그 제조 방법에 관한 것으로, 특히 외부 단자로서 기능하는 리드를 갖는 혼성 집적 회로 장치 및 그 제조 방법에 관한 것이다.
도 12 내지 도 14를 참조하여, 종래의 혼성 집적 회로 장치의 제조 방법을 설명한다.
도 12를 참조하여, 우선, 대판의 금속 기판(116A)을 가늘고 길게 분할하는 공정을 설명한다. 도 12에서, 도 12의 (A)는 대판의 금속 기판(116A)의 평면도이다. 도 12의 (B)는 대판의 금속 기판(116A)의 단면도이다.
도 12의 (A)를 참조하면, 대판의 금속 기판(116A)을, 다이싱 라인 D10에 의해 가늘고 길게 분할한다. 이 분할은, 전단(剪斷)력에 의한 셔링에 의해 행한다. 더 가늘고 길게 분할된 금속 기판은, 그 후의 본딩 공정 등의 작업성이 고려되어, 2개 또는 그 이상으로 분할되어도 된다. 여기서는, 가늘고 길게 분할된 금속 기판은, 길이가 서로 다른 2개의 금속 기판(116B)으로 분할된다.
도 12의 (B)를 참조하여, 금속 기판(116A)의 구성을 설명한다. 여기서는, 기판(116A)는 알루미늄으로 이루어지는 기판으로서, 양면은 알루마이트 처리되어 있다. 또한, 혼성 집적 회로가 형성되는 면에서는, 금속 기판(116A)과 도전 패턴과의 절연을 행하기 위해, 절연층(107)이 형성되어 있다. 그리고, 절연층(107)의 상부에는, 도전 패턴으로 되는 동박(118)이 형성되어 있다.
도 13을 참조하여, 가늘고 길게 분할된 금속 기판(116B)의 표면에 혼성 집적 회로(117)를 형성하는 공정을 설명한다. 도 13에서, 도 13의 (A)는, 복수의 혼성 집적 회로(117)가 형성된 가늘고 긴 금속 기판(116B)의 평면도이다. 그리고, 도 13의 (B)는, 도 13의 (A)의 단면도이다.
우선, 절연층(107) 상에 압착된 동박을 에칭함으로써, 도전 패턴(108)을 형성한다. 여기서는, 가늘고 긴 금속 기판(116B)에, 복수의 혼성 집적 회로를 형성하도록 도전 패턴(108)을 패터닝한다. 또한, 후공정에서 리드가 고착되는 패드(108A)가, 정렬되도록 형성된다.
이어서, 땜납 등의 땜납재를 이용하여, 도전 패턴(108) 상의 소정의 개소에 회로 소자(104)를 고착한다. 회로 소자(104)로서는, 수동 소자나 능동 소자를 전반적으로 채용할 수 있다. 또한, 파워계의 소자를 실장하는 경우에는, 도전 패턴 상에 고착된 히트싱크 상에 소자가 실장된다.
도 14를 참조하여, 복수의 혼성 집적 회로(117)가 형성된 금속 기판(116B)을 개개의 회로 기판(106)으로 분할하는 방법을 설명한다. 표면에 혼성 집적 회로(117)가 형성된 개개의 회로 기판(106)은, 프레스기를 이용하여 회로 기판(106)의 부분을 펀칭함으로써, 금속 기판(116B)으로부터 분할된다. 여기서, 프레스기는, 혼성 집적 회로(117)가 형성되는 면으로부터 금속 기판(116B)을 펀칭한다. 따라서, 회로 기판(106)의 주단부는, 도전 패턴이나 회로 소자가 형성되지 않은 마진으로 되어 있다.
이상의 공정에서 개개로 분리된 회로 기판(106)은, 혼성 집적 회로(117)를 밀봉하는 공정 등을 거쳐, 제품으로서 완성된다.
그러나, 상기한 종래의 제조 방법으로 제조되는 혼성 집적 회로 장치에서는, 주변부에 배치되는 패드(108A)와, 이 패드(108A)에 접속되는 리드의 접속 신뢰성이 저하하는 문제가 있었다. 이 이유는, 기판(106)의 단부에 배치된 패드(108A)가, 다른 패드(108A)로부터 이격되어 배치되는 경우가 있었기 때문이다. 이러한 경우에, 패드(108A)에 고착된 리드를 통하여 혼성 집적 회로 장치를 실장하면, 기판(106)의 단부에 배치된 패드(108A)와 리드의 접합 부분에 큰 응력이 가해진다.
또한, 전술한 제조 방법에서는, 펀칭에 의해 각 회로 기판(106)이 뿔뿔이 분리되므로, 그 후속 공정에서 각 회로 기판의 취급이 복잡하게 되는 문제가 있었다. 구체적으로 설명하면, 밀봉의 공정 등으로 각 회로 기판을 개별적으로 몰드 금형에 세트해야하므로, 회로 기판마다의 위치 결정에 시간이 걸리는 문제가 있었다.
본 발명은, 상기한 문제를 감안하여 이루어진 것이다. 본 발명의 주된 목적은, 리드 프레임에 복수의 회로 기판을 고정하고나서 밀봉을 행할 수 있는 혼성 집적 회로 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 혼성 집적 회로 장치는, 회로 기판과, 상기 회로 기판의 측면을 따라 배치된 복수의 패드와, 상기 패드에 고착된 리드를 구비하고, 상기 회로 기판의 단부에 형성되는 제1 패드와, 상기 제1 패드에 인접하는 제2 패드의 간격을, 다른 상기 패드끼리의 간격보다도 좁게 하는 것을 특징으로 한다.
또한 본 발명의 혼성 집적 회로 장치에서는, 상기 패드와 상기 리드는, 땜납을 통하여 고착되는 것을 특징으로 한다.
또한, 본 발명의 혼성 집적 회로 장치에서는, 상기 제1 패드 또는 상기 제2 패드는, 더미 패드인 것을 특징으로 한다.
본 발명의 혼성 집적 회로 장치의 제조 방법은, 복수의 리드로 이루어지는 유닛을 갖는 리드 프레임을 준비하는 공정과, 회로 기판의 표면에 형성된 패드를 상기 리드에 고착함으로써 상기 리드 프레임의 각 상기 유닛에 상기 회로 기판을 고정하는 공정을 구비하고, 상기 회로 기판의 단부에 형성되는 제1 패드와, 상기 제1 패드에 인접하는 제2 패드의 간격을, 다른 상기 패드끼리의 간격보다도 좁게 하는 것을 특징으로 한다.
또한, 본 발명의 혼성 집적 회로 장치의 제조 방법은, 상기 패드는, 상기 회로 기판의 측변부를 따라 배치되는 것을 특징으로 한다.
또한, 본 발명의 혼성 집적 회로 장치의 제조 방법은, 상기 패드는, 상기 회로 기판의 서로 대향하는 측변부를 따라 배치되는 것을 특징으로 한다.
또한, 본 발명의 혼성 집적 회로 장치의 제조 방법은, 상기 제1 패드 또는 상기 제2 패드는, 더미 패드인 것을 특징으로 한다.
또한, 본 발명의 혼성 집적 회로 장치의 제조 방법은, 상기 리드와 상기 패드의 고착은, 땜납재를 통하여 행하는 것을 특징으로 한다.
또한, 본 발명의 혼성 집적 회로 장치의 제조 방법은, 상기 회로 기판의 표면에 도전 패턴 및 회로 소자로 이루어지는 전기 회로를 형성하고나서, 상기 회로 기판을 상기 리드 프레임에 고정하는 것을 특징으로 한다.
또한, 본 발명의 혼성 집적 회로 장치의 제조 방법은, 상기 회로 기판을 상 기 리드 프레임에 고정하고나서, 상기 회로 기판의 표면에 형성된 전기 회로를 밀봉하는 것을 특징으로 한다.
<실시예>
도 1을 참조하여, 본 발명의 혼성 집적 회로 장치(10)의 구성을 설명한다. 도 1의 (A)는 혼성 집적 회로 장치(10)의 사시도이고, 도 1의 (B)는 도 1의 (A)의 X-X' 단면에서의 단면도이다.
본 발명의 혼성 집적 회로 장치(10)는, 도전 패턴(18)과 회로 소자(14)로 이루어지는 전기 회로가 표면에 형성된 회로 기판(16)과, 이 전기 회로를 밀봉하여, 적어도 회로 기판(16)의 표면을 피복하는 밀봉 수지(12)를 갖는다. 이러한 각 구성 요소를 이하에 설명한다.
회로 기판(16)은, 알루미늄이나 구리 등의 금속으로 이루어지는 기판이다. 일례로서 회로 기판(16)으로서 알루미늄으로 이루어지는 기판을 채용한 경우, 회로 기판(16)과 그 표면에 형성되는 도전 패턴(18)을 절연시키는 방법은 2가지이다. 하나는, 알루미늄 기판의 표면을 알루마이트 처리하는 방법이다. 다른 한 방법은, 알루미늄 기판의 표면에 절연층(17)을 형성하고, 절연층(17)의 표면에 도전 패턴(18)을 형성하는 방법이다. 회로 기판(16)의 표면에 재치된 회로 소자(14)로부터 발생하는 열을 적합하게 외부로 밀어내기 위해, 회로 기판(16)의 이면은 밀봉 수지(12)로부터 외부로 노출시키는 경우도 있다. 또한, 장치 전체의 내습성을 향상시키기 위해, 회로 기판(16)의 이면도 포함하여 밀봉 수지(12)에 의해 전체를 밀봉할 수도 있다.
또한, 회로 기판(16)의 측면부는, 외측으로 돌출하는 경사부를 갖는 형상으로 되어 있다. 이와 같이 회로 기판(16)의 측면에 경사부를 형성함으로써, 회로 기판(16)의 측면과 밀봉 수지(12)의 밀착 강도를 향상시킬 수 있다.
회로 소자(14)는 도전 패턴(18) 상에 고착되고, 회로 소자(14)와 도전 패턴(18)으로 소정의 전기 회로가 구성되어 있다. 회로 소자(14)로서는, 트랜지스터나 다이오드 등의 능동 소자나, 컨덴서나 저항 등의 수동 소자가 채용된다. 또한, 파워계의 반도체 소자 등의 발열량이 큰 것은, 금속으로 이루어지는 히트싱크를 통하여 회로 기판(16)에 고착되어도 된다. 여기서, 페이스 업으로 실장되는 능동 소자 등은, 금속 세선(15)을 통하여, 도전 패턴(18)과 전기적으로 접속된다.
도전 패턴(18)은 구리 등의 금속으로 이루어지고, 회로 기판(16)과 절연되어 형성된다. 또한, 리드(11)가 도출되는 변에, 도전 패턴(18)으로 이루어지는 패드(13)가 형성된다. 여기서는, 회로 기판(16)의 대향하는 두개의 변 부근에, 정렬된 패드(13)가 복수개 형성된다. 또한, 도전 패턴(18)은, 절연층(17)을 접착제로 하여, 회로 기판(16)의 표면에 접착되어 있다.
본 형태에서는, 단부에 위치하는 제1 패드 및 제1 패드에 인접하는 제2 패드의 간격을, 다른 패드끼리의 간격보다도 좁게 하고 있다. 이에 의해, 단부에 위치하는 패드와 리드(11)의 접합부에 작용하는 응력을 저감시키고 있다. 제1 패드 등의 상세 내용은, 도 9를 참조하여 후술한다.
리드(11)는, 회로 기판(16)의 주변부에 형성된 패드(13)에 고착되는데, 예를 들면 외부와의 입력·출력을 행하는 기능을 갖는다. 여기서는, 대향하는 두개의 주변부에 다수개의 리드(11)가 땜납(21)을 통하여 형성되어 있다. 리드(11)와 패드(13)의 접착은, 땜납(땜납재) 등의 도전성 접착제를 통하여 행해지고 있다. 또한, 하나의 측변으로부터만 리드(11)를 도출시킬 수도 있다. 또한, 4개의 측변으로부터 리드(11)를 도출시킬 수도 있다.
밀봉 수지(12)는, 열 경화성 수지를 이용하는 트랜스퍼 몰드, 또는 열가소성 수지를 이용하는 주입 몰드에 의해 형성된다. 여기서는, 회로 기판(16) 및 그 표면에 형성된 전기 회로를 밀봉하도록 밀봉 수지(12)가 형성되고, 회로 기판(16)의 이면의 이면도 포함하여 밀봉 수지(12)에 의해 밀봉되어 있다. 또한, 방열성의 향상을 위해, 회로 기판(16)의 이면을 밀봉 수지(12)로부터 외부로 노출시키는 경우도 있다.
도 2 이후를 참조하여, 혼성 집적 회로 장치의 제조 방법을 설명한다. 본 발명의 제조 방법은, 복수의 리드(11)로 이루어지는 유닛(51)을 갖는 리드 프레임(50)을 준비하는 공정과, 회로 기판(16)의 표면에 형성된 패드(13)를 리드(11)에 고착함으로써 리드 프레임(50)의 각 유닛(51)에 회로 기판(16)을 고정하는 공정을 구비하고, 회로 기판(16)의 단부에 형성되는 제1 패드(13A)와, 제1 패드(13A)에 인접하는 제2 패드(13B)의 간격을, 상기 패드(13)끼리의 간격보다도 좁게 함으로써, 혼성 집적 회로 장치를 제조한다. 이와 같은 각 공정의 상세 내용을 이하에 설명한다.
제1 공정 : 도 2 및 도 3 참조
본 공정에서는, 대판의 금속 기판(19B)의 표면에 복수의 도전 패턴(18)을 형 성하고, 각 도전 패턴(18)의 경계에 홈(20)을 형성한다. 도 2의 (A)는 금속 기판(19B)의 평면도이고, 도 2의 (B)는 V 컷트 톱(35)을 이용하여 금속 기판(19A)에 홈을 형성하는 상태를 도시하는 사시도이고, 도 2의 (C)는 날끝(35A)의 확대도이다.
우선 도 2의 (A)를 참조하면, 원하는 크기의 금속 기판(19B)을 준비한다. 이 금속 기판(19B)의 표면에는 절연층을 개재하여 도전박은 압착되어 있다. 그리고, 이 도전박을 원하는 형상으로 패터닝함으로써, 복수의 도전 패턴(18)을 구성하고 있다. 형성되는 도전 패턴(18)의 개수는, 금속 기판(19B)의 크기나 혼성 집적 회로의 크기에도 의하지만, 수십개 내지 수백개의 혼성 집적 회로를 형성하는 도전 패턴을 1매의 금속 기판(19B)에 형성할 수 있다.
이어서, 금속 기판(19B)의 표면 및 이면에 격자 형상으로 제1 홈(20A) 및 제2 홈(20B)을 형성한다. 도 2의 (B)를 참조하면, V 컷트 톱(35)을 고속으로 회전시켜, 다이싱 라인 D2를 따라 금속 기판의 표면 및 이면에 제1 홈(20A) 및 제2 홈(20B)을 형성한다. 다이싱 라인 D2는 격자 형상으로 형성되어 있다.
도 2의 (C)를 참조하여, V 컷트 톱(35)의 형상에 대하여 설명한다. V 컷트 톱(35)에는, 도 2의 (C)에 도시한 바와 같은 형상을 갖는 날끝(35A)이 다수 형성되어 있다. 여기서, 날끝(35A)의 형상은, 금속 기판(19A)에 형성되는 홈의 형상에 대응하고 있다. 여기서는, V 형의 단면을 갖는 홈이, 금속 기판의 양면에 형성된다. 따라서, 날끝(35A)의 형상도 또한 V 형으로 되어 있다. 또한, 날끝(35A)에는 다이아몬드가 매립되어 있다.
이어서, 도 3을 참조하여, 홈(20)이 형성된 금속 기판(19B)의 형상을 설명한 다. 도 3의 (A)는 컷트 톱(31)에 의해 홈(20)이 형성된 금속 기판(19B)의 사시도이고, 도 3의 (B)는 금속 기판(19B)의 단면도이다.
도 3의 (A)를 참조하면, 금속 기판(19B)의 표면 및 이면에는, 제1 홈(20A) 및 제2 홈(20B)이 격자 형상으로 형성되어 있다. 여기서, 제1 홈(20A)과 제2 홈(20B)의 평면적인 위치는 대응하고 있다. 본 실시예에서는, V 형의 형상의 날끝(35A)을 갖는 V 컷트 톱(35)을 이용하여 홈을 형성하므로, 홈(20)은 V 형의 단면으로 된다. 또한, 홈(20)의 중심선은, 절연층(11) 상에 형성된 개개의 도전 패턴(18)의 경계선에 대응하고 있다. 여기서는, 수지층(11)이 형성된 면에 제1 홈(20A)이 형성되고, 그 반대면에 제2 홈(20B)이 형성되어 있다.
도 3의 (B)를 참조하여, 홈(20)의 형상 등을 설명한다. 여기서는, 홈(20)은 거의 V 형의 단면으로 형성되어 있다. 그리고, 제1 홈(20A) 및 제2 홈(20B)의 깊이는, 금속 기판(19B)의 두께의 절반보다도 얕게 이루어져 있다. 따라서, 본 공정에서는 개개의 회로 기판(16)으로 분할되지 않는다. 즉, 개개의 회로 기판(16)은, 홈(20)의 부분에 대응하는 금속 기판(19B)의 남은 두께 부분에서 연결되어 있다. 따라서, 개개의 회로 기판(16)으로서 분할될 때까지는, 금속 기판(19B)은 1매의 시트로서 취급할 수 있다.
여기서, 제1 및 제2 홈(20A, 20B)의 넓이나 깊이는, 조절할 수 있다. 구체적으로 설명하면, 제1 홈(20A)이 개구하는 각도를 작게 함으로써, 도전 패턴(18)이 형성되는 것이 가능한 유효 면적을 크게 할 수 있다. 또한, 제1 홈(20A)의 깊이를 얕게 함으로써도, 마찬가지의 효과를 발휘할 수 있다.
제1 홈(20A) 및 제2 홈(20B)의 크기를 마찬가지로 할 수도 있다. 이에 의해, 격자 형상으로 홈(20)이 형성된 금속 기판(16B)에 휘어짐이 발생하는 것을 억지할 수 있다.
제2 공정: 도 4 및 도 5 참조
본 공정은, 도전 패턴(18) 상에 회로 소자(14)를 실장하고, 회로 소자(14)와 도전 패턴(18)의 전기적 접속을 행하는 공정이다.
우선, 도 4의 (A)를 참조하면, 회로 소자(14)는, 땜납 등의 땜납재를 통하여 도전 패턴(18)의 소정의 개소에 실장된다. 회로 소자(14)로서는, 트랜지스터나 다이오드 등의 능동 소자나, 컨덴서나 저항 등의 수동 소자가 채용된다. 또한, 파워계의 반도체 소자 등의 발열량이 큰 것은, 금속으로 이루어지는 히트싱크를 통하여 회로 기판(16)에 고착되어도 된다. 여기서, 도 4의 (B)를 참조하면, 페이스 업으로 실장되는 능동 소자 등은, 금속 세선(15)을 통하여, 1매의 금속 기판(19B)에 형성된 수십 내지 수백개의 각 도전 패턴(18)에 대하여, 일괄적으로 와이어 본딩을 행하여 전기적으로 접속된다.
이어서, 도 4의 (B)를 참조하면, 회로 소자(14)와 도전 패턴(18)의 전기적 접속을 행한다. 여기서는, 1매의 금속 기판(19B)에 형성된 수십 내지 수백개의 각 도전 패턴(18)에 대하여, 일괄적으로 와이어 본딩을 행한다.
도 5를 참조하여, 금속 기판(19B)에 형성된 각 혼성 집적 회로를 설명한다. 도 5는 금속 기판(19B)에 형성된 혼성 집적 회로(17)의 일부분의 평면도로서, 실제는 다수개의 혼성 집적 회로(17)가 더 형성된다. 또한, 금속 기판(19B)을 개개의 회로 기판(16)으로 분할하는 다이싱 라인 D3을, 도 5에서는 점선으로 도시하고 있다. 도 5로부터 분명히 알 수 있듯이, 개개의 혼성 집적 회로를 형성하는 도전 패턴(18)과 다이싱 라인 D3은, 매우 접근하고 있다. 이 때문에, 금속 기판(19B)의 표면에는 전면적으로 도전 패턴(18)이 형성되는 것을 알 수 있다.
상기한 설명에서는, 가늘고 긴 형상을 갖는 기판(10B)의 표면에 일괄적으로 혼성 집적 회로를 형성했다. 여기서, 다이 본딩이나 와이어 본딩을 행하는 제조 장치에 제약이 있는 경우에는, 본 공정의 앞 공정에서 금속 기판(19B)을 원하는 사이즈로 분할할 수도 있다.
제3 공정 : 도 6 및 도 7을 참조
본 공정은, 금속 기판(16B)을 홈(20)이 형성된 개소에서 분할함으로써 개개의 회로 기판(16)을 분리한다. 각 회로 기판(16)을 분리하는 방법으로서는 수많은 방법이 있지만, 여기서는, 절곡에 의해 분리하는 방법과, 커터를 이용하여 분리하는 방법을 설명한다.
도 6을 참조하여, 금속 기판(19B)을 절곡시킴으로써, 개개의 회로 기판(16)으로 분할하는 방법을 설명한다. 도 6의 (A)는 분리를 행하기 전의 금속 기판(19B)의 사시도이고, 도 6의 (B)는 도 6의 (A)의 X-X'선에 의한 단면도이고, 도 6의 (C)는 도 6의 (A)의 Y-Y'선에 의한 단면도이다. 이 방법으로는, 제1 홈(20A) 및 제2 홈(20B)이 형성된 개소가 절곡되도록, 금속 기판(19B)을 부분적으로 절곡한다. 제1 홈(20A) 및 제2 홈(20B)이 형성된 개소는, 홈(20)이 형성되어 있지 않은 두께 부분만으로 연결되어 있으므로, 이 개소에서 절곡됨으로써, 이 연결 부분으로 부터 용이하게 분리할 수 있다. 또한, 금속 기판(19B)이 알루미늄으로 이루어지는 기판인 경우에는, 알루미늄은 점도가 있는 금속이기 때문에, 분리될 때까지 복수회의 절곡을 행한다.
도 6의 (A)를 참조하면, 금속 기판(19B)의 표면에는 매트릭스 형상으로 복수개의 전기 회로가 각 회로 기판(16)에 형성되어 있다. 각 전기 회로의 경계에는 제1 및 제2 홈(20A, 20B)이 형성되어 있다. 본 공정에서는, 우선 분할선 D3을 따라 분할을 행하고, 그 후에, 분할선 D4를 따라 분할을 행한다. 즉, 복수매의 혼성 집적 회로가 매트릭스 형상으로 연결된 금속 기판(19B)을 한쪽 방향으로 분할함으로써, 복수매의 회로 기판(16)이 하나의 방향으로 연결된 단책 형상의 금속 기판을 얻는다. 그 후에, 단책 형상의 금속 기판을 다른 쪽의 방향으로 분할함으로써 개개의 회로 기판(16)을 얻는다. 여기서는, 분할선 D3의 방향으로 모든 분할을 행함으로써 3개의 단책 형상의 금속 기판으로 분할된다. 실제로는 더 많은 수의 회로 기판(16)이 형성되어 있다. 금속 기판(19B)의 절곡은, 도시하는 고정 방향 F1로부터 금속 기판(19B)을 고정하면서 행해진다.
도 6의 (B)를 참조하여, 분할선 D3을 따라 분할을 행하고 있는 상태의 X-X'에 의한 단면을 설명한다. 여기서는, 가장 좌측에 위치하는 회로 기판(16)과, 그것에 인접하는 회로 기판(16) 사이의 경계에서 절곡이 행해지고 있다. 이 절곡은, 도 6의 (A)에 도시하는 절곡 방향 B1의 방향으로 연속하여 행한다. 금속 기판(16B)의 재료인 알루미늄은, 점도를 갖는 재료이므로, 복수회의 절곡을 행함으로써 분리를 행하고 있다.
도 6의 (C)를 참조하면, 금속 기판(19B)의 절곡은, 금속 기판(19B)의 측면부를 고정부(36)로 고정하고나서 행해진다. 본 공정에서는, 회로 기판(16)의 측면이 외측으로 볼록 형상으로 경사져 있다. 이 때문에, 이 볼록 형상의 측면을 고정부(36)에서 가로 방향으로부터 가압함으로써, 금속 기판(19B)의 고정을 행할 수 있다. 따라서, 금속 기판(19B)의 표면에 고정부(36)는 접촉하지 않기 때문에, 금속 기판(19B)의 표면의 전역에 도전 패턴이나 회로 소자(14)를 형성하는 것이 가능하게 된다.
도 7을 참조하여, 둥근 커터(41)에 의해, 금속 기판(19B)의 분할을 행하는 방법을 설명한다. 도 7의 (A)를 참조하면, 둥근 커터(41)를 이용하여 제1 홈(20A)을 따라 금속 기판(19B)을 눌러 자른다. 이에 의해 금속 기판(19B)은 개개의 회로 기판(16)으로 분할된다. 둥근 커터(41)는, 금속 기판(19B)의 홈(20)이 형성되어 있지 않은 두께 부분의, 홈(20)의 중심선에 대응하는 부분을 눌러 자른다.
도 7의 (B)를 참조하여, 둥근 커터(41)의 상세 내용에 대하여 설명한다. 둥근 커터(41)는 원판 형상을 갖고 있고, 그 주단부는 예각으로 형성되어 있다. 둥근 커터(41)의 중심부는, 둥근 커터(41)가 자유 회전할 수 있도록 지지부(42)에 고정되어 있다. 둥근 커터(41)는 구동력을 갖지 않는다. 즉, 둥근 커터(41)의 일부를 금속 기판(19B)에 밀어부치면서, 다이싱 라인 D3을 따라 이동시킴으로써, 둥근 커터(41)는 회전한다.
또한, 전술한 방법 외에도, 레이저를 이용하여, 제1 및 제2 홈(20A, 20B)이 형성된 개소의, 기판의 남은 두께 부분을 삭제하여 개개의 회로 기판으로 분리하는 방법도 생각되어진다. 또한, 고속으로 회전하는 컷트 톱을 이용하여, 기판의 남은 두께 부분을 삭제하는 것도 가능하다. 또한, 각 회로 기판(16)을, 펀칭에 의해 분리할 수도 있다.
제4 공정 : 도 8 및 도 9 참조
본 공정은, 앞 공정에서 분할을 행한 회로 기판(16)을 리드 프레임(50)에 고정하는 공정이다.
우선, 도 8의 평면도를 참조하여, 리드 프레임(50)의 구성을 설명한다. 리드 프레임(50)은, 단책 형상의 외형 형상을 나타내고, 두께가 1㎜ 내지 0.5㎜ 정도의 금속판을 가공함으로써 얻어진다. 이 금속판의 가공은, 에칭 또는 프레스가 생각되어진다.
리드 프레임(50)에는, 복수개의 유닛(51)이 소정의 거리를 이격시켜 배치되어 있다. 여기서, 유닛(51)이란, 회로 기판(16)에 접속 예정인 리드(11)의 집합체를 가리킨다. 따라서, 회로 기판(16)의 서로 대향하는 주변부에 리드(11)를 접속하는 경우에는, 유닛(51)의 서로 대향하는 주변부로부터 중앙부로 연장되는 복수개의 리드(11)가 형성되어 있다. 또한, 회로 기판의 일측편에 리드(11)가 고착되는 경우에는, 각 유닛(51)은, 하나의 측변으로부터 내부로 연장되는 리드(11)로 이루어진다.
또한, 각 유닛(51)의 리드(11)는, 제1 연결부(53) 및 제2 연결부(54)에 의해 연결되어, 이 위치가 고정되어 있다. 또한, 리드(11)의 선단부는, 회로 기판(16)이 배치될 예정의 영역 A1까지 연장되어 있다.
각 유닛(51)의 사이에는, 슬릿(55)이 형성되어, 가열 공정에서의 열 응력을 흡수하는 작용을 갖는다. 슬릿(51)은, 유닛(51)의 폭과 동일 정도 혹은 그 이상으로 형성되어, 연속된 개구부와 같은 형상을 갖는다.
가이드 홀(52)은, 리드 프레임(50)의 길이 방향의 주변부에 형성된 홀로서, 각 공정에서 리드 프레임(50)의 위치 결정을 행할 때에 이용된다. 따라서, 가이드 홀(52)을 이용하여 리드 프레임(50)의 위치를 고정함으로써, 간접적으로 각 유닛(51)에 고정되는 회로 기판(16)의 위치 결정도 행할 수 있다.
도 9를 참조하여, 리드 프레임(50)의 각 유닛(51)에 회로 기판(16)을 고정하는 공정의 상세 내용을 설명한다. 도 9의 (A)는 회로 기판(16)의 표면에 형성된 혼성 집적 회로 장치의 상태를 도시하는 평면도이다. 도 9의 (B)는 유닛(51)의 리드(11)에 회로 기판(16)을 고착시킨 상태를 도시하는 평면도이다. 도 9의 (C)는 도 9의 (B)의 X-X'선에 의한 단면도이다.
도 9의 (A)를 참조하여, 회로 기판(16)의 표면에 형성되는 패드(13)의 구성을 설명한다. 회로 기판(16)의 표면에는, 원하는 전기 회로를 형성하도록 패터닝된 도전 패턴(18)이 형성되어 있다. 그리고, 도전 패턴(18)의 원하는 개소에 회로 소자(14)가 전기적으로 접속됨으로써, 소정의 혼성 집적 회로가 형성되어 있다. 또한, 도전 패턴(18)의 일부분으로 이루어지는 패드(13)가, 회로 기판(16)의 주변부 부근에 형성되어 있다. 여기서는, 가늘고 길게 형성되는 회로 기판(16)의 길이 방향의 주변부 부근에 정렬된 패드(13)가 형성되어 있다.
또한, 패드(13)끼리의 간격은, 1.5㎜ 정도로 좁게 할 수 있으므로, 회로 기 판(16)의 길이 방향에는 다수개의 패드(13)를 형성하는 것이 가능하다. 한편, 회로 기판(16)의 표면에 형성되는 전기 회로의 종류에 따라, 필요하게 되는 출력·입력 단자의 개수는 변화한다. 본 형태에서는, 필요하게 되는 출력·입력 단자의 수가 패드(13)의 수보다도 적은 경우에는, 도 9의 (A)에 도시한 바와 같이, 패드(13)의 배열을 이 빠진듯이 함으로써 대응하고 있다. 즉, 기본적으로는 패드(13)끼리의 간격은 동일하며, 부분적으로 그 간격을 길게 하고 있다. 이와 같이 이격되어 있는 패드(13)끼리의 간격을 D2로 표현하고 있다.
회로 기판(16)의 각부에는, 종단부에 위치하는 패드(13)인 제1 패드(13A)가 형성되어 있다. 그리고, 제2 패드(13B)는, 이 제1 패드(13A)에 인접되는 패드이다. 본 형태에서는, 제1 패드(13A)와 제2 패드(13B)의 간격 D1은, 다른 패드(13)끼리의 간격 D2와 동등 정도 또는 그 이하로 설정되어 있다. 이에 의해, 제1 패드(13A)와 리드(11)의 접속 신뢰성을 향상시킬 수 있다. 그 상세 내용은 후술한다.
제1 패드(13A)의 근방에 접속 단자로 되는 패드(13)가 필요하게 되지 않은 경우에는, 더미 패드(13D)를 형성해도 된다. 이것은, 제2 패드(13B)의 근방에 접속 단자로 되는 패드(13)가 없는 경우에도 마찬가지다. 여기서 더미 패드(13D)란, 전기 회로를 구성하지 않은 패드(13)를 가리킨다. 따라서, 더미 패드(13D)와 리드(11)는, 기계적으로만 접속되어 있다. 제1 패드(13A) 또는 제2 패드(13B)의 근방에 더미 패드(13D)를 형성함으로써, 패드(13)끼리의 간격을 작게 할 수 있다. 따라서, 패드(13)와 리드(11)의 접속 개소가 발생하는 열 응력을 작게 할 수 있다.
도 9의 (B) 및 도 9의 (C)를 참조하면, 패드(13)와 리드(11)를 땜납재 등의 도전성 접착제를 통하여 접속함으로써, 회로 기판(16)을 리드 프레임(50)에 고정한다. 각 유닛(51)의 리드(11)의 개수 및 위치는, 회로 기판(16)의 표면에 형성된 패드(13)에 대응하고 있다.
상기한 바와 같이, 제1 패드(13A)와 제2 패드(13B)의 간격을 좁게 함에 따른 이점을 설명한다. 본 형태에서는, 회로 기판(16)은 알루미늄을 주체로 하는 금속으로 이루어지고, 리드 프레임(50)은 구리를 주체로 하는 금속으로 이루어진다. 구리와 알루미늄에서는 열팽창 계수가 상위하므로, 양자를 기계적으로 결합한 상태에서 가열을 행하면, 리드 프레임(50)과 회로 기판(16)의 접합부에 열 응력이 발생한다. 본 형태에서는, 리드(11)와 회로 기판(16)의 접합 개소에 열 응력이 작용한다. 이 열 응력의 크기는, 패드(13)끼리의 거리가 클수록 커져, 회로 기판(16)의 중앙부 부근보다도 주변부에 위치하는 패드(13)에 큰 열 응력이 작용한다. 따라서, 가장 주변부에 위치하는 제1 패드(13A)와 그것에 인접하는 제2 패드(13B)의 간격이 커지면, 제1 패드(13A)와 리드(11)의 접속 개소에 큰 열 응력이 작용하게 된다.
상기의 것으로부터, 본 형태에서는, 제1 패드(13A)와 제2 패드(13B)의 간격을, 다른 패드(13)끼리의 간격보다도 작게 하고 있다. 도 9의 (A)를 참조하면, 거리 D1의 길이는, 거리 D2와 동등 이하로 설정되어 있다. 이것으로, 제1 패드(13A)와 리드(11)의 접속 개소에 많은 응력이 작용하는 것을 억지할 수 있다.
제5 공정 : 도 10 및 도 11 참조
도 10을 참조하여, 회로 기판(16)을 밀봉 수지(12)로 밀봉하는 공정을 설명 한다. 도 10은, 금형(50)을 이용하여 회로 기판(16)을 밀봉 수지(12)로 밀봉하는 공정을 도시하는 단면도이다.
우선, 하부 금형(60B)에 회로 기판(16)을 재치한다. 이어서, 상부 금형(60A)과 하부 금형(60B)을 접촉시킴으로써, 캐비티에 회로 기판(16)을 수납시킨다. 이어서, 캐비티에 게이트(53)로부터 밀봉 수지(12)를 주입한다. 밀봉을 행하는 방법으로서는, 열 경화성 수지를 이용하는 트랜스퍼 몰드, 혹은 열 경화성 수지를 이용하는 주입 몰드를 채용할 수 있다. 그리고, 게이트(53)로부터 주입되는 밀봉 수지(12)의 양에 따른 캐비티 내부의 기체가 에어벤트(54)를 통하여 외부로 방출된다. 또한, 도 10의 게이트, 에어벤트 위치는 일례로서, 제품의 형상·구조 등에 의해 임의로 설정된다.
본 형태에서는, 리드 프레임에 고착된 복수개의 회로 기판(16)을 일괄적으로 밀봉할 수 있다. 따라서, 수지 밀봉의 공정을 간소화할 수 있다. 또한, 전술한 바와 같이 회로 기판(16)의 단부에 형성되는 패드는 고립되어 형성되어 있지 않다. 따라서, 가열을 수반하는 수지 밀봉의 공정에서, 단부에 위치하는 패드에 작용하는 열 응력이 저감되어 있다.
전술한 바와 같이, 회로 기판(16)의 측면부에는 경사부가 형성되어 있다. 따라서, 절연성 수지로 밀봉함으로써, 경사부에 밀봉 수지(12)가 돌아들어간다. 이것으로부터, 밀봉 수지(12)와 경사부 사이에 앵커 효과가 발생하여, 밀봉 수지(12)와 회로 기판(16)의 접합이 강화된다.
도 11의 평면도는, 수지 밀봉을 행한 후의 리드 프레임(50)의 상태를 도시하 고 있다. 각 유닛(51)에 고정된 회로 기판(16)은 밀봉 수지(12)에 의해 밀봉되어 있다. 본 공정에 의해 수지 밀봉이 행해진 회로 기판(16)은, 리드 컷트의 공정이나, 테스트를 행하는 공정 등을 거쳐 제품으로서 완성된다. 또한, 밀봉된 각 회로 기판(16)의 분리는, 리드(11)를 컷트하고나서 행한다.
본 발명의 혼성 집적 회로 장치 및 그 제조 방법에 따르면, 단부에 위치하는 제1 패드와, 이 제1 패드에 인접하는 제2 패드의 간격을, 다른 패드끼리의 간격보다도 좁게 하고 있다. 따라서, 제조 공정의 도중 또는 사용 상황 하에서, 단부에 위치하는 제1 패드에 작용하는 열 응력을 저감시킬 수 있다. 따라서, 패드와 리드의 접속 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 혼성 집적 회로 장치의 제조 방법에 따르면, 전기 회로가 표면에 형성된 회로 기판을 분리한 후에, 복수개의 회로 기판을 리드 프레임에 고정한 상태에서 그 후의 공정을 행할 수 있다. 따라서, 복수개의 회로 기판을 리드 프레임으로 고정한 상태에서 수지 밀봉의 공정 등을 행할 수 있다. 이 때문에, 회로 기판의 반송이나 위치 결정에 드는 수고를 절약할 수 있다.

Claims (12)

  1. 회로 기판과, 상기 회로 기판의 상면에 형성된 도전 패턴과, 상기 도전 패턴에 전기적으로 접속된 회로 소자와, 상기 회로 기판의 측면을 따라 배치된 상기 도전 패턴으로 이루어지는 복수의 패드와, 도전성 접착제를 통해 상기 패드의 상면에 한쪽 끝이 고착된 리드를 구비하고,
    상기 회로 기판의 단부에 형성되는 제1 패드와, 상기 제1 패드에 인접하는 제2 패드의 간격을, 다른 상기 패드끼리의 간격보다도 좁게 하는 것을 특징으로 하는 혼성 집적 회로 장치.
  2. 제1항에 있어서,
    상기 도전성 접착제는 땜납인 것을 특징으로 하는 혼성 집적 회로 장치.
  3. 제1항에 있어서,
    상기 제1 패드 또는 상기 제2 패드는, 더미 패드인 것을 특징으로 하는 혼성 집적 회로 장치.
  4. 복수의 리드로 이루어지는 유닛을 갖는 리드 프레임을 준비하는 공정과,
    회로 기판의 표면에 형성된 패드를 상기 리드에 고착함으로써 상기 리드 프레임의 각 상기 유닛에 상기 회로 기판을 고정하는 공정을 구비하고,
    상기 회로 기판의 단부에 형성되는 제1 패드와, 상기 제1 패드에 인접하는 제2 패드의 간격을, 다른 상기 패드끼리의 간격보다도 좁게 하는 것을 특징으로 하는 혼성 집적 회로 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 패드는, 상기 회로 기판의 측변부를 따라 배치되는 것을 특징으로 하는 혼성 집적 회로 장치의 제조 방법.
  6. 제4항에 있어서,
    상기 패드는, 상기 회로 기판의 서로 대향하는 측변부를 따라 배치되는 것을 특징으로 하는 혼성 집적 회로 장치의 제조 방법.
  7. 제4항에 있어서,
    상기 제1 패드 또는 상기 제2 패드는, 더미 패드인 것을 특징으로 하는 혼성 집적 회로 장치의 제조 방법.
  8. 제4항에 있어서,
    상기 리드와 상기 패드의 고착은, 도전성 접착제를 통해 행하는 것을 특징으로 하는 혼성 집적 회로 장치의 제조 방법.
  9. 제4항에 있어서,
    상기 회로 기판의 표면에 도전 패턴 및 회로 소자로 이루어지는 전기 회로를 형성하고나서, 상기 회로 기판을 상기 리드 프레임에 고정하는 것을 특징으로 하는 혼성 집적 회로 장치의 제조 방법.
  10. 제4항에 있어서,
    상기 회로 기판을 상기 리드 프레임에 고정하고나서, 상기 회로 기판의 표면에 형성된 전기 회로를 밀봉하는 것을 특징으로 하는 혼성 집적 회로 장치의 제조 방법.
  11. 제4항에 있어서,
    상기 리드와 상기 패드의 접속 개소가 피복되도록 밀봉 수지를 형성하는 것을 특징으로 하는 혼성 집적 회로 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 리드와 상기 패드의 접속 개소 및 상기 회로 소자가 피복되도록 밀봉 수지를 형성하는 것을 특징으로 하는 혼성 집적 회로 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080151562A1 (en) * 2005-11-02 2008-06-26 Hwa Su Fabrication structure for light emitting diode component
DE102008003790A1 (de) 2008-01-10 2009-07-16 Robert Bosch Gmbh Elektronisches Bauteil und Verfahren zur Herstellung des elektronischen Bauteils
JP5035356B2 (ja) * 2010-01-26 2012-09-26 株式会社デンソー 樹脂封止型電子装置およびその製造方法
JP2012069764A (ja) * 2010-09-24 2012-04-05 On Semiconductor Trading Ltd 回路装置およびその製造方法
DE102011106104B4 (de) 2011-06-09 2014-04-10 Otto Bock Healthcare Products Gmbh Verfahren zum Herstellen bestückter Leiterplatten
KR102245134B1 (ko) * 2014-04-18 2021-04-28 삼성전자 주식회사 반도체 칩을 구비하는 반도체 패키지
KR101580287B1 (ko) * 2014-05-02 2015-12-24 삼성전기주식회사 인쇄회로기판, 인쇄회로기판 스트립 및 그 제조방법
US10090259B2 (en) * 2015-12-26 2018-10-02 Intel Corporation Non-rectangular electronic device components
CN108321151A (zh) * 2018-01-24 2018-07-24 矽力杰半导体技术(杭州)有限公司 芯片封装组件及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980078348A (ko) * 1997-04-28 1998-11-16 이대원 다충 도금층의 반도체 패키지와 그 제조 방법
KR20010090377A (ko) * 2000-03-25 2001-10-18 마이클 디. 오브라이언 반도체패키지 및 그 제조방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58180931A (ja) * 1982-04-16 1983-10-22 Daido Metal Kogyo Kk 多層材料の接着強さ測定方法
JP2698278B2 (ja) 1992-01-31 1998-01-19 三洋電機株式会社 混成集積回路装置
KR0177744B1 (ko) * 1995-08-14 1999-03-20 김광호 전기적 특성이 향상된 반도체 장치
JPH09129686A (ja) * 1995-11-06 1997-05-16 Toshiba Microelectron Corp テープキャリヤ及びその実装構造
JP3779789B2 (ja) * 1997-01-31 2006-05-31 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6224392B1 (en) * 1998-12-04 2001-05-01 International Business Machines Corporation Compliant high-density land grid array (LGA) connector and method of manufacture
JP2001185578A (ja) * 1999-12-24 2001-07-06 Toshiba Corp 半導体装置
TW462120B (en) * 2000-11-10 2001-11-01 Siliconware Precision Industries Co Ltd Tape carrier type semiconductor package structure
JP3558595B2 (ja) * 2000-12-22 2004-08-25 松下電器産業株式会社 半導体チップ，半導体チップ群及びマルチチップモジュール
JP4614584B2 (ja) * 2001-06-28 2011-01-19 三洋電機株式会社 混成集積回路装置およびその製造方法
TW585015B (en) 2001-06-28 2004-04-21 Sanyo Electric Co Hybrid integrated circuit device and method for manufacturing same
JP4614586B2 (ja) * 2001-06-28 2011-01-19 三洋電機株式会社 混成集積回路装置の製造方法
JP4007798B2 (ja) * 2001-11-15 2007-11-14 三洋電機株式会社 板状体の製造方法およびそれを用いた回路装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980078348A (ko) * 1997-04-28 1998-11-16 이대원 다충 도금층의 반도체 패키지와 그 제조 방법
KR20010090377A (ko) * 2000-03-25 2001-10-18 마이클 디. 오브라이언 반도체패키지 및 그 제조방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
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Also Published As

Publication number Publication date
US8338234B2 (en) 2012-12-25
TW200534753A (en) 2005-10-16
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JP4413054B2 (ja) 2010-02-10
US20090011548A1 (en) 2009-01-08
KR20060044533A (ko) 2006-05-16

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