KR100702833B1 - method for manufacturing high speed transistor - Google Patents

method for manufacturing high speed transistor Download PDF

Info

Publication number
KR100702833B1
KR100702833B1 KR1020000040144A KR20000040144A KR100702833B1 KR 100702833 B1 KR100702833 B1 KR 100702833B1 KR 1020000040144 A KR1020000040144 A KR 1020000040144A KR 20000040144 A KR20000040144 A KR 20000040144A KR 100702833 B1 KR100702833 B1 KR 100702833B1
Authority
KR
South Korea
Prior art keywords
gate electrode
pattern
transistor
mos transistor
source
Prior art date
Application number
KR1020000040144A
Other languages
Korean (ko)
Other versions
KR20020006764A (en
Inventor
김홍균
김규철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020000040144A priority Critical patent/KR100702833B1/en
Publication of KR20020006764A publication Critical patent/KR20020006764A/en
Application granted granted Critical
Publication of KR100702833B1 publication Critical patent/KR100702833B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명에서는 고속 모스트랜지스터의 제조방법을 개시한다. 본 발명에 의한 고속 모스트랜지스터의 제조방법에 의하면, N-모스트랜지스터와 P-모스트랜지스터의 게이트전극을 형성하고, 이들 게이트전극의 측벽에 스페이서를 형성하고, 이들 게이트전극을 덮을 정도의 두꺼운 두께로 평탄화막을 형성한다. 그리고 나서, 상기 N-모스트랜지스터의 게이트 디플리션현상을 방지하기 위해 N-모스트랜지스터의 게이트전극에만 선택적으로 불순물을 고농도로 이온주입함을 특징으로 한다. The present invention discloses a method of manufacturing a high speed morph transistor. According to the method for manufacturing a high speed MOS transistor according to the present invention, a gate electrode of an N-most transistor and a P-most transistor is formed, spacers are formed on the sidewalls of these gate electrodes, and a thickness thick enough to cover these gate electrodes. A planarization film is formed. Then, in order to prevent the gate depletion phenomenon of the N-most transistor, the ion implantation is selectively performed only at the gate electrode of the N-most transistor at high concentration.

본 발명에서와 같이 고속 모스트랜지스터를 제조할 경우, N-모스트랜지스터의 게이트전극에서의 디플리션현상을 억제하고 아울러 소스/드레인영역의 접합 재현성을 확보하기가 용이하여 고속 모스트랜지스터의 신뢰성 향상을 이룩할 수 있게 된다. When manufacturing a high-speed MOS transistor as in the present invention, it is easy to suppress the depletion phenomenon at the gate electrode of the N- MOS transistor and to secure the junction reproducibility of the source / drain regions, thereby improving the reliability of the high-speed MOS transistor. It can be achieved.

Description

고속 트랜지스터의 제조방법{method for manufacturing high speed transistor}Method for manufacturing high speed transistor

도 1 내지 도 4는 종래 기술에 의한 고속 트랜지스터의 제조방법을 나타낸 공정도.1 to 4 is a process chart showing a manufacturing method of a high speed transistor according to the prior art.

도 5 내지 도 8은 본 발명에 의한 고속 트랜지스터의 제조방법을 나타낸 공정도.
5 to 8 are process charts showing a method for manufacturing a high speed transistor according to the present invention.

본 발명은 고속 트랜지스터의 제조방법에 관한 것으로, 더욱 상세하게는 고농도의 게이트전극에서의 디플리션현상을 억제하면서도 저, 고농도 게이트전극에서의 소스/드레인영역의 접합 재현성을 모두 확보하도록 한 고속 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a high-speed transistor, and more particularly, a high-speed transistor in which both the reproducibility of the source / drain regions in the low and high concentration gate electrodes is secured while suppressing the depletion phenomenon in the high concentration gate electrodes. It relates to a manufacturing method of.

최근, 반도체소자가 주로 사용되는 컴퓨터의 전체 환경이 점차 빠른 데이터처리능력을 요구함에 따라 동일 전계(electric field)에서 더욱 큰 구동전류를 갖는 모스트랜지스터의 개발 필요성이 증대하고 있다. 이러한 요구에 부응하여 모스트랜지스터의 구동전류를 증대할 수 있는 방안 중의 하나로서 다결정실리콘 재질의 게이트전극의 디플리션을 억제함으로써 동일한 물리적 치수(dimension)와 동일한 전계 하에서 더욱 큰 모스트랜지스터의 구동전류를 얻을 수 있도록 하는 공정들이 개발되어 적극적으로 사용되고 있다.
이러한 종래의 고속 모스트랜지스터의 제조방법이 도 1 내지 도 4에 도시되어 있다.
먼저, 도 1을 참조하면, 통상적인 공정을 이용하여 P형 실리콘기판(10)의 표면에 N웰 영역(11)과 P웰 영역(13)을 이웃하여 형성한다. 이어서 N웰 영역(11)과 P웰 영역(13)의 활성영역을 한정하기 위해 상기 N웰 영역(11)과 P웰 영역(13)의 일부 영역에 소자격리용 산화막(15)을 형성한 뒤, N웰 영역(11)과 P웰 영역(13)의 표면 상에 모스트랜지스터의 게이트산화막(17)을 성장시킨다. 그 다음에 상기 결과물의 실리콘기판(10) 상에 게이트전극용 다결정실리콘막(19)을 2000∼3000Å의 두께로 적층한다.In recent years, as the overall environment of a computer in which semiconductor devices are mainly used requires fast data processing capability, there is an increasing need to develop a morph transistor having a larger driving current in the same electric field. In response to this demand, one of the ways to increase the driving current of the MOS transistor is to suppress the depletion of the gate electrode made of polysilicon, thereby increasing the driving current of the larger MOS transistor under the same physical dimension and the same electric field. Processes have been developed and actively used to achieve this.
A conventional method for manufacturing a high speed MOS transistor is shown in FIGS. 1 to 4.
First, referring to FIG. 1, the N well region 11 and the P well region 13 are formed adjacent to the surface of the P-type silicon substrate 10 using a conventional process. Subsequently, in order to define active regions of the N well region 11 and the P well region 13, an isolation layer oxide 15 is formed in a portion of the N well region 11 and the P well region 13. The gate oxide film 17 of the MOS transistor is grown on the surfaces of the N well region 11 and the P well region 13. Next, a polysilicon film 19 for gate electrodes is laminated on the resultant silicon substrate 10 to a thickness of 2000 to 3000 m 3.

삭제delete

이후 N-모스트랜지스터가 형성될 영역 상의 다결정실리콘막(19)을 노출시키고 N웰 영역(11)을 포함한 나머지 영역 상의 다결정실리콘막(19)을 덮도록 하는 감광막(21)의 패턴을 이온주입 마스크로 이용하여 N-모스트랜지스터가 형성될 영역의 다결정실리콘막(19)에 N형 불순물, 예를 들어 인(phosphorous)을 고농도로 이온주입한다. 이처럼 N-모스트랜지스터가 형성될 영역의 다결정실리콘막(19)에 인(P)을 고농도 이온주입하는 것은 N-모스트랜지스터의 게이트전극에서의 디플리션현상을 억제하기 위함이다. 이때, 상기 인(P) 이온주입시 에너지는 30∼50 KeV이고, 도즈(dose)량은 1E15∼5E15 ions/cm2 으로 유지한다.
도 2를 참조하면, 상기 인(P) 이온주입공정을 완료한 후, 감광막(21)의 패턴을 제거하고 통상의 사진식각공정을 이용하여 N-모스트랜지스터가 형성될 P웰 영역(13)및 P-모스트랜지스터가 형성될 N웰 영역(11) 상부에 각각 게이트전극(23) 및 게이트전극(25)을 형성한다. 그리고 나서, N-모스트랜지스터가 형성될 P웰 영역(13)을 노출시키며 P-모스트랜지스터가 형성될 N웰 영역(11)을 덮는 감광막(도시 안됨)의 패턴을 상기 결과물의 상부에 형성한다. 그리고 나서, N-모스트랜지스터의 LDD구조의 소스/드레인영역을 형성하기 위해 상기 감광막 패턴과 게이트전극(23)의 패턴을 마스크로 이용하여 P웰 영역(13)에 인(P)과 같은 N형 불순물을 저농도로 이온주입한다. 이어서 상기 감광막 패턴을 제거하고 P-모스트랜지스터가 형성될 영역을 노출시키며 N-모스트랜지스터가 형성될 영역을 덮는 다른 감광막(도시 안됨)의 패턴을 상기 결과의 구조 상에 형성한다. 그리고 나서, P-모스트랜지스터의 LDD 구조의 소스/드레인영역을 형성하기 위해 상기 감광막 패턴과 게이트전극(25)의 패턴을 마스크로 이용하여 N웰 영역(11)에 보론과 같은 P형 불순물을 저농도로 이온주입한다. 물론, P-모스트랜지스터의 LDD 구조의 소스/드레인영역을 위한 저농도 이온주입을 먼저 진행하고 나서 N-모스트랜지스터의 LDD 구조의 소스/드레인영역을 위한 저농도 이온주입을 나중에 진행하여도 무방하다.Thereafter, a pattern of the photosensitive film 21 which exposes the polysilicon film 19 on the region where the N-most transistor is to be formed and covers the polysilicon film 19 on the remaining region including the N well region 11 is ion implanted. N-type impurities, such as phosphorous, are ion-implanted at high concentration into the polysilicon film 19 in the region where the N-morph transistor is to be formed. As such, the high concentration of ion implanted phosphorus (P) into the polysilicon film 19 in the region where the N-most transistor is to be formed is to suppress the depletion phenomenon in the gate electrode of the N-most transistor. At this time, the phosphorus (P) ion implantation energy is 30-50 KeV, the dose (dose) is maintained at 1E15 ~ 5E15 ions / cm 2 .
Referring to FIG. 2, after the phosphorus (P) ion implantation process is completed, the P well region 13 in which the N-most transistor is to be formed by removing the pattern of the photoresist layer 21 and using a conventional photolithography process, and The gate electrode 23 and the gate electrode 25 are formed on the N well region 11 on which the P-most transistor is to be formed. Then, a pattern of a photoresist film (not shown) covering the P well region 13 in which the N-most transistor is to be formed and covering the N well region 11 in which the P-most transistor is to be formed is formed on top of the resultant. Then, in order to form a source / drain region of the LDD structure of the N-most transistor, an N type such as phosphorus (P) is used in the P well region 13 using the photoresist pattern and the pattern of the gate electrode 23 as masks. Impurities are implanted at low concentrations. Subsequently, the photoresist pattern is removed and a pattern of another photoresist film (not shown) covering the region where the P-most transistor is to be formed and covering the region where the N-most transistor is to be formed is formed on the resulting structure. Then, a low concentration of P-type impurities such as boron is used in the N well region 11 by using the photoresist pattern and the pattern of the gate electrode 25 as masks to form a source / drain region of the LDD structure of the P-most transistor. Ion implantation with. Of course, low concentration ion implantation for the source / drain region of the LDD structure of the P-most transistor may be performed first, and then low concentration ion implantation for the source / drain region of the LDD structure of the N-most transistor may be performed later.

삭제delete

그런 다음 상기 결과 구조의 기판(10) 상에 게이트전극(23),(25)의 스페이서(27)를 형성하기 위한 절연막으로서, 예를 들어 질화막을 적층하고 이를 이방성 식각특성을 갖는 건식식각공정으로 처리하여 게이트전극(23),(25)의 각각의 측벽에 질화막 스페이서(27)를 형성한다. 여기서 게이트산화막(17)은 스페이서(27)의 형성을 위해 질화막을 건식식각할 때 하부 기판(10)에 대한 식각방지막으로서 작용한다.Then, as an insulating film for forming the spacers 27 of the gate electrodes 23 and 25 on the substrate 10 having the resultant structure, for example, a nitride film is laminated and a dry etching process having anisotropic etching characteristics. The nitride film spacers 27 are formed on the sidewalls of the gate electrodes 23 and 25, respectively. The gate oxide layer 17 serves as an etch stop layer on the lower substrate 10 when the nitride layer is dry etched to form the spacers 27.

도 3를 참조하면, 상기 스페이서(27) 형성을 완료한 뒤, N-모스트랜지스터가 형성될 영역을 노출시키며 P-모스트랜지스터가 형성될 영역을 덮는 감광막(도시 안됨)의 패턴을 상기 결과의 상부에 형성한다. 그리고 나서, N-모스트랜지스터의 고농도 소스/드레인영역(S/D)을 형성하기 위해 상기 감광막 패턴과 게이트전극(23)의 패턴 및 스페이서(27)를 이온주입 마스크로 이용하여 P웰 영역(13)에 인(P)과 같은 N형 불순물을 고농도로 이온주입한다.Referring to FIG. 3, after the formation of the spacer 27 is completed, a pattern of a photoresist film (not shown) covering the region where the N-most transistor is to be formed and covering the region where the P-most transistor is to be formed is formed. To form. Then, the P well region 13 using the photoresist pattern, the pattern of the gate electrode 23, and the spacer 27 as an ion implantation mask to form a high concentration source / drain region S / D of the N-most transistor. Ion implantation of N-type impurities such as phosphorus (P) at high concentration.

이어서, 상기 감광막 패턴을 제거하고 P-모스트랜지스터가 형성될 영역을 노출시키며 N-모스트랜지스터가 형성될 영역을 덮는 다른 감광막(도시 안됨)의 패턴을 상기 결과물의 상부에 형성한다. 그리고 나서, 상기 감광막 패턴과 게이트전극(25) 및 스페이서(27)를 마스크로 이용하여 P-모스트랜지스터의 소스/드레인영역(S/D)을 위한 N웰 영역(11)에 보론(Boron)과 같은 P형 불순물을 고농도로 이온주입한다. 그런 다음 열처리공정을 이용하여 이온주입된 N, P형 불순물을 확산하여 N, P-모스트랜지스터의 소스/드레인영역(S/D)을 완성한다. 물론, P-모스트랜지스터의 고농도 소스/드레인영역을 위한 이온주입을 먼저 진행하고 나서 N-모스트랜지스터의 고농도 소스/드레인영역을 위한 이온주입을 나중에 진행하여도 무방하다.Subsequently, the photoresist pattern is removed, and a pattern of another photoresist layer (not shown) covering the region where the P-most transistor is to be formed and covering the region where the N-most transistor is to be formed is formed on top of the resultant. Then, using the photoresist pattern, the gate electrode 25 and the spacer 27 as a mask, boron and boron in the N well region 11 for the source / drain region S / D of the P-most transistor. The same P-type impurities are implanted at high concentration. Then, the N / P type impurities implanted with the ion are diffused using a heat treatment process to complete the source / drain regions (S / D) of the N and P-most transistors. Of course, ion implantation for the high concentration source / drain region of the P-most transistor may be performed first, and ion implantation for the high concentration source / drain region of the N-most transistor may be performed later.

상기와 같이, N-모스트랜지스터 및 P-모스트랜지스터의 소스/드레인영역이 완성되고 나면, 게이트전극(23),(25)의 상부면에 잔존하는 자연산화막(도시 안됨)과, N-모스트랜지스터와 P-모스트랜지스터의 소스/드레인영역(S/D) 상의 게이트산화막(17)을 습식식각공정으로 완전히 제거한다. 그리고 나서 통상적인 살리사이드(salicide) 공정을 이용하여 게이트전극(23),(25)과 스페이서(27) 및 N-모스트랜지스터와 P-모스트랜지스터의 소스/드레인영역(S/D) 상에 살리사이드층(29)을 위한 고융점금속, 예를 들어 티타늄 또는 코발트를 적층한다. 그리고 나서, 통상의 열처리 공정을 실시하여 상기 게이트전극(23),(25)의 상부면과, N-모스트랜지스터와 P-모스트랜지스터의 소스/드레인영역(S/D)의 표면 상에 살리사이드층(29), 예를 들어 티타늄실리사이드층 또는 코발트실리사이드층을 선택적으로 형성한다. 그리고 나서, 살리사이드화하지 못하고 그대로 남은 고융점금속은 에싱 및 스트립 공정으로 제거한다.As described above, after the source / drain regions of the N- and P-most transistors are completed, the natural oxide film (not shown) remaining on the upper surfaces of the gate electrodes 23 and 25 and the N-most transistors And the gate oxide layer 17 on the source / drain region S / D of the P-most transistor are completely removed by a wet etching process. Then, on the source / drain regions (S / D) of the gate electrodes 23, 25 and the spacers 27, and the N-most transistors and the P-most transistors using a conventional salicide process. A high melting point metal, such as titanium or cobalt, for the side layer 29 is laminated. Then, a common heat treatment process is performed to salicide on the top surfaces of the gate electrodes 23 and 25 and the surfaces of the source / drain regions S / D of the N- and P-most transistors. Layer 29 is optionally formed, for example a titanium silicide layer or a cobalt silicide layer. Then, the high melting point metal which is not salicided and remains is removed by ashing and stripping processes.

도 4를 참조하면, 상기 살리사이드층(29)의 형성이 완료되고 나면, 상기 결과물의 기판(10) 상부에 평탄화막(31)으로서 산화막을 7000∼10000Å의 두께로 적층한 뒤, 이를 기계화학연마(chemical mechanical polishing) 공정을 실시한다. 이후, 트랜지스터를 제조하기 위하여, 콘택공정과 금속배선공정 등의 통상적인 제조공정을 실시하게 되는데 이에 대한 설명은 편의상 생략하기로 한다.Referring to FIG. 4, after the formation of the salicide layer 29 is completed, an oxide film is deposited as a planarization film 31 on the substrate 10 to a thickness of 7000 to 10000 kPa, and then mechanical chemistry. A chemical mechanical polishing process is performed. Thereafter, in order to manufacture the transistor, a conventional manufacturing process such as a contact process and a metal wiring process is performed. A description thereof will be omitted for convenience.

그런데 종래에는 N-모스트랜지스터가 형성될 영역의 게이트전극용 다결정실리콘막(19)에만 선택적으로 고농도의 인을 이온주입하고 난 후에 N-모스트랜지스터와 P-모스트랜지스터를 위한 게이트전극(23),(25)의 패턴을 형성한다. 그러나, 이처럼 N-모스트랜지스터를 위한 영역의 다결정실리콘층(19)에만 선택적으로 고농도의 인을 주입할 경우, 상기 인이 주입된 N-모스트랜지스터를 위한 영역의 다결정실리콘층의 식각률이 P-모스트랜지스터를 위한 영역의 다결정실리콘층(19)의 식각율보다 높아지게 된다. 따라서, 게이트전극을 형성하기 위해 상기 다결정실리콘층(19)에 대하여 이방성 식각 공정을 실시할 경우, 상기 P-모스트랜지스터의 게이트전극(25)의 측벽은 수직 프로파일을 나타내는데 비하여, N-모스트랜지스터의 게이트전극(23)의 측벽은 리세스(recessed)되어 경사진 프로파일을 나타내게 된다. 또한, P-모스트랜지스터의 게이트전극(25) 측벽에 형성되는 스페이서(27)는 정상 형태를 나타내지만 N-모스트랜지스터의 게이트전극(23)의 측벽에 형성되는 스페이서(27)는 게이트전극(23)의 프로파일을 따라 리세스된 프로파일을 나타낸다. 이로써 리세스된 프로파일의 스페이서(27)를 마스크로 이용하여 형성한 N-모스트랜지스터의 소스/드레인영역(S/D)의 접합 재현성은 N-모스트랜지스터의 소스/드레인영역(S/D)의 접합 재현성과는 달리 확보하기가 매우 어려운 단점이 있다.
따라서, 본 발명의 목적은 고농도로 도핑된 게이트전극에서의 디플리션현상을 억제하면서도 저농도로 도핑된 게이트전극에서와 마찬가지로 고농도로 도핑된 게이트전극에서의 소스/드레인영역의 접합의 재현성을 모두 확보할 수 있도록 하는 고속 모스트랜지스터의 제조방법을 제공하는데 있다.However, in the related art, after a high concentration of phosphorus ion is selectively implanted only into the polysilicon film 19 for the gate electrode in the region where the N-most transistor is to be formed, the gate electrode 23 for the N-most transistor and the P-most transistor, The pattern of 25 is formed. However, when a high concentration of phosphorus is selectively injected only into the polysilicon layer 19 in the region for the N-morph transistor, the etch rate of the polysilicon layer in the region for the N-morph transistor implanted with phosphorus is P-MOS. It becomes higher than the etch rate of the polysilicon layer 19 in the region for the transistor. Therefore, when the anisotropic etching process is performed on the polysilicon layer 19 to form a gate electrode, the sidewalls of the gate electrode 25 of the P-most transistor exhibit a vertical profile. Sidewalls of the gate electrode 23 are recessed to exhibit an inclined profile. In addition, the spacer 27 formed on the sidewall of the gate electrode 25 of the P-most transistor has a normal shape, but the spacer 27 formed on the sidewall of the gate electrode 23 of the N-most transistor has a gate electrode 23. Represents a profile recessed along the profile As a result, the junction reproducibility of the source / drain region S / D of the N-most transistor formed by using the recessed profile spacer 27 as a mask is defined as that of the source / drain region S / D of the N-most transistor. Unlike joint reproducibility, it is very difficult to secure.
Accordingly, an object of the present invention is to secure both the reproducibility of the junction of the source / drain regions in the heavily doped gate electrode as in the lightly doped gate electrode while suppressing the depletion phenomenon in the heavily doped gate electrode. The present invention provides a method for manufacturing a high speed morph transistor.

삭제delete

이와 같은 목적을 달성하기 위한 본 발명에 의한 고속 트랜지스터의 제조방법은, The manufacturing method of a high speed transistor according to the present invention for achieving the above object,

제 1 도전형 실리콘기판의 정해진 영역 상에 제 2 도전형 제 1 모스트랜지스터를 위한 제 1 게이트전극의 패턴과 제 1 도전형 제 2 모스트랜지스터를 위한 제 2 게이트전극의 패턴을 각각 형성하는 단계; Forming a pattern of a first gate electrode for the second conductivity type first MOS transistor and a pattern of a second gate electrode for the first conductivity type second MOS transistor on a predetermined region of the first conductivity type silicon substrate;                     

상기 제 1 게이트전극의 패턴을 사이에 두고 상기 기판에 상기 제 1 모스트랜지스터의 저농도 소스/드레인영역을 형성하고 상기 제 2 게이트전극의 패턴을 사이에 두고 상기 기판에 상기 제 2 모스트랜지스터의 저농도 소스/드레인영역을 형성하는 단계;A low concentration source / drain region of the first MOS transistor is formed on the substrate with the pattern of the first gate electrode interposed therebetween, and a low concentration source of the second MOS transistor is formed on the substrate with the pattern of the second gate electrode interposed therebetween. / Forming a drain region;

상기 제 1 게이트전극의 패턴과 제 2 게이트전극의 패턴의 측벽에 각각 절연막 재질의 스페이서를 형성하는 단계;Forming spacers of an insulating film on sidewalls of the pattern of the first gate electrode and the pattern of the second gate electrode;

상기 제 1 게이트전극의 패턴을 사이에 두고 상기 기판에 상기 제 1 모스트랜지스터의 고농도 소스/드레인영역을 형성하고 상기 제 2 게이트전극의 패턴을 사이에 두고 상기 기판에 상기 제 2 모스트랜지스터의 고농도 소스/드레인영역을 형성하여 상기 제 1, 2 모스트랜지스터의 소스/드레인영역을 완성하는 단계; 그리고A high concentration source / drain region of the first MOS transistor is formed on the substrate with the pattern of the first gate electrode interposed therebetween, and a high concentration source of the second MOS transistor is formed on the substrate with the pattern of the second gate electrode interposed therebetween. Forming a drain / drain region to complete the source / drain regions of the first and second morph transistors; And

상기 제 1 게이트전극에서의 디플리션현상을 방지하기 위해 상기 제 1 게이트전극의 패턴에 선택적으로 제 2 도전형 불순물을 고농도로 이온주입하는 단계를 포함하는 것을 특징으로 한다.And selectively implanting a second conductivity type impurity into the pattern of the first gate electrode in a high concentration to prevent depletion in the first gate electrode.

바람직하게는 상기 디플리션현상의 방지를 위한 이온주입단계는, Preferably, the ion implantation step for preventing the depletion phenomenon,

상기 제 1, 2 모스트랜지스터의 소스/드레인영역을 완성한 후에 상기 기판의 전면에 평탄화막을 형성하는 단계; 그리고Forming a planarization layer on the entire surface of the substrate after completing the source / drain regions of the first and second morph transistors; And

상기 디플리션현상을 방지하기 위해 상기 제 1 게이트전극의 패턴에 선택적으로 제 2 도전형 불순물을 고농도로 이온주입하는 단계로 구성할 수 있다.In order to prevent the depletion phenomenon, it may be configured to selectively implant a second conductivity type impurity into the pattern of the first gate electrode at a high concentration.

또한 상기 게이트전극의 패턴 상에 남는 평탄화막을 500∼1000Å의 두께로 형성할 수 있다.In addition, a planarization film remaining on the pattern of the gate electrode may be formed to a thickness of 500 to 1000 GPa.

따라서, 본 발명은 제 1 게이트전극의 패턴과 제 2 게이트전극의 패턴을 형성한 후에 제 1 게이트전극의 패턴에 대해서만 선택적으로 고농도로 불순물을 이온주입함으로써, 제 1, 2 게이트전극의 패턴을 수직 프로파일로 형성할 수 있게 되고, 나아가 제 1 게이트전극을 사이에 둔 소스/드레인영역의 접합 재현성 확보도 용이해진다. Accordingly, in the present invention, after the pattern of the first gate electrode and the pattern of the second gate electrode are formed, the impurities of the first and second gate electrodes are vertically implanted by selectively implanting impurities at a high concentration only with respect to the pattern of the first gate electrode. It is possible to form a profile, and furthermore, it is easy to secure the junction reproducibility of the source / drain region with the first gate electrode interposed therebetween.

이하, 본 발명에 의한 고속 모스트랜지스터의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 도면에서 종래의 부분과 동일 구조 및 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a method of manufacturing a high speed MOS transistor according to the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals are assigned to the same structures and parts of the same operation as the conventional parts.

도 5 내지 도 8은 본 발명에 의한 고속 모스트랜지스터의 제조방법을 나타낸 공정도이다.5 to 8 are process charts showing a method of manufacturing a high speed MOS transistor according to the present invention.

도 5를 참조하면, 먼저 통상적인 공정을 이용하여 제 1 도전형인 P형 실리콘기판(10)의 표면에 N웰 영역(11)과 P웰 영역(13)을 이웃하여 형성한다. 이어서 N웰 영역(11)과 P웰 영역(13)의 활성영역을 한정하기 위해 N웰 영역(11)과 P웰 영역(13)의 일부 영역에 소자격리용 산화막(15)을 형성한 뒤, N웰 영역(11)과 P웰 영역(13)의 표면 상에 모스트랜지스터의 게이트산화막(17)을 성장시킨다. 그 다음에 상기 결과물의 기판(10) 상에 게이트전극용 다결정실리콘막을 3000∼4000Å의 두께로 적층한다.
이어서, 통상의 사진식각공정을 이용하여 제 1 모스트랜지스터인 N- 모스트랜지스터의 제 1 게이트전극(33) 패턴을 P웰 영역(13)상에 형성함과 아울러 제 2 모스트랜지스터인 P-모스트랜지스터를 위한 제 2 게이트전극(35) 패턴을 N웰 영역(11)상에 형성한다. 여기서 상기 제 1 게이트전극(33) 및 제 2 게이트전극(35)은 저농도의 다결정실리콘막으로 형성하므로 상기 제 1게이트전극(33) 및 제 2 게이트전극(35)의 측벽은 모두 수직 프로파일을 나타낸다. 이처럼, 저농도의 다결정실리콘막을 이용하여 상기 제 1 게이트전극(33) 및 제 2 게이트전극(35)을 미리 형성함으로써, 후속공정에서 제 1 게이트전극(33)의 패턴에 고농도로 불순물을 이온주입하더라도 종래에서와 같이 고농도로 도핑된 제 1 게이트전극(33)의 측벽이 리세스되어 경사진 프로파일을 나타내는 것을 방지하기 위함이다.
그런 다음 N-모스트랜지스터가 형성될 영역을 노출시키며 P-모스트랜지스터가 형성될 영역을 덮는 감광막(도시 안됨)의 패턴을 상기 결과의 구조 상에 형성하고 나서 N-모스트랜지스터의 LDD구조의 소스/드레인영역을 형성하기 위해 상기 감광막 패턴과 제 1 게이트전극(33)의 패턴을 마스크로 이용하여 P웰 영역(13)에 인과 같은 N형 불순물을 저농도로 이온주입한다. 이어서 상기 감광막 패턴을 제거하고 P-모스트랜지스터가 형성될 영역을 노출시키며 N-모스트랜지스터가 형성될 영역을 덮는 다른 감광막(도시 안됨)의 패턴을 상기 결과의 구조 상에 형성한 후 P-모스트랜지스터의 LDD 구조의 소스/드레인영역을 형성하기 위해 상기 감광막 패턴과 제 2 게이트전극(35)의 패턴을 마스크로 이용하여 N웰 영역(11)에 보론과 같은 P형 불순물을 저농도로 이온주입한다. 물론, P-모스트랜지스터의 LDD 구조의 소스/드레인영역을 위한 저농도 이온주입을 먼저 진행하고 나서 N-모스트랜지스터의 LDD 구조의 소스/드레인영역을 위한 저농도 이온주입을 나중에 진행하여도 무방하다.Referring to FIG. 5, first, an N well region 11 and a P well region 13 are formed adjacent to a surface of a P-type silicon substrate 10 of a first conductivity type using a conventional process. Subsequently, in order to define active regions of the N well region 11 and the P well region 13, an isolation layer oxide film 15 is formed in a portion of the N well region 11 and the P well region 13. The gate oxide film 17 of the MOS transistor is grown on the surfaces of the N well region 11 and the P well region 13. A polysilicon film for a gate electrode is then laminated on the resultant substrate 10 to a thickness of 3000 to 4000 GPa.
Subsequently, the first gate electrode 33 pattern of the N-most transistor, which is the first MOS transistor, is formed on the P well region 13 using a conventional photolithography process, and the P-most transistor, which is the second MOS transistor, is formed. A second gate electrode 35 pattern is formed on the N well region 11. Here, since the first gate electrode 33 and the second gate electrode 35 are formed of a low concentration polycrystalline silicon film, the sidewalls of the first gate electrode 33 and the second gate electrode 35 both exhibit vertical profiles. . In this way, the first gate electrode 33 and the second gate electrode 35 are formed in advance by using a low concentration polycrystalline silicon film, so that even in the subsequent steps, impurities are implanted at a high concentration into the pattern of the first gate electrode 33. This is to prevent the sidewall of the first gate electrode 33 heavily doped as in the prior art from being recessed to show an inclined profile.
A pattern of photoresist film (not shown) is then formed on the resulting structure, exposing the region where the N-most transistor is to be formed and covering the region where the P-most transistor is to be formed, and then the source / LDD structure of the LDD structure of the N-most transistor. In order to form the drain region, N-type impurities such as phosphorus are implanted at low concentration into the P well region 13 using the photoresist pattern and the pattern of the first gate electrode 33 as masks. Subsequently, after removing the photoresist pattern, exposing a region where a P-most transistor is to be formed, and forming a pattern of another photoresist layer (not shown) covering the region where the N-most transistor is to be formed on the resultant structure, the P-most transistor P-type impurities such as boron are implanted at low concentration into the N well region 11 using the photoresist pattern and the pattern of the second gate electrode 35 as a mask to form a source / drain region of the LDD structure. Of course, low concentration ion implantation for the source / drain region of the LDD structure of the P-most transistor may be performed first, and then low concentration ion implantation for the source / drain region of the LDD structure of the N-most transistor may be performed later.

삭제delete

그런 다음 상기 결과 구조의 기판(10) 상에 제 1, 2 게이트전극(33),(35)의 스페이서(37)를 위한 절연막, 예를 들어 질화막을 적층하고 이를 이방성 식각특성을 갖는 건식식각공정으로 처리하여 제 1, 2 게이트전극(33),(35)의 측벽에 질화막의 스페이서(37)를 각각 형성한다. 여기서 게이트산화막(17)은 스페이서(37)의 형성을 위해 질화막을 건식식각할 때 식각방지막으로서 작용한다.Then, an insulating film, for example, a nitride film for the spacers 37 of the first and second gate electrodes 33 and 35 is laminated on the resulting substrate 10, and a dry etching process having anisotropic etching characteristics thereof. The spacer 37 of the nitride film is formed on the sidewalls of the first and second gate electrodes 33 and 35, respectively. The gate oxide layer 17 serves as an etch stop layer when the nitride layer is dry etched to form the spacers 37.

스페이서(37)의 형성이 완료되고 나면, N-모스트랜지스터가 형성될 영역을 노출시키며 P-모스트랜지스터가 형성될 영역을 덮는 감광막(도시 안됨)의 패턴을 상기 결과의 구조 상에 형성한 후 N-모스트랜지스터의 고농도 소스/드레인영역(S/D)을 형성하기 위해 상기 감광막 패턴과 제 1 게이트전극(33)의 패턴 및 스페이서(37)를 마스크로 이용하여 P웰 영역(13)에 인과 같은 N형 불순물을 고농도로 이온주입한다. 이어서 상기 감광막 패턴을 제거하고 P-모스트랜지스터가 형성될 영역을 노출시키며 N-모스트랜지스터가 형성될 영역을 덮는 다른 감광막(도시 안됨)의 패턴을 상기 결과의 구조 상에 형성하고 상기 감광막 패턴과 제 2 게이트전극(35) 및 스페이서(37)를 마스크로 이용하여 P-모스트랜지스터의 소스/드레인영역(S/D)을 위한 N웰 영역(11)에 보론과 같은 P형 불순물을 고농도로 이온주입한다. 그런 다음 열처리공정을 이용하여 이온주입된 N, P형 불순물을 확산하여 제 1, 2 모스트랜지스터의 소스/드레인영역(S/D)을 완성한다. 물론, P-모스트랜지스터의 고농도 소스/드레인영역을 위한 이온주입을 먼저 진행하고 나서 N-모스트랜지스터의 고농도 소스/드레인영역을 위한 이온주입을 나중에 진행하여도 무방하다.After formation of the spacers 37 is completed, a pattern of photoresist film (not shown) covering the region where the N-most transistor is to be formed and covering the region where the P-most transistor is to be formed is formed on the resulting structure, followed by N. To form a high concentration source / drain region (S / D) of the MOS transistor, the photoresist pattern, the pattern of the first gate electrode 33, and the spacer 37 are used as masks to form a phosphorus in the P well region 13. N-type impurities are implanted at high concentration. Subsequently, the photoresist pattern is removed, a region of the P-morph transistor is formed, and a pattern of another photoresist film (not shown) covering the region where the N-morph transistor is to be formed is formed on the resulting structure, and the photoresist pattern and the P-type impurities such as boron are implanted at high concentration into the N well region 11 for the source / drain region (S / D) of the P-most transistor using the gate electrode 35 and the spacer 37 as a mask. do. Then, the N / P type impurities implanted with the ion are diffused using a heat treatment process to complete the source / drain regions S / D of the first and second MOS transistors. Of course, ion implantation for the high concentration source / drain region of the P-most transistor may be performed first, and ion implantation for the high concentration source / drain region of the N-most transistor may be performed later.

도 6을 참조하면, 제 1, 2 모스트랜지스터의 소스/드레인(S/D)이 형성되고 나면, 제 1, 2 게이트전극(33),(35)의 상부면에 잔존하는 산화막(도시 안됨)과, 제 1, 2 모스트랜지스터의 소스/드레인영역(S/D) 상의 게이트산화막(17)을 습식식각공정으로 완전히 제거한다. 그리고 나서 통상적인 살리사이드공정을 이용하여 제 1, 2 게이트전극(33),(35)과 스페이서(37) 및 제 1, 2 모스트랜지스터의 소스/드레인영역(S/D) 상에 살리사이드층(39)을 위한 고융점금속, 예를 들어 티타늄 또는 코발트를 적층하고 이를 열처리하여 제 1, 2 게이트전극(33),(35)의 상부면과, 제 1, 2 모스트랜지스터의 소스/드레인영역(S/D)의 표면 상에 살리사이드층(39), 예를 들어 티타늄실리사이드층 또는 코발트실리사이드층을 형성한 후 살리사이드화하지 못하고 그대로 남은 고융점금속을 제거한다.Referring to FIG. 6, after the source / drain S / D of the first and second MOS transistors is formed, an oxide film remaining on the upper surfaces of the first and second gate electrodes 33 and 35 (not shown). And the gate oxide film 17 on the source / drain regions S / D of the first and second MOS transistors are completely removed by a wet etching process. Then, using a conventional salicide process, the salicide layer is formed on the first and second gate electrodes 33 and 35 and the spacer 37 and the source / drain regions S / D of the first and second MOS transistors. A high melting point metal, for example, titanium or cobalt, is deposited and heat-treated for the 39, and the upper and upper surfaces of the first and second gate electrodes 33 and 35 and the source / drain regions of the first and second MOS transistors. After forming a salicide layer 39, for example, a titanium silicide layer or a cobalt silicide layer on the surface of (S / D), the high melting point metal remaining as it is without salicide is removed.

도 7을 참조하면, 살리사이드층(39)의 형성이 완료되고 나면, 상기 결과 구조의 기판(10) 상에 평탄화막(41)으로서 산화막을 9000∼10000Å의 두꺼운 두께로 적층한다. 그리고 나서, 상기 평탄화막(41)에 대하여 기계화학연마공정을 처리하여 그 표면을 평탄화한다. 여기서, 상기 평탄화막(41)의 두께(T)는 5000∼1000Å의 범위에 있도록 형성하는 것이 바람직하다. 왜냐하면, 상기 평탄화막(41)이 상기 N-모스트랜지스터 및 P-모스트랜지스터가 형성된 기판(10) 표면을 평탄화하는 평탄화막으로서의 역할을 수행하면서도 후속공정에서 진행할 제 1 게이트전극(33)에 대해 용이한 이온주입공정을 수행할 수 있도록 하기 위함이다.
이후 P웰 영역(13) 상의 평탄화막(41)을 노출시키고 포함한 나머지 영역 상의 평탄화막(41)을 덮도록 평탄화막(41) 상에 감광막(43)의 패턴을 형성한다. 그리고 나서, 상기 감광막(43)의 패턴을 이온주입 마스크로 이용하여 제 1 게이트전극(33)에 N형 불순물, 예를 들어 인을 고농도로 이온주입한다. 이는 제 1 게이트전극(33)에서의 디플리션현상을 억제하기 위함이다. 여기서 이온주입에너지는 90∼120 KeV이고, 도즈(dose)는 1E15∼5E15 ions/cm2 이다.Referring to Fig. 7, after the formation of the salicide layer 39 is completed, an oxide film as a flattening film 41 is laminated on the substrate 10 having the above structure to a thick thickness of 9000 to 10000 kPa. Then, the surface of the planarization film 41 is subjected to a mechanical chemical polishing process. It is preferable to form the thickness T of the planarization film 41 in the range of 5000 to 1000 kPa. This is because the planarization film 41 serves as a planarization film for planarizing the surface of the substrate 10 on which the N- and P-most transistors are formed, and is easy for the first gate electrode 33 to be performed in a subsequent process. This is to allow one ion implantation process to be performed.
Thereafter, a pattern of the photoresist layer 43 is formed on the planarization layer 41 to cover the planarization layer 41 on the P well region 13 and cover the planarization layer 41 on the remaining region. Thereafter, using the pattern of the photosensitive film 43 as an ion implantation mask, ion implantation with high concentration of N-type impurities, such as phosphorus, is performed on the first gate electrode 33. This is to suppress the depletion phenomenon in the first gate electrode 33. The ion implantation energy is 90-120 KeV and the dose is 1E15-5E15 ions / cm 2 .

삭제delete

도 8을 참조하면, 제 1 게이트전극(33)의 이온주입이 완료되고 나면, 감광막(43)의 패턴을 제거하고 평탄화막(41) 상에 절연막(45), 예를 들어 산화막을 추가로 적층하여 본 발명의 공정을 완료한다. 이후에는 트랜지스터를 위한 콘택공정과 금속배선공정 등의 통상적인 제조공정을 실시하는데 이에 대한 설명은 편의상 생략하기로 한다.Referring to FIG. 8, after ion implantation of the first gate electrode 33 is completed, the pattern of the photoresist layer 43 is removed and an insulating layer 45, for example, an oxide layer is further stacked on the planarization layer 41. To complete the process of the present invention. After that, a conventional manufacturing process such as a contact process and a metal wiring process for a transistor is performed, and a description thereof will be omitted for convenience.

따라서, 본 발명은 저농도의 제 2 게이트전극과 마찬가지로 고농도의 게이트전극의 측벽이 수직 프로파일을 가지므로 제 2 게이트전극에서의 디플리션현상을 억제하고 아울러 제 2 게이트전극을 사이에 둔 소스/드레인의 접합 재현성을 확보하기가 용이하다.
Therefore, in the present invention, since the sidewalls of the high concentration gate electrode have a vertical profile, similar to the low concentration second gate electrode, the depletion phenomenon of the second gate electrode is suppressed and the source / drain between the second gate electrode is interposed. It is easy to ensure the bonding reproducibility of the.

이상에서 살펴본 바와 같이, 본 발명에 의한 고속 모스트랜지스터의 제조방법은 N-모스트랜지스터와 P-모스트랜지스터의 게이트전극을 형성하고, 이들 게이트전극의 측벽에 스페이서를 형성하고, 이들 게이트전극을 덮을 정도의 두꺼운 두께로 평탄화막을 형성하고, N-모스트랜지스터의 게이트 디플리션현상을 방지하기 위해 N-모스트랜지스터의 게이트전극에 선택적으로 불순물을 고농도로 이온주입한다. As described above, the method of manufacturing the high-speed MOS transistor according to the present invention forms a gate electrode of an N-most transistor and a P-most transistor, forms a spacer on sidewalls of these gate electrodes, and covers the gate electrodes. A planarization film is formed to a thick thickness of, and impurities are selectively implanted into the gate electrode of the N-most transistor in a high concentration to prevent gate depletion of the N-most transistor.                     

따라서, 본 발명은 N-모스트랜지스터의 게이트전극에서의 디플리션현상을 억제하고 아울러 소스/드레인영역의 접합 재현성을 확보하기가 용이하여 고속 모스트랜지스터의 신뢰성 향상을 이룩할 수 있다.Accordingly, the present invention can easily suppress the depletion phenomenon at the gate electrode of the N-most transistor and ensure the junction reproducibility of the source / drain regions, thereby improving the reliability of the high-speed MOS transistor.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.













On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .













Claims (3)

제 1 도전형 실리콘기판의 정해진 영역 상에 제 2 도전형 제 1 모스트랜지스터를 위한 제 1 게이트전극의 패턴과 제 1 도전형 제 2 모스트랜지스터를 위한 제 2 게이트전극의 패턴을 각각 형성하는 단계;Forming a pattern of a first gate electrode for the second conductivity type first MOS transistor and a pattern of a second gate electrode for the first conductivity type second MOS transistor on a predetermined region of the first conductivity type silicon substrate; 상기 제 1 게이트전극의 패턴을 사이에 두고 상기 기판에 상기 제 1 모스트랜지스터의 저농도 소스/드레인영역을 형성하고 상기 제 2 게이트전극의 패턴을 사이에 두고 상기 기판에 상기 제 2 모스트랜지스터의 저농도 소스/드레인영역을 형성하는 단계;A low concentration source / drain region of the first MOS transistor is formed on the substrate with the pattern of the first gate electrode interposed therebetween, and a low concentration source of the second MOS transistor is formed on the substrate with the pattern of the second gate electrode interposed therebetween. / Forming a drain region; 상기 제 1 게이트전극의 패턴과 제 2 게이트전극의 패턴의 측벽에 각각 절연막 재질의 스페이서를 형성하는 단계;Forming spacers of an insulating film on sidewalls of the pattern of the first gate electrode and the pattern of the second gate electrode; 상기 제 1 게이트전극의 패턴을 사이에 두고 상기 기판에 상기 제 1 모스트랜지스터의 고농도 소스/드레인영역을 형성하고 상기 제 2 게이트전극의 패턴을 사이에 두고 상기 기판에 상기 제 2 모스트랜지스터의 고농도 소스/드레인영역을 형성하여 상기 제 1, 2 모스트랜지스터의 소스/드레인영역을 완성하는 단계; 그리고A high concentration source / drain region of the first MOS transistor is formed on the substrate with the pattern of the first gate electrode interposed therebetween, and a high concentration source of the second MOS transistor is formed on the substrate with the pattern of the second gate electrode interposed therebetween. Forming a drain / drain region to complete the source / drain regions of the first and second morph transistors; And 상기 제 1 게이트전극에서의 디플리션현상을 방지하기 위해 상기 제 1 게이트전극의 패턴에 대해서만 선택적으로 제 2 도전형 불순물을 고농도로 이온주입하는 단계를 포함하는 고속 모스트랜지스터의 제조방법.Selectively ion implanting a second conductivity type impurity only with respect to the pattern of the first gate electrode in order to prevent depletion in the first gate electrode. 제 1 항에 있어서, 상기 디플리션현상의 방지를 위한 이온주입단계는; According to claim 1, wherein the ion implantation step for preventing the depletion phenomenon; 상기 제 1, 2 모스트랜지스터의 소스/드레인영역을 완성한 후에 상기 기판의 전면에 평탄화막을 형성하는 단계; 그리고Forming a planarization layer on the entire surface of the substrate after completing the source / drain regions of the first and second morph transistors; And 상기 디플리션현상을 방지하기 위해 상기 제 1 게이트전극의 패턴에 대해서만 선택적으로 제 2 도전형 불순물을 고농도로 이온주입하는 단계로 이루어지는 것을 특징으로 하는 고속 모스트랜지스터의 제조방법.And ion implanting a second conductive impurity at a high concentration selectively to only the pattern of the first gate electrode in order to prevent the depletion phenomenon. 제 1 항에 있어서, 상기 제 1 게이트전극의 패턴에 대해서만 선택적으로 제 2 도전형 불순물을 고농도로 이온주입한 뒤, 상기 결과물의 전면 상부에 500∼1000Å의 두께로 평탄화막을 형성하는 것을 특징으로 하는 고속 모스트랜지스터의 제조방법.The method of claim 1, wherein after the ion implantation of the second conductivity type impurities at a high concentration selectively only with respect to the pattern of the first gate electrode, a planarization film having a thickness of 500 to 1000 mW is formed on the upper surface of the resultant. Method of manufacturing high speed morph transistors.
KR1020000040144A 2000-07-13 2000-07-13 method for manufacturing high speed transistor KR100702833B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000040144A KR100702833B1 (en) 2000-07-13 2000-07-13 method for manufacturing high speed transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000040144A KR100702833B1 (en) 2000-07-13 2000-07-13 method for manufacturing high speed transistor

Publications (2)

Publication Number Publication Date
KR20020006764A KR20020006764A (en) 2002-01-26
KR100702833B1 true KR100702833B1 (en) 2007-04-03

Family

ID=19677785

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000040144A KR100702833B1 (en) 2000-07-13 2000-07-13 method for manufacturing high speed transistor

Country Status (1)

Country Link
KR (1) KR100702833B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000000919A (en) * 1998-06-05 2000-01-15 김영환 Method for manufacturing cmos transistors
JP2000150880A (en) * 1998-11-18 2000-05-30 Toshiba Corp Manufacture of semiconductor device
KR20010065698A (en) * 1999-12-30 2001-07-11 박종섭 Method For Forming The Dual Gate Of Semiconductor Device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000000919A (en) * 1998-06-05 2000-01-15 김영환 Method for manufacturing cmos transistors
JP2000150880A (en) * 1998-11-18 2000-05-30 Toshiba Corp Manufacture of semiconductor device
KR20010065698A (en) * 1999-12-30 2001-07-11 박종섭 Method For Forming The Dual Gate Of Semiconductor Device

Also Published As

Publication number Publication date
KR20020006764A (en) 2002-01-26

Similar Documents

Publication Publication Date Title
US7534707B2 (en) MOS Transistors having inverted T-shaped gate electrodes and fabrication methods thereof
US7550352B2 (en) MOS transistor having a recessed gate electrode and fabrication method thereof
EP0164449B1 (en) Process for producing a semiconductor integrated circuit device including a misfet
US7790551B2 (en) Method for fabricating a transistor having a recess gate structure
JP4489467B2 (en) Method for forming semiconductor device
JP4305610B2 (en) Manufacturing method of semiconductor device
US6207482B1 (en) Integration method for deep sub-micron dual gate transistor design
US7045429B2 (en) Method of manufacturing a semiconductor device
KR100606925B1 (en) A method for fabricating a fin-FET
JP2924947B2 (en) Method for manufacturing semiconductor device
KR100840659B1 (en) Method for Manufacturing DEMOS Device
US6635522B2 (en) Method of forming a MOS transistor in a semiconductor device and a MOS transistor fabricated thereby
KR100282453B1 (en) Method for manufacturing semiconductor device the same
KR100702833B1 (en) method for manufacturing high speed transistor
KR100579850B1 (en) Method for fabricating the MOS field effect transistor
US6291327B1 (en) Optimization of S/D annealing to minimize S/D shorts in memory array
KR100676194B1 (en) Method for fabricating CMOS Transistor
KR100734142B1 (en) Semiconductor device and method of manufacturing the semiconductor device
JPH06140590A (en) Manufacture of semiconductor device
KR100965214B1 (en) Method for forming transistor
KR100625392B1 (en) Manufacturing method for semiconductor device
US20050139911A1 (en) MOS transistor and method of manufacturing the same
JP2001085676A (en) Mos transistor and its manufacturing method
KR100900234B1 (en) Semiconductor device and method of manufacturing the same
KR100534205B1 (en) Semiconductor device and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100315

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee