KR100965214B1 - Method for forming transistor - Google Patents

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Abstract

본 발명은 트랜지스터 형성방법을 개시한다. 개시된 본 발명의 트랜지스터 형성방법은, 소자분리막이 구비된 반도체 기판 상에 게이트 산화 공정을 통해 게이트 산화막을 형성하는 단계와, 게이트 산화막 상에 폴리실리콘 재질의 게이트 도전막을 형성하는 단계와, 게이트 산화막 및 상기 게이트 도전막을 패터닝하여 게이트를 형성하는 단계와, 상기 게이트를 포함한 기판의 전 영역 상에 TEOS 산화막을 증착하는 단계와, 상기 기판 결과물에 LDD 이온주입을 수행하는 단계와, 상기 TEOS 산화막 상에 스페이서용 질화막을 증착하는 단계와, 상기 질화막 상에 두껍게 산화막을 증착하는 단계와, 상기 게이트 상의 질화막 부분이 노출되도록 산화막 표면을 CMP하는 단계와, 상기 게이트 내에만 불순물이 이온주입되도록 게이트 양측의 기판 영역 상에 잔류된 산화막을 이온주입 장벽으로 이용해서 기판 결과물에 대해 엑스트라 이온주입을 수행하는 단계; 상기 잔류된 산화막을 제거하는 단계와, 상기 질화막을 블랭킷 식각하여 게이트의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 상기 게이트 양측에 인접한 상기 반도체 기판에 소오스/드레인 이온주입을 수행하는 단계를 포함한다. 본 발명에 따르면, 추가적인 마스크 공정없이 게이트에만 추가 이온주입을 수행할 수 있으므로, 게이트 공핍 비율(gate depletion ratio)을 용이하게 증가시킬 수 있고, 그래서, 트랜지스터의 성능을 향상시킬 수 있다. The present invention discloses a transistor forming method. The disclosed method for forming a transistor includes forming a gate oxide film on a semiconductor substrate having a device isolation film through a gate oxidation process, forming a gate conductive film made of polysilicon on the gate oxide film, a gate oxide film, Patterning the gate conductive film to form a gate, depositing a TEOS oxide film over the entire region of the substrate including the gate, performing LDD ion implantation on the substrate resultant, and spacers on the TEOS oxide film Depositing a molten nitride film, depositing a thick oxide film on the nitride film, CMP the oxide film surface to expose a portion of the nitride film on the gate, and substrate regions on both sides of the gate such that impurities are ion implanted only in the gate. Substrate texture using the oxide film remaining on the substrate as an ion implantation barrier Performing an extra ion implantation for the water; Removing the remaining oxide layer, blanket etching the nitride layer to form spacers on both sidewalls of the gate, and performing source / drain ion implantation on the semiconductor substrate adjacent to both sides of the gate including the spacers. It includes. According to the present invention, since additional ion implantation can be performed only on the gate without an additional mask process, the gate depletion ratio can be easily increased, and thus, the performance of the transistor can be improved.

Description

트랜지스터 형성방법{Method for forming transistor}Method for forming transistor

도 1a 내지 도 1e는 종래의 트랜지스터 형성방법을 설명하기 위한 공정별 단면도. 1A to 1E are cross-sectional views of processes for explaining a method of forming a conventional transistor.

도 2는 게이트 폴리 도핑 레벨에 따른 게이트 공핍 비율을 도시한 그래프. 2 is a graph showing the gate depletion ratio according to the gate poly doping level.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 트랜지스터 형성방법을 설명하기 위한 공정별 단면도. 3A to 3E are cross-sectional views of processes for describing a method of forming a transistor according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

31 : 실리콘 기판 32 : 소자분리막31 silicon substrate 32 device isolation film

33 : 게이트산화막 34 : 폴리실리콘막33: gate oxide film 34: polysilicon film

35 : 게이트 36 : TEOS 산화막35 gate 36 TEOS oxide film

37 : LDD 이온주입 37a : LDD 영역37: LDD ion implantation 37a: LDD region

38 : 질화막 38a : 스페이서38 nitride film 38a spacer

39 : 산화막 40 : 엑스트라 이온주입39: oxide film 40: extra ion implantation

41 : 소오스/드레인 이온주입 41a : 소오스/드레인 영역41 source / drain ion implantation 41a source / drain region

본 발명은 트랜지스터 형성방법에 관한 것으로, 보다 상세하게는, 게이트 공핍 비율(gate depletion ratio)의 증가를 통해 트랜지스터의 성능을 향상시키기 위한 방법에 관한 것이다. The present invention relates to a method of forming a transistor, and more particularly, to a method for improving the performance of a transistor by increasing the gate depletion ratio.

반도체 소자의 고집적화 및 고성능화가 진행됨에 따라, 트랜지스터의 성능을 확보 또는 향상시키기 위한 다양한 기술들이 제안되고 있음은 주지의 사실이다. 상기 트랜지스터에 있어서, 그 성능은 주위 환경에 영향을 받음은 물론 게이트 도핑 농도 및 소오스/드레인 영역의 도핑 농도에 큰 영향을 받는다. As high integration and high performance of semiconductor devices have progressed, it is well known that various techniques for securing or improving the performance of transistors have been proposed. In the above transistors, the performance is affected not only by the surrounding environment but also by the gate doping concentration and the doping concentration of the source / drain regions.

이하에서는 종래의 트랜지스터 형성방법을 첨부된 도 1a 내지 도 1e를 참조해서 간략하게 설명하도록 한다. Hereinafter, a conventional transistor forming method will be briefly described with reference to FIGS. 1A to 1E.

먼저, 도 1a에 도시된 바와 같이, 트렌치형의 소자분리막(2)이 형성된 반도체 기판(1) 상에 게이트산화막(3)을 형성하고, 그런다음, 상기 게이트산화막(3) 상에 게이트도전막, 예컨데, 폴리실리콘막(4)을 증착한다. First, as shown in FIG. 1A, a gate oxide film 3 is formed on a semiconductor substrate 1 on which a trench type device isolation film 2 is formed, and then a gate conductive film is formed on the gate oxide film 3. For example, the polysilicon film 4 is deposited.

다음으로, 도 1b에 도시된 바와 같이, 폴리실리콘막(4)과 게이트산화막(3)을 식각하여 소자분리막(2)에 의해 한정된 기판 액티브 영역 상에 게이트(5)를 형성한다. Next, as shown in FIG. 1B, the polysilicon film 4 and the gate oxide film 3 are etched to form the gate 5 on the substrate active region defined by the device isolation film 2.

그 다음, 도 1c에 도시된 바와 같이, 기판 결과물에 대해 측벽 산화를 수행한 후, 게이트(5)를 포함한 기판(1)의 전 영역 상에 절연막, 예컨데, TEOS 산화막(6)을 증착하고, 그런다음, 기판 결과물에 대해 LDD(Lightly Doped Drain) 이온주입(7)을 행하여 게이트(5)의 양측 기판 표면 내에 LDD 영역(7a)을 형성한다. Then, as shown in FIG. 1C, after performing sidewall oxidation on the substrate resultant, an insulating film, for example, a TEOS oxide film 6, is deposited over the entire region of the substrate 1 including the gate 5, Thereafter, LDD (Lightly Doped Drain) ion implantation 7 is performed on the substrate resultant to form LDD regions 7a in both substrate surfaces of the gate 5.

계속해서, 도 1d에 도시된 바와 같이, 기판 결과물 상에 질화막을 증착한 후, 상기 질화막을 블랭킷 식각하여 TEOS 산화막(6)을 포함한 게이트(5)의 양측벽에 스페이서(8)를 형성한다. Subsequently, as shown in FIG. 1D, after the nitride film is deposited on the substrate resultant, the nitride film is blanket-etched to form spacers 8 on both side walls of the gate 5 including the TEOS oxide film 6.

그 다음, 도 1e에 도시된 바와 같이, 상기 단계까지의 기판 결과물에 대해 소오스/드레인 이온주입(9)을 행하고, 이를 통해, 스페이서(7)를 포함한 게이트(5) 양측의 기판 액티브 영역 내에 소오스/드레인 영역(9a)을 형성하고, 이 결과로서 트랜지스터를 형성한다. Then, as shown in FIG. 1E, the source / drain ion implantation 9 is performed on the substrate resultant up to the above step, whereby the source is in the substrate active region on both sides of the gate 5 including the spacer 7. / Drain region 9a is formed, and as a result, a transistor is formed.

그러나, 전술한 종래의 트랜지스터 형성방법에 따르면, 소오스/드레인 영역이 자기정렬(self-align)적으로 형성되며, 게이트의 도핑 레벨은 소오스/드레인 이온주입에 의해 결정되므로, 트랜지스터의 성능 향상에 어려움이 있다. However, according to the conventional transistor forming method described above, the source / drain regions are formed self-aligned, and the doping level of the gate is determined by the source / drain ion implantation, which makes it difficult to improve the performance of the transistor. There is this.

자세하게, 트랜지스터 성능(performance)을 향상시키기 위해서는 트랜지스터의 동작시 게이트에 존재하는 가변 캐패시턴스, 즉, 축적 캡(Accumulation Cap.)과 인버전 캡(Inversion Cap.)의 차이를 줄이는 것이 필수적이며, 이때, 상기 가변 캐패시턴스는 게이트 공핍 비율(gate depletion ratio)를 증가시키는 것에 의해 줄일 수 있다. In detail, in order to improve the performance of the transistor, it is essential to reduce the difference between the variable capacitance present in the gate during operation of the transistor, that is, the difference between the accumulation cap and the inversion cap. The variable capacitance can be reduced by increasing the gate depletion ratio.

여기서, 상기 게이트 공핍 비율은, 도 2의 그래프로부터 볼 수 있는 바와 같이, 게이트 폴리 도핑 레벨에 비례하여 증가된다. Here, the gate depletion ratio is increased in proportion to the gate poly doping level, as can be seen from the graph of FIG.

따라서, 트랜지스터의 성능을 향상시키기 위해서는 게이트 폴리의 도핑 레벨을 높이면 되지만, 종래의 트랜지스터 형성 공정은 소오스/드레인 영역을 자기정렬적으로 형성시키는 방식이며, 아울러, 게이트에의 도핑은 소오스/드레인 이온주입시 같은 도전형 및 같은 도우즈량(dosage)으로 수행하는 방식이므로, 추가 마스크 공정을 수행하지 않는 한, 원하는 수준으로 게이트 공핍 비율(gate depletion ratio)을 향상시킴에는 실질적으로 그 어려움이 있으므로, 결국, 트랜지스터의 성능 향상에 어려움이 있다. Therefore, in order to improve the performance of the transistor, the doping level of the gate poly may be increased. However, in the conventional transistor forming process, the source / drain regions are formed in a self-aligned manner. Since it is a method of conducting the same conductivity type and the same dose, it is practically difficult to improve the gate depletion ratio to a desired level unless an additional mask process is performed. There is a difficulty in improving the performance of the transistor.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 게이트 공핍 비율을 용이하게 증가시킬 수 있는 트랜지스터 형성방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for forming a transistor capable of easily increasing the gate depletion ratio, which is devised to solve the above problems.

또한, 본 발명은 게이트 공핍 비율을 증가시킴으로써 성능 향상을 얻을 수 있는 트랜지스터 형성방법을 제공함에 그 다른 목적이 있다. In addition, another object of the present invention is to provide a method for forming a transistor capable of improving performance by increasing a gate depletion ratio.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리막이 구비된 반도체 기판 상에 게이트 산화 공정을 통해 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 폴리실리콘 재질의 게이트 도전막을 형성하는 단계; 상기 게이트 산화막 및 상기 게이트 도전막을 패터닝하여 게이트를 형성하는 단계; 상기 게이트를 포함한 기판의 전 영역 상에 TEOS 산화막을 증착하는 단계; 상기 기판 결과물에 LDD 이온주입을 수행하는 단계; 상기 TEOS 산화막 상에 스페이서용 질화막을 증착하는 단계; 상기 질화막 상에 두껍게 산화막을 증착하는 단계; 상기 게이트 상의 질화막 부분이 노출되도록 산화막 표면을 CMP하는 단계; 상기 게이트 내에만 불순물이 이온주입되도록 게이트 양측의 기판 영역 상에 잔류된 산화막을 이온주입 장벽으로 이용해서 기판 결과물에 대해 엑스트라(extra) 이온주입을 수행하는 단계; 상기 잔류된 산화막을 제거하는 단계; 상기 질화막을 블랭킷 식각하여 게이트의 양측벽에 스페이서를 형성하는 단계; 및 상기 스페이서를 포함한 상기 게이트 양측에 인접한 상기 반도체 기판에 소오스/드레인 이온주입을 수행하는 단계를 포함하는 트랜지스터 형성방법을 제공한다. In order to achieve the above object, the present invention, forming a gate oxide film through a gate oxidation process on a semiconductor substrate provided with a device isolation film; Forming a gate conductive film made of polysilicon on the gate oxide film; Patterning the gate oxide film and the gate conductive film to form a gate; Depositing a TEOS oxide film over the entire region of the substrate including the gate; Performing LDD ion implantation into the substrate resultant; Depositing a nitride film for a spacer on the TEOS oxide film; Depositing a thick oxide film on the nitride film; CMP the oxide surface so that a portion of the nitride film on the gate is exposed; Performing extra ion implantation on the substrate result using an oxide film remaining on the substrate regions on both sides of the gate as an ion implantation barrier so that impurities are implanted only in the gate; Removing the remaining oxide film; Blanket etching the nitride film to form spacers on both sidewalls of the gate; And performing source / drain ion implantation into the semiconductor substrate adjacent to both sides of the gate including the spacer.

여기서, 상기 산화막은 LPCVD 또는 PECVD 방식에 의한 산화막이다. Here, the oxide film is an oxide film by LPCVD or PECVD.

상기 엑스트라 이온주입은 게이트와 동일 도전형의 도펀트를 10∼100keV의 에너지 및 1×1013∼1×1015이온/㎠의 도우즈량으로 이온주입한다. The extra ion implantation implants a dopant of the same conductivity type as the gate at an energy of 10 to 100 keV and a dose of 1 × 10 13 to 1 × 10 15 ions / cm 2.

상기 잔류된 산화막의 제거는 습식 식각 공정으로 수행한다. Removal of the remaining oxide film is performed by a wet etching process.

본 발명에 따르면, 추가적인 마스크 공정없이 게이트에만 추가 이온주입을 수행할 수 있으므로, 게이트 공핍 비율을 용이하게 증가시킬 수 있고, 그래서, 용이하게 트랜지스터의 성능을 향상시킬 수 있다. According to the present invention, since additional ion implantation can be performed only on the gate without an additional mask process, the gate depletion ratio can be easily increased, so that the performance of the transistor can be easily improved.

(실시예)(Example)

이하, 첨부된 도면을 참조해서 본 발명의 실시예를 보다 상세하게 설명하도록 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 3A to 3E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 3a를 참조하면, STI(Shallow Trench Isolation) 공정에 따라 트렌치형의 소자분리막(32)이 형성된 반도체 기판(31)을 마련한다. 그런다음, 기판(31)의 전 영역 상에 게이트 산화 공정을 통해 게이트산화막(33)을 형성한 후, 상기 게이트산화막(34) 상에 게이트도전막으로서 폴리실리콘막(35)을 증착한다. Referring to FIG. 3A, a semiconductor substrate 31 having a trench type isolation layer 32 formed thereon is prepared according to a shallow trench isolation (STI) process. Then, after the gate oxide film 33 is formed on the entire region of the substrate 31 through a gate oxidation process, a polysilicon film 35 is deposited on the gate oxide film 34 as a gate conductive film.

도 3b를 참조하면, 공지의 포토리소그라피 공정에 따라 폴리실리콘막(24)과 게이트산화막(23)을 패터닝하고, 이를 통해, 소자분리막(32)에 의해 한정된 기판 액티브 영역 상에 게이트(35)를 형성한다. Referring to FIG. 3B, the polysilicon film 24 and the gate oxide film 23 are patterned according to a known photolithography process, thereby forming the gate 35 on the substrate active region defined by the device isolation film 32. Form.

도 3c를 참조하면, 기판 결과물에 대해 측벽 산화를 수행하고, 연이어, TEOS 산화막(36)을 증착한다. 그런다음, 상기 TEOS 산화막(36)을 관통하는 조건으로 LDD 이온주입(37)을 수행하고, 이를 통해, 상기 게이트(35) 양측의 기판 표면에 LDD 영역(37a)을 형성한다. Referring to FIG. 3C, sidewall oxidation is performed on the substrate output, followed by deposition of TEOS oxide 36. Then, the LDD ion implantation 37 is performed under the condition of penetrating the TEOS oxide layer 36, thereby forming the LDD region 37a on the substrate surface on both sides of the gate 35.

도 3d를 참조하면, TEOS 산화막(36)이 형성된 기판 결과물 상에 질화막(38)을 증착한 후, 상기 질화막(38) 상에 LPCVD 방식 또는 PECVD 방식에 따라 산화막(39)을 증착한다. 그런다음, 질화막(38)을 연마정지층으로 이용해서 게이트(35) 상의 질화막 부분이 노출되도록 산화막(39)의 표면을 CMP(Chemical Mechanical Polishing)한다.Referring to FIG. 3D, after the nitride film 38 is deposited on the substrate product on which the TEOS oxide film 36 is formed, the oxide film 39 is deposited on the nitride film 38 by LPCVD or PECVD. Then, using the nitride film 38 as the polishing stop layer, CMP (Chemical Mechanical Polishing) is performed on the surface of the oxide film 39 so that the nitride film portion on the gate 35 is exposed.

이어서, 기판 결과물에 대해 게이트(35)와 동일 도전형의 도펀트(dopant), 즉, 형성하고자 하는 NMOS 또는 PMOS 트랜지스터에서의 게이트와 동일 도전형의 도펀트를 엑스트라 이온주입(extra implant : 40)한다. 이때, 소오스/드레인 예정 영역 상에는 상기 산화막(39)이 잔류되어 있는 바, 이러한 산화막(39)이 이온주입 장벽으로 역할함으로써 상기 소오스/드레인 예정 영역으로의 도펀트 이온주입은 차단되며, 단지, 상기 게이트(35)에만 추가 이온주입이 수행된다. Subsequently, an extra implant 40 is implanted with a dopant of the same conductivity type as the gate 35, that is, a dopant of the same conductivity type as the gate of the NMOS or PMOS transistor to be formed. At this time, since the oxide film 39 remains on the source / drain predetermined region, the oxide film 39 serves as an ion implantation barrier, thereby preventing dopant ion implantation into the source / drain predetermined region, and only the gate Additional ion implantation is performed only at (35).

여기서, 상기 엑스트라 이온주입은 바람직하게 10∼100keV의 에너지 및 1×1013∼1×1015이온/㎠의 도우즈량으로 수행한다. Herein, the extra ion implantation is preferably performed with an energy of 10 to 100 keV and a dose of 1 × 10 13 to 1 × 10 15 ions / cm 2.

도 3e를 참조하면, 습식 식각을 통해 잔류된 산화막을 제거한다. 그런다음, 질화막을 블랭킷 식각하여 게이트(35)의 양측벽에 스페이서(38a)를 형성한다. 그런다음, 기판 결과물에 대해 소오스/드레인 이온주입(41)을 행하여 스페이서(28a)를 포함한 게이트(35) 양측의 기판 표면 내에 소오스/드레인 영역(41a)을 형성하고, 이 결과로서, 본 발명에 따른 트랜지스터를 완성한다. Referring to FIG. 3E, residual oxide layers are removed by wet etching. Then, the nitride film is blanket-etched to form spacers 38a on both side walls of the gate 35. Then, the source / drain ion implantation 41 is performed on the substrate resultant to form the source / drain regions 41a in the substrate surface on both sides of the gate 35 including the spacers 28a. Complete the transistor according.

여기서, 본 발명에 따른 트랜지스터는 이전 공정 단계에서 게이트(35)에만 추가 이온주입을 수행하였으므로, 그 동작시, 게이트 도핑 레벨 증가에 비례하여 게이트 공핍 비율을 증가시킬 수 있게 되며, 따라서, 그 성능 향상을 얻을 수 있다. Here, since the transistor according to the present invention performs additional ion implantation only on the gate 35 in the previous process step, it is possible to increase the gate depletion ratio in proportion to the increase of the gate doping level, thereby improving its performance. Can be obtained.

이상에서와 같이, 본 발명은 기존의 트랜지스터 형성 공정을 그대로 유지하면서, 단지, 이온주입 장벽용 산화막의 증착 및 평탄화 공정만을 추가 수행해 줌으로써, 매우 용이하게 게이트 공핍 비율을 증가시킬 수 있다. As described above, the present invention can easily increase the gate depletion ratio by additionally performing only the deposition and planarization processes of the oxide film for ion implantation barrier while maintaining the existing transistor formation process.

따라서, 본 발명은 트랜지스터의 성능 향상을 얻을 수 있으며, 그래서, 고성능 소자의 제조를 가능하게 할 수 있다. Therefore, the present invention can obtain the performance improvement of the transistor, and therefore, it is possible to manufacture the high performance device.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.

Claims (5)

소자분리막이 구비된 반도체 기판 상에 게이트 산화 공정을 통해 게이트 산화막을 형성하는 단계;Forming a gate oxide film on the semiconductor substrate including the device isolation film through a gate oxidation process; 상기 게이트 산화막 상에 폴리실리콘 재질의 게이트 도전막을 형성하는 단계; Forming a gate conductive film made of polysilicon on the gate oxide film; 상기 게이트 산화막 및 상기 게이트 도전막을 패터닝하여 게이트를 형성하는 단계;Patterning the gate oxide film and the gate conductive film to form a gate; 상기 게이트를 포함한 기판의 전 영역 상에 TEOS 산화막을 증착하는 단계; Depositing a TEOS oxide film over the entire region of the substrate including the gate; 상기 기판 결과물에 LDD 이온주입을 수행하는 단계; Performing LDD ion implantation into the substrate resultant; 상기 TEOS 산화막 상에 스페이서용 질화막을 증착하는 단계; Depositing a nitride film for a spacer on the TEOS oxide film; 상기 질화막 상에 두껍게 산화막을 증착하는 단계; Depositing a thick oxide film on the nitride film; 상기 게이트 상의 질화막 부분이 노출되도록 산화막 표면을 CMP하는 단계; CMP the oxide surface so that a portion of the nitride film on the gate is exposed; 상기 게이트 내에만 불순물이 이온주입되도록 게이트 양측의 기판 영역 상에 잔류된 산화막을 이온주입 장벽으로 이용해서 기판 결과물에 대해 엑스트라(extra) 이온주입을 수행하는 단계; Performing extra ion implantation on the substrate result using an oxide film remaining on the substrate regions on both sides of the gate as an ion implantation barrier so that impurities are implanted only in the gate; 상기 잔류된 산화막을 제거하는 단계; Removing the remaining oxide film; 상기 질화막을 블랭킷 식각하여 게이트의 양측벽에 스페이서를 형성하는 단계; 및 Blanket etching the nitride film to form spacers on both sidewalls of the gate; And 상기 스페이서를 포함한 상기 게이트 양측에 인접한 상기 반도체 기판에 소오스/드레인 이온주입을 수행하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성방법. And source / drain ion implantation into the semiconductor substrate adjacent to both sides of the gate including the spacer. 제 1 항에 있어서, 상기 산화막은 LPCVD 또는 PECVD 방식에 의한 산화막인 것을 특징으로 하는 트랜지스터 형성방법. The method of claim 1, wherein the oxide film is an oxide film by LPCVD or PECVD. 제 1 항에 있어서, 상기 엑스트라 이온주입은 게이트와 동일 도전형의 도펀트를 이온주입하는 것을 특징으로 하는 트랜지스터 형성방법. The method of claim 1, wherein the extra ion implantation implants a dopant of the same conductivity type as the gate. 제 1 항에 있어서, 상기 엑스트라 이온주입은 The method of claim 1, wherein the extra ion implantation 10∼100keV의 에너지 및 1×1013∼1×1015이온/㎠의 도우즈량으로 수행하는 것을 특징으로 하는 트랜지스터 형성방법. A method of forming a transistor, characterized in that it is carried out with an energy of 10 to 100 keV and a dose of 1 × 10 13 to 1 × 10 15 ions / cm 2. 제 1 항에 있어서, 상기 잔류된 산화막의 제거는 습식 식각 공정으로 수행하는 것을 특징으로 하는 트랜지스터 형성방법. The method of claim 1, wherein the remaining oxide film is removed by a wet etching process.
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