KR100676194B1 - Method for fabricating CMOS Transistor - Google Patents

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Abstract

기생 커패시턴스를 감소시킴과 동시에 트랜지스터의 사이즈 축소를 이룰 수 있도록 한 CMOS 트랜지스터 제조방법이 개시된다. A method of fabricating a CMOS transistor is disclosed that reduces the parasitic capacitance while reducing the size of the transistor.

이를 구현하기 위하여 본 발명에서는, n웰이 구비된 반도체 기판 상의 소자분리영역에 필드산화막을 형성하는 단계; 상기 기판 상의 액티브영역에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상의 소정 부분에 게이트 전극을 형성하는 단계; NMOS 트랜지스터 형성부의 상기 게이트 전극 양 에지측의 상기 기판 내에는 n-LDD 영역을 형성하고, PMOS 트랜지스터 형성부의 상기 게이트 전극 양 에지측의 상기 n웰 내에는 p- LDD 영역을 형성하는 단계; 상기 기판 상의 액티브영역이 노출되도록 상기 게이트 전극의 양 에지측에 절연 스페이서를 형성하는 단계; 상기 결과물 상에 불순물이 도핑되지 않은 폴리실리콘막과 포토레지스트막을 순차 적층한 후, 상기 게이트 전극 표면이 노출되도록 이를 에치백하고, 잔존 포토레지스트막을 제거하는 단계; 상기 필드 산화막 상의 폴리실리콘막을 선택식각하는 단계; NMOS 트랜지스터 형성부의 상기 결과물 상으로 고농도 n형 불순물을 이온주입하고, PMOS 트랜지스터 형성부의 상기 결과물 상으로는 고농도 p형 불순물을 이온주입하는 단계; 및 열처리를 실시하는 단계를 포함하는 CMOS 트랜지스터 제조방법이 제공된다. According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a field oxide film on an element isolation region on a semiconductor substrate provided with an n-well; Forming a gate oxide film in an active region on the substrate; Forming a gate electrode on a predetermined portion of the gate oxide film; Forming an n-LDD region in the substrate on the edge side of both the gate electrodes of the NMOS transistor forming portion and forming a p-LDD region in the n-well on the edge side of the gate electrode of the PMOS transistor forming portion; Forming an insulating spacer on both edge sides of the gate electrode so that an active region on the substrate is exposed; Depositing an impurity-doped polysilicon film and a photoresist film sequentially on the resultant, sequentially etching the exposed surface of the gate electrode and removing the remaining photoresist film; Selectively etching a polysilicon film on the field oxide film; Implanting a high-concentration n-type impurity into the resultant structure of the NMOS transistor formation portion and implanting a high-concentration p-type impurity into the resultant structure of the PMOS transistor formation portion; And a step of performing a heat treatment.

Description

씨모스(ＣＭＯＳ) 트랜지스터 제조방법{method for fabricating CMOS Transistor} Method for Fabricating CMOS Transistor < RTI ID = 0.0 >             

도 1a 내지 도 1d는 종래의 CMOS 트랜지스터 제조방법을 도시한 공정수순도, FIGS. 1A to 1D are process flow diagrams showing a conventional method of manufacturing a CMOS transistor,

도 2a 내지 도 2f는 본 발명에 의한 CMOS 트랜지스터 제조방법을 도시한 공정수순도이다. 2A to 2F are process flow diagrams illustrating a method for fabricating a CMOS transistor according to the present invention.

본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 소스·드레인 영역과 기판 간에 형성되는 기생 커패시턴스를 감소시킴으로써 저전력 소모(Low Power Consumtion) 및 하이 스피드(High Speed) 구현이 가능하게 하고, 아울러 트랜지스터의 사이즈 또한 축소시킬 수 있도록 한 씨모스 트랜지스터 제조방법에 관한 것이다. The present invention relates to a semiconductor device manufacturing method, and more particularly, to a semiconductor device manufacturing method which can reduce low parasitic capacitance formed between a source / drain region and a substrate, thereby realizing low power consumption and high speed, And also to a method for manufacturing a CMOS transistor which can be reduced.

CMOS 트랜지스터는 NMOS 트랜지스터와 PMOS 트랜지스터가 하나의 기판 내에 공존하는 소자로서, 도 1a 내지 도 1e에 제시된 공정수순도에서 알 수 있듯이 통상 다음의 제 5 단계 공정을 거쳐 제조된다. 여기서는 일 예로서, 싱글 웰(single well)을 갖는 CMOS 트랜지스터 제조방법에 대하여 살펴본다. 상기 공정수순도에서 참조부호 A로 표시된 영역은 NMOS 트랜지스터 형성부를 나타내고, 참조부호 B로 표시된 영역은 PMOS 트랜지스터 형성부를 나타낸다.The CMOS transistor is an element in which an NMOS transistor and a PMOS transistor coexist in one substrate, and is generally manufactured through the following fifth step process, as shown in the process flow charts shown in FIGS. 1A to 1E. Here, as an example, a method of manufacturing a CMOS transistor having a single well will be described. A region denoted by A in the above process flow diagram represents an NMOS transistor forming portion, and a region denoted by B represents a PMOS transistor forming portion.

제 1 단계로서, 도 1a에 도시된 바와 같이 p형 반도체 기판(1)을 준비한 후, PMOS 트랜지스터가 형성될 부분(B)의 기판(1) 내로만 선택적으로 n형 불순물을 이온주입하여 N웰(3)을 형성하고, 액티브영역을 정의하기 위하여 로커스(LOCOS)법으로 기판(1) 상의 소자분리영역에 필드 산화막(5)을 형성한다. 이어, 상기 결과물 전면에 게이트 산화막(7)과 폴리실리콘막(9)을 순차적으로 형성한다. 1A, after the p-type semiconductor substrate 1 is prepared, the n-type impurity is selectively implanted only into the substrate 1 of the portion B where the PMOS transistor is to be formed, And a field oxide film 5 is formed in a device isolation region on the substrate 1 by a LOCOS method in order to define an active region. Next, a gate oxide film 7 and a polysilicon film 9 are sequentially formed on the entire surface of the resultant structure.

제 2 단계로서, 도 1b에 도시된 바와 같이 게이트 전극 형성부를 한정하는 포토레지스트 패턴(미 도시)을 마스크로해서 폴리실리콘막(9)을 선택식각하여 기판(1) 상의 액티브영역에 폴리실리콘 재질의 게이트 전극(9a)을 형성한다. 이어, NMOS 트랜지스터 형성부(A)를 제외한 나머지 영역의 상기 결과물 상에 포토레지스트 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 상기 기판 상으로 저농도 n형 불순물을 이온주입한 다음, 상기 포토레지스트 패턴을 제거한다. 그 결과, NMOS 트랜지스터 형성부(A)쪽에 놓여진 게이트 전극(9a) 양 에지측의 기판(1) 내에만 선택적으로 n- LDD(lightly doped drain) 영역(11a)이 형성된다. 그후, PMOS 트랜지스터 형성부(B)를 제외한 나머지 영역의 상기 결과물 상에 포토레지스트 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 상기 기판 상으로 저농도 p형 불순물을 이온주입한 다음, 상기 포토레지스트 패턴을 제거한다. 그 결과, PMOS 트랜지스터 형성부(B)쪽에 놓여진 게이트 전극(9a) 양 에지측의 기판(1) 내에만 선택적으로 p- LDD 영역(11b)이 형성된다.
이와 같이, 소스·드레인 영역을 형성하기 전에 저농도 n형 및 p형의 불순물 주입 공정을 통해 게이트 전극(9a)의 양 에지측에 n- LDD 영역(11a)과 p- LDD 영역(11b)을 각각 형성한 것은 트랜지스터 구동시 핫 캐리어(hot carrier)에 의한 소자의 특성 저하를 방지하기 위함이다. As a second step, a polysilicon film 9 is selectively etched using a photoresist pattern (not shown) defining a gate electrode forming portion as shown in FIG. 1B to form a polysilicon material The gate electrode 9a is formed. Next, a photoresist pattern (not shown) is formed on the resultant region except for the NMOS transistor forming portion A, and low-concentration n-type impurity ions are implanted on the substrate using the photoresist pattern as a mask. Then, The resist pattern is removed. As a result, a lightly doped drain (LDD) region 11a is selectively formed only in the substrate 1 on both edge sides of the gate electrode 9a placed on the NMOS transistor forming portion A side. Thereafter, a photoresist pattern (not shown) is formed on the resultant region of the remaining region except for the PMOS transistor forming portion B, and a low concentration p-type impurity is ion-implanted on the substrate using the photoresist pattern as a mask. The resist pattern is removed. As a result, the p-LDD region 11b is selectively formed only in the substrate 1 on the both edge sides of the gate electrode 9a placed on the side of the PMOS transistor formation portion B side.
Thus, before the source / drain regions are formed, the n-LDD region 11a and the p-LDD region 11b are formed on the both edge sides of the gate electrode 9a through the low-concentration n-type and p- The reason for this is to prevent deterioration of characteristics of a device due to a hot carrier during transistor driving.

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제 3 단계로서, 도 1c에 도시된 바와 같이 게이트 전극(9a)의 양 측벽에 절연 재질의 스페이서(15)를 형성한 후, 사진식각공정을 이용하여 NMOS 트랜지스터 형성부(A)를 제외한 나머지 영역의 상기 결과물 상에 포토레지스트 패턴(19)을 형성하고, 이를 마스크로해서 상기 기판 상으로 고농도 n형 불순물을 이온주입한다. 그 결과, NMOS 트랜지스터 형성부(A)쪽에 놓여진 스페이서(15) 양 에지측의 상기 기판(1) 내에만 선택적으로 n+형의 소스·드레인 영역(17a)이 형성된다. As a third step, spacers 15 of insulating material are formed on both sidewalls of the gate electrode 9a as shown in FIG. 1C, and then a remaining region except the NMOS transistor forming portion A is etched using a photolithography process, A photoresist pattern 19 is formed on the resultant product, and high-concentration n-type impurity ions are implanted on the substrate using the photoresist pattern 19 as a mask. As a result, an n + -type source / drain region 17a is selectively formed only in the substrate 1 on the both edge sides of the spacer 15 placed on the NMOS transistor forming portion A side.

제 4 단계로서, 도 1d에 도시된 바와 같이 상기 레지스트 패턴(19)을 제거하고, 사진식각공정을 이용하여 PMOS 트랜지스터 형성부(B)를 제외한 나머지 영역의 상기 결과물 상에 다시 레지스트 패턴(21)을 형성한 다음, 이를 마스크로해서 상기 기판 상으로 고농도 p형 불순물을 이온주입한다. 그 결과, PMOS 트랜지스터 형성부(B)쪽에 놓여진 스페이서(15) 양 에지측의 상기 기판(1) 내에만 선택적으로 p+형의 소스·드레인 영역(17b)이 형성된다.As a fourth step, the resist pattern 19 is removed and a resist pattern 21 is formed on the resultant region except the PMOS transistor forming portion B by using a photolithography process, as shown in FIG. 1D. And high-concentration p-type impurities are ion-implanted onto the substrate using this as a mask. As a result, ap + -type source / drain region 17b is selectively formed only in the substrate 1 on both edge sides of the spacer 15 placed on the PMOS transistor formation portion B side.

제 5 단계로서, 도 1e에 도시된 바와 같이 상기 레지스트 패턴(21) 제거후 상기 결과물 전면에 절연막(23)을 형성하고, 이를 평탄화한다. 이어, n+형 소스· 드레인 영역(17a)과 p+형 소스·드레인 영역(17b)의 표면이 각각 노출되도록 상기 절연막(23)을 선택식각하여 콘택 홀(h)을 형성하고, 상기 콘택 홀(h)을 포함한 절연막(23) 상의 소정 부분에 콘택 배선(25)을 형성하므로써, 본 공정 진행을 완료한다. As a fifth step, as shown in FIG. 1E, after the resist pattern 21 is removed, an insulating film 23 is formed on the entire surface of the resultant and planarized. Then, the insulating film 23 is selectively etched to expose the surfaces of the n + -type source / drain regions 17a and the p + -type source / drain regions 17b to form the contact holes h, , The contact wiring 25 is formed on a predetermined portion of the insulating film 23 to complete the process.

그러나, 상기 공정 순서에 의거하여 CMOS 트랜지스터를 제조할 경우에는 소자 설계시 다음과 같은 문제가 발생된다.
도 1e에 제시된 CMOS 트랜지스터의 경우, 소스·드레인 영역(17a),(17b) 위에 직접 콘택 홀(h)을 형성하기 때문에 소자 설계시 콘택 홀 면적을 포함하여 소스·드레인 영역을 정의해 주어야만 하고, 이로 인해 소스·드레인 영역(17a),(17b)과 기판(또는 웰) 간의 접합 면적을 줄이는데 한계가 따르게 될 뿐 아니라 트랜지스터의 사이즈를 줄이는데에도 한계가 발생하게 된다. However, when a CMOS transistor is manufactured based on the above-described process sequence, the following problems arise when designing the device.
In the case of the CMOS transistor shown in FIG. 1E, since the contact hole h is formed directly on the source / drain regions 17a and 17b, the source / drain region must be defined including the contact hole area in the device design, This limits the junction area between the source / drain regions 17a and 17b and the substrate (or well), and also limits the size of the transistor.

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소스·드레인 영역과 기판 간의 접합 면적이 클 경우, 그렇지 않은 경우에 비해 이들 간에 형성되는 기생 커패시턴스 값 또한 커질 수 밖에 없어 소자 구동시 저전력 소모 및 하이 스피드 구현이 어렵게 되므로, 이에 대한 개선책이 시급하게 요구되고 있다. When the junction area between the source / drain regions and the substrate is large, the parasitic capacitance value formed between the source / drain regions and the substrate is also increased compared to the case where the source / drain region and the substrate are bonded together. Thus, low power consumption and high- .

이에 본 발명의 목적은, CMOS 트랜지스터 제조시 게이트 전극과는 별도로 액티브영역과 필드 신화막에 걸쳐 폴리실리콘막이 더 구비되도록 하여, 콘택 홀은 상기 필드 산화막 상의 폴리실리콘막 상에 형성되도록 하고, 소스·드레인 영역은 상 기 폴리실리콘막 내에 도핑된 불순물의 아웃디퓨젼에 의해 형성되도록 공정 진행을 변경해 주므로써, 기생 커패시턴스를 감소시키고 트랜지스터의 사이즈를 줄일 수 있도록 한 CMOS 트랜지스터 제조방법을 제공함에 있다.
It is an object of the present invention to provide a polysilicon film over an active region and a field thin film separately from a gate electrode in the fabrication of a CMOS transistor so that a contact hole is formed on the polysilicon film on the field oxide film, Drain regions are formed in the polysilicon film by outdiffusion of doped impurities, thereby reducing the parasitic capacitance and reducing the size of the transistor.

상기 목적을 달성하기 위하여 본 발명에서는, n웰이 구비된 반도체 기판 상의 소자분리영역에 필드산화막을 형성하는 단계; 상기 기판 상의 액티브영역에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상의 소정 부분에 게이트 전극을 형성하는 단계; NMOS 트랜지스터 형성부의 상기 게이트 전극 양 에지측의 상기 기판 내에는 n-LDD 영역을 형성하고, PMOS 트랜지스터 형성부의 상기 게이트 전극 양 에지측의 상기 n웰 내에는 p- LDD 영역을 형성하는 단계; 상기 기판 상의 액티브영역이 노출되도록 상기 게이트 전극의 양 에지측에 절연 스페이서를 형성하는 단계; 상기 결과물 상에 불순물이 도핑되지 않은 폴리실리콘막과 포토레지스트막을 순차 적층한 후, 상기 게이트 전극 표면이 노출되도록 이를 에치백하고, 잔존 포토레지스트막을 제거하는 단계; 상기 필드 산화막 상의 제 2 폴리실리콘막을 선택식각하는 단계; NMOS 트랜지스터 형성부의 상기 결과물 상으로 고농도 n형 불순물을 이온주입하고, PMOS 트랜지스터 형성부의 상기 결과물 상으로는 고농도 p형 불순물을 이온주입하는 단계; 및 열처리를 실시하여, NMOS 트랜지스터 형성부의 상기 폴리실리콘막은 고농도 n형 불순물로 그리고 PMOS 트랜지스터 형성부의 상기 폴리실리콘막은 고농도 p형 불순물이 도핑시킴과 동시에 NMOS 트랜지스터 형성부의 기판 내에는 n+형의 소스·드레인 영역을 그리고 PMOS 트랜지스터 형성부의 기판 내에는 p+형의 소스·드레인 영역을 형성하는 단계로 이루어진 CMOS 트랜지스터 제조방법이 제공된다. According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a field oxide film on an element isolation region on a semiconductor substrate provided with an n-well; Forming a gate oxide film in an active region on the substrate; Forming a gate electrode on a predetermined portion of the gate oxide film; Forming an n-LDD region in the substrate on the edge side of both the gate electrodes of the NMOS transistor forming portion and forming a p-LDD region in the n-well on the edge side of the gate electrode of the PMOS transistor forming portion; Forming an insulating spacer on both edge sides of the gate electrode so that an active region on the substrate is exposed; Depositing an impurity-doped polysilicon film and a photoresist film sequentially on the resultant, sequentially etching the exposed surface of the gate electrode and removing the remaining photoresist film; Selectively etching a second polysilicon film on the field oxide film; Implanting a high-concentration n-type impurity into the resultant structure of the NMOS transistor formation portion and implanting a high-concentration p-type impurity into the resultant structure of the PMOS transistor formation portion; And the heat treatment is performed so that the polysilicon film of the NMOS transistor forming portion is doped with a high concentration n-type impurity and the polysilicon film of the PMOS transistor forming portion is doped with a high concentration p-type impurity. At the same time, And forming a p < + > type source / drain region in the substrate of the PMOS transistor formation portion.

상기 공정 순서에 의거하여 CMOS 트랜지스터를 제조할 경우, 콘택 홀이 소스·드레인 영역이 아닌 필드 산화막 상의 폴리실리콘막 상에 형성되므로, 소스·드레인 영역의 사이즈를 기존보다 작게 가져갈 수 있게 되고, 그 결과 n+형의 소스·드레인 영역과 기판 간 그리고 p+형의 소스·드레인 영역과 n웰 간에 형성되는 기생 커패시턴스를 감소시킬 수 있게 될 뿐 아니라 트랜지스터의 사이즈 축소 또한 이룰 수 있게 된다. In the case of manufacturing a CMOS transistor based on the above-mentioned process order, since the contact holes are formed on the polysilicon film on the field oxide film, not the source / drain regions, the size of the source / drain regions can be made smaller than the conventional ones. the parasitic capacitance formed between the n + -type source / drain region and the substrate and between the p + -type source / drain region and the n-well can be reduced, and the size of the transistor can be reduced.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명에서 제안된 CMOS 트랜지스터 제조방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 제 5 단계로 구분하여 설명하면 다음과 같다. 여기서는 일 예로서, 싱글 웰을 갖는 CMOS 트랜지스터 제조방법에 대하여 살펴본다. 상기 공정수순도에서 참조부호 A로 표시된 영역은 NMOS 트랜지스터 형성부를 나타내고, 참조부호 B로 표시된 영역은 PMOS 트랜지스터 형성부를 나타낸다. FIGS. 2A to 2F show process steps of a method of manufacturing a CMOS transistor according to an embodiment of the present invention. Referring to FIG. Here, as an example, a method of manufacturing a CMOS transistor having a single well will be described. A region denoted by A in the above process flow diagram represents an NMOS transistor forming portion, and a region denoted by B represents a PMOS transistor forming portion.

제 1 단계로서, 도 2a에 도시된 바와 같이 n형 반도체 기판(100)을 준비한 후, PMOS 트랜지스터가 형성될 부분(B)의 기판(100) 내로만 선택적으로 n형 불순물을 이온주입하여 n웰(102)을 형성하고, 로커스 공정을 적용하여 기판(100) 상의 소 자분리영역에 필드 산화막(104)을 형성한다. 이어, 상기 결과물 상에 게이트 산화막(106)과 불순물이 도핑되지 않은 제 1 폴리실리콘막(108)을 순차적으로 형성한다. 2A, after the n-type semiconductor substrate 100 is prepared, an n-type impurity is selectively implanted only into the substrate 100 of the portion B where the PMOS transistor is to be formed, And a field oxide film 104 is formed on the substrate 100 by a locus process. Next, a gate oxide film 106 and a first polysilicon film 108, which are not doped with impurities, are sequentially formed on the resultant structure.

제 2 단계로서, 도 2b에 도시된 바와 같이 게이트 전극 형성부를 한정하는 레지스트 패턴(미 도시)을 마스크로해서 상기 제 1 폴리실리콘막(108)을 선택식각하여 기판(100) 상의 액티브영역에 제 1 폴리실리콘 재질의 게이트 전극(108a)을 형성한다. 이어, NMOS 트랜지스터 형성부(A)를 제외한 나머지 영역의 상기 결과물 상에 레지스트 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 상기 기판 상으로 저농도 n형 불순물을 이온주입한 다음, 상기 레지스트 패턴을 제거한다. 그 결과, NMOS 트랜지스터 형성부(A)쪽에 놓여진 게이트 전극(108a) 양 에지측의 기판(100) 내에만 선택적으로 n- LDD 영역(110a)이 형성된다. 그후, PMOS 트랜지스터 형성부(B)를 제외한 나머지 영역의 상기 결과물 상에 레지스트 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 상기 기판 상으로 저농도 p형 불순물을 이온주입한 다음, 상기 레지스트 패턴을 제거한다. 그 결과, PMOS 트랜지스터 형성부(B)쪽에 놓여진 게이트 전극(108a) 양 에지측의 기판(100) 내에만 선택적으로 p- LDD 영역(110b)이 형성된다. As a second step, the first polysilicon film 108 is selectively etched using a resist pattern (not shown) defining a gate electrode forming portion as shown in FIG. 2B to form an active region on the active region of the substrate 100 1 gate electrode 108a made of polysilicon is formed. Next, a resist pattern (not shown) is formed on the resultant region except for the NMOS transistor forming portion A, and a low concentration n-type impurity is ion-implanted on the substrate using the resist pattern as a mask. Then, . As a result, the n-LDD region 110a is selectively formed only in the substrate 100 on both edge sides of the gate electrode 108a placed on the side of the NMOS transistor forming portion A. Thereafter, a resist pattern (not shown) is formed on the resultant region of the remaining region except for the PMOS transistor forming portion B, and a low concentration p-type impurity is ion-implanted on the substrate using the resist pattern as a mask. . As a result, the p-LDD region 110b is selectively formed only in the substrate 100 on both edge sides of the gate electrode 108a placed on the PMOS transistor formation portion B side.

제 3 단계로서, 도 2c에 도시된 바와 같이 상기 결과물 상에 산화막 재질의 절연막을 형성하고, 기판(100) 상의 액티브영역이 노출되도록 이를 이방성 건식식각(RIE)하여 게이트 전극(108a)의 양 측벽에 절연 스페이서(112)를 형성한다. 이어, 상기 결과물 상에 불순물이 도핑되지 않은 제 2 폴리실리콘막(114)과 포토레지스트막(116)을 순차적으로 형성한 다음, 게이트 전극(108a)의 표면이 노출되도록 이를 에치백처리하여 막질 평탄화를 이룬다.As shown in FIG. 2C, an insulating film made of an oxide film is formed on the resultant structure, and anisotropic dry etching (RIE) is performed to expose the active region on the substrate 100 to form gate electrodes 108a, The insulating spacer 112 is formed. Next, a second polysilicon film 114 and a photoresist film 116 are sequentially formed on the resultant without doping the impurity, and then etched back to expose the surface of the gate electrode 108a, Respectively.

제 4 단계로서, 도 2d에 도시된 바와 같이 잔존 포토레지스트막(116)을 제거하고, 이후 형성될 소스와 드레인 영역 간을 분리시키기 위하여 필드산화막(104) 상의 제 2 폴리실리콘막(114)을 선택적으로 식각한다. 이어, 통상의 사진식각공정을 이용하여 NMOS 트랜지스터 형성부(A)를 제외한 나머지 영역의 상기 결과물 상에 포토레지스트 패턴(118)을 형성한 뒤, 이를 마스크로 이용하여 상기 기판(100) 내부로 고농도 n형 불순물을 1E15 ~ 1E16 (ions/cm2)의 도즈량으로 이온주입한 다음, 레지스트 패턴(118)을 제거한다.As a fourth step, a second polysilicon film 114 on the field oxide film 104 is removed to remove the remaining photoresist film 116 as shown in FIG. 2D, and then to separate between the source and drain regions to be formed. Selectively etch. Next, a photoresist pattern 118 is formed on the resultant region except for the NMOS transistor forming portion A using a normal photolithography process, and then a high concentration an n-type impurity ions in a dose amount of 1E15 ~ 1E16 (ions / cm 2 ) injection and remove the resist pattern 118.

제 5 단계로서, 도 2e에 도시된 바와 같이, 통상의 사진식각공정을 이용하여 PMOS 트랜지스터 형성부(B)를 제외한 나머지 영역의 상기 결과물 상에 포토레지스트 패턴(120)을 형성한 뒤, 이를 마스크로 이용하여 상기 기판(100) 내부로 고농도 p형 불순물을 1E15 ~ 1E16 (ions/cm2)의 도즈량으로 이온주입한 다음, 레지스트 패턴(120)을 제거한다.As a fifth step, as shown in FIG. 2E, a photoresist pattern 120 is formed on the resultant region except for the PMOS transistor forming portion B using a normal photolithography process, It will be the substrate 100 inside the ion high-concentration p-type impurity in a dose amount of 1E15 ~ 1E16 (ions / cm 2 ) injection to remove the resist pattern 120 used as a.

제 6 단계로서, 도 2f에 도시된 바와 같이 열처리를 실시하여 NMOS 트랜지스터 형성부(A)의 게이트 전극(108a)과 제 2 폴리실리콘막(114)은 고농도 n형 불순물로 도핑하고, PMOS 트랜지스터 형성부(B)의 게이트 전극(108a)과 제 2 폴리실리콘막(114)은 고농도 p형 불순물로 도핑한다. 이 과정에서, NMOS 트랜지스터 형성부(A)의 기판(100) 내에는 제 2 폴리실리콘막(114) 내에 도핑된 불순물의 아웃디퓨전(outdiffusion)에 의해 상기 스페이서(112)에 셀프얼라인(self-aligned)되는 n+형의 소스·드레인 영역(122a)이 형성되고, PMOS 트랜지스터 형성부(B)의 n웰(102) 내에는 제 2 폴리실리콘막(114) 내에 도핑된 불순물의 아웃디퓨전에 의해 상기 스페이서(112)에 셀프얼라인되는 p+형의 소스·드레인 영역(122b)이 형성된다. 이어, 상기 결과물 상에 절연막(124)을 형성하고 이를 평탄화한 다음, 필드 산화막(104) 상의 폴리실리콘막(114) 표면이 일부 노출되도록 상기 절연막(124)을 선택식각하여 콘택 홀(h)을 형성한다. 그후, 상기 콘택 홀(h)을 포함한 절연막(124) 상의 소정 부분에 콘택 배선(126)을 형성하므로써, 본 공정 진행을 완료한다. 2F, the gate electrode 108a and the second polysilicon film 114 of the NMOS transistor forming portion A are doped with a high-concentration n-type impurity, and the PMOS transistor formation The gate electrode 108a of the portion B and the second polysilicon film 114 are doped with a high concentration p-type impurity. In this process, in the substrate 100 of the NMOS transistor forming portion A, a self-aligning process is performed on the spacer 112 by outdiffusion of doped impurities in the second polysilicon film 114, type source and drain regions 122a are formed in the second polysilicon film 114 by the out diffusion of impurities doped into the second polysilicon film 114 in the n well 102 of the PMOS transistor formation portion B, A p + -type source / drain region 122b which is self-aligned with the spacer 112 is formed. The insulating film 124 is formed on the resultant product and is planarized. The insulating film 124 is selectively etched to partially expose the surface of the polysilicon film 114 on the field oxide film 104 to form the contact hole h . Then, the contact wiring 126 is formed on a predetermined portion of the insulating film 124 including the contact hole h to complete the process.

이와 같이 공정을 진행할 경우, 콘택 홀(h)이 실리콘 기판이 아닌 폴리실리콘막(114) 상에 형성되므로, 소스·드레인 영역(122a),(122b) 형성시 콘택 홀 사이즈를 고려할 필요가 없게 되고, 그 결과 소스·드레인 영역의 면적을 기존보다 작게 가져갈 수 있게 된다. Since the contact hole h is formed on the polysilicon film 114 instead of the silicon substrate, it is not necessary to consider the contact hole size when the source / drain regions 122a and 122b are formed As a result, the area of the source / drain region can be made smaller than the conventional one.

이로 인해, 소스·드레인 영역과 기판(또는 웰) 간의 접합 면적을 기존보다 줄일 수 있게 되므로, n+형의 소스·드레인 영역(122a)과 기판(100) 간 그리고 p+형의 소스·드레인 영역(122b)과 n웰(102) 간에 형성되는 기생 커패시턴스를 종래보다 감소시킬 수 있게 되고, 트랜지스터의 사이즈를 줄일 수 있다는 부가적인 효과 또한 얻을 수 있게 된다. Therefore, the junction area between the source / drain region and the substrate (or the well) can be reduced compared to the conventional structure. Therefore, the n + type source / drain region 122a and the substrate 100 and the p + ) And the n-type well 102 can be reduced compared to the prior art, and the additional effect of reducing the size of the transistor can also be obtained.

이상에서 살펴본 바와 같이 본 발명에 의하면, 소스·드레인 영역과 기판 간의 접합 면적이 감소하도록 CMOS 트랜지스터의 구조를 변경하되, 콘택 플러그가 소스·드레인 영역이 아닌 필드 산화막 상의 폴리실리콘막 상에 형성되도록 하므로 써, 기생 커패시턴스를 감소시킬 수 있게 되므로 소자 구동시 저전력 소모 및 하이 스피드 구현이 가능하게 되고, 아울러 트랜지스터의 사이즈 또한 축소시킬 수 있게 된다.
















As described above, according to the present invention, the structure of a CMOS transistor is changed so that a junction area between a source / drain region and a substrate is reduced, and a contact plug is formed on a polysilicon film on a field oxide film The parasitic capacitance can be reduced. Therefore, it is possible to realize low power consumption and high speed when driving the device, and also to reduce the size of the transistor.
















Claims (2)

n웰이 구비된 반도체 기판 상의 소자분리영역에 필드산화막을 형성하는 단계;forming a field oxide film in an element isolation region on a semiconductor substrate provided with an n-well; 상기 기판 상의 액티브영역에 게이트 산화막을 형성하는 단계; Forming a gate oxide film in an active region on the substrate; 상기 게이트 산화막 상의 소정 부분에 게이트 전극을 형성하는 단계; Forming a gate electrode on a predetermined portion of the gate oxide film; NMOS 트랜지스터 형성부의 상기 게이트 전극 양 에지측의 상기 기판 내에는 n-LDD 영역을 형성하고, PMOS 트랜지스터 형성부의 상기 게이트 전극 양 에지측의 상기 n웰 내에는 p- LDD 영역을 형성하는 단계; Forming an n-LDD region in the substrate on the edge side of both the gate electrodes of the NMOS transistor forming portion and forming a p-LDD region in the n-well on the edge side of the gate electrode of the PMOS transistor forming portion; 상기 기판 상의 액티브영역이 노출되도록 상기 게이트 전극의 양 에지측에 절연 스페이서를 형성하는 단계;Forming an insulating spacer on both edge sides of the gate electrode so that an active region on the substrate is exposed; 상기 결과물 상에 불순물이 도핑되지 않은 폴리실리콘막과 포토레지스트막을 순차 적층한 후, 상기 게이트 전극 표면이 노출되도록 이를 에치백하고, 잔존 포토레지스트막을 제거하는 단계;Depositing an impurity-doped polysilicon film and a photoresist film sequentially on the resultant, sequentially etching the exposed surface of the gate electrode and removing the remaining photoresist film; 상기 필드 산화막 상의 폴리실리콘막을 선택식각하는 단계; Selectively etching a polysilicon film on the field oxide film; NMOS 트랜지스터 형성부의 상기 결과물 상으로 고농도 n형 불순물을 이온주입하고, PMOS 트랜지스터 형성부의 상기 결과물 상으로는 고농도 p형 불순물을 이온주입하는 단계; 및 Implanting a high-concentration n-type impurity into the resultant structure of the NMOS transistor formation portion and implanting a high-concentration p-type impurity into the resultant structure of the PMOS transistor formation portion; And 열처리를 실시하여, NMOS 트랜지스터 형성부의 상기 폴리실리콘막은 고농도 n형 불순물로 그리고 PMOS 트랜지스터 형성부의 상기 폴리실리콘막은 고농도 p형 불순물이 도핑시킴과 동시에 NMOS 트랜지스터 형성부의 기판 내에는 n+형의 소스·드레인 영역을 그리고 PMOS 트랜지스터 형성부의 기판 내에는 p+형의 소스·드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 트랜지스터 제조방법. The polysilicon film of the NMOS transistor formation portion is doped with the high concentration n-type impurity and the polysilicon film of the PMOS transistor formation portion is doped with the high concentration p-type impurity. At the same time, in the substrate of the NMOS transistor formation portion, And forming ap + -type source / drain region in the substrate of the PMOS transistor forming portion. 제 1항에 있어서, 상기 열처리 단계 이후에 The method according to claim 1, wherein after the heat treatment step 상기 결과물 상에 절연막을 형성하고, 이를 평탄화하는 단계;Forming an insulating film on the resultant and planarizing the insulating film; 상기 필드 산화막 상의 상기 폴리실리콘막 표면이 노출되도록 상기 절연막을 식각하여 콘택 홀을 형성하는 단계;Forming a contact hole by etching the insulating film so that the surface of the polysilicon film on the field oxide film is exposed; 상기 콘택 홀을 포함한 상기 절연막 상의 소정 부분에 콘택 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 트랜지스터 제조방법. And forming a contact wiring on a predetermined portion of the insulating film including the contact hole.
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