KR100226496B1 - Method of manufacturing semiconductor device - Google Patents

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서 제1도전형의 반도체기판 상에 게이트산화막, 다결정실리콘과 실리콘산화물을 형성하는 공정과, 상기 실리콘산화물 상에 게이트영역을 한정하는 강광막을 형성하고 상기 감광막을 마스크로 사용하여 상기 실리콘 산화물을 상기 게이트영역 이외에서 소정 두께가 남도록 등방성식각하고 계속해서 잔류하는 상기 실리콘산화물 및 다결정실리콘을 이방성식각하여 실리콘산화물과 게이트를 한정하는 공정과, 상기 감광막을 제거하고 상기 반도체 기판의 노출된 부분에 제2 도전형의 불순물을 고농도로 이온주입하여 고농도영역을 형성하는 공정과, 상기 잔류하는 실리콘산화물 및 상기 게이트를 유사한 식각 선택비로 에치백하여 상기 실리콘산화물의 형상을 상기 게이트에 전사시키는 공정과, 상기 게이트를 마스크로 사용하여 상기 제 2 도전형의 불순물로 상기 고농도 영역을 에워싸는 저농도영역을 형성하는 공정을 구비한다. 따라서, 고농도영역과 저농도영역을 마스크의 두께를 변화시켜 형성하므로 공정 수를 줄일 수 있으며 저농도영역에 의해 반도체기판과 고농도 영역이 접합을 이루는 것을 방지하여 접합 브레이크다운 전압을 증가시킬 수 있고, 또한, 게이트의 양측을 식각하므로 이 후에 형성하는 층들의 평탄화가 용이한 잇점이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, comprising: forming a gate oxide film, polycrystalline silicon, and silicon oxide on a semiconductor substrate of a first conductivity type; and forming a strong light film defining a gate region on the silicon oxide; Isotropically etching the silicon oxide using a mask as a mask to leave a predetermined thickness other than the gate region, and subsequently anisotropically etching the remaining silicon oxide and polycrystalline silicon, and removing the photoresist film. Forming a high concentration region by implanting impurities of a second conductivity type into the exposed portion of the semiconductor substrate at a high concentration; and etching back the remaining silicon oxide and the gate at a similar etching selectivity to form a shape of the silicon oxide. Transferring the gate to the gate; Using a bit as a mask, an impurity of the second conductivity type having a step of forming a lightly doped region surrounding the heavily doped region. Therefore, since the high concentration region and the low concentration region are formed by changing the thickness of the mask, the number of processes can be reduced, and the junction breakdown voltage can be increased by preventing the semiconductor substrate and the high concentration region from joining by the low concentration region. Since both sides of the gate are etched, there is an advantage in that planarization of later formed layers is easy.

Description

반도체장치의 제조방법Manufacturing Method of Semiconductor Device

본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, LDD(Lightly Doped Drain) 구조를 갖는 반도체장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a LDD (Lightly Doped Drain) structure.

반도체장치가 고집적화 됨에 따라 각각의 셀은 미세해져 채널의 길이가 짧아진다. 이와 같이 채널의 길이가 짧은 단채널 소자에서는 소오스영역과 드레인 영역이 이격 거리가 짧으므로 게이트에 바이어스가 인가되지 않은 상태에서도 소오스영역과 드레인 영역이 전기적으로 연결되는 단채널 효과 및 펀치쓰루(punchthrough)가 일어난다. 그러므로, 단 채널 효과 및 펀치쓰루를 억제하기 위해 LDD 등과 같이 드레인 구조를 변화시킨 구조를 사용하여야 한다.As semiconductor devices become more integrated, each cell becomes finer and the channel length becomes shorter. As described above, in a short channel device having a short channel length, the source region and the drain region have a short separation distance, so that a short channel effect and punchthrough are electrically connected between the source region and the drain region even when no bias is applied to the gate. Happens. Therefore, in order to suppress short channel effects and punch-through, a structure in which the drain structure is changed such as LDD should be used.

도 1(a) 내지 (c)는 종래 기술에 따른 반도체장치의 제조공정도이다.1A to 1C are manufacturing process diagrams of a semiconductor device according to the prior art.

도 1(a)를 참조하면, P형의 반도체기판(11) 표면의 소정 부분에 LOCOS(local Oxidation of Silicon) 등의 통상의 산택산화방법에 의해 필드산화막(13)을 형성하여 소자의 활성 영역을 한정한다.Referring to FIG. 1A, a field oxide film 13 is formed on a predetermined portion of a surface of a P-type semiconductor substrate 11 by a conventional pickling oxidation method such as local oxide of silicon (LOCOS) to form an active region of a device. To qualify.

도 1(b)를 참조하면, 반도체기판(11)의 표면을 열산화하여 게이트산화막(15)을 형성하고, 이 필드산화막(13) 및 게이트산화막(15)의 상부에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 다결정 실리콘을 증착한다. 그리고 다결정 실리콘층을 게이트산화막(15)도 포함되도록 포토리쏘그래피(photolithography) 방법으로 패터닝한다. 이 때, 상기 제거되지 않는 다결정실리콘은 게이트(17)가 된다. 그리고, 게이트(17)를 마스크로 이용하여 반도체기판(11)에 반대 도전형인 N형의 불순물을 저농도로 이온주입하여 LDD구조를 형성하기 위한 저농도영역(19)을 형성한다. 상기에서, 게이트(17) 하부, 즉, 저농도영역(19) 사이의 반도체기판(11)의 표면은 채널영역이 된다.Referring to FIG. 1B, a gate oxide film 15 is formed by thermally oxidizing a surface of the semiconductor substrate 11, and chemical vapor deposition is formed on the field oxide film 13 and the gate oxide film 15. Deposition: Hereinafter, polycrystalline silicon is deposited by a CVD method. The polycrystalline silicon layer is patterned by photolithography so that the gate oxide film 15 is also included. At this time, the non-removed polysilicon becomes the gate 17. Then, using the gate 17 as a mask, a low concentration region 19 for forming an LDD structure is formed by ion implanting N-type impurities of opposite conductivity into the semiconductor substrate 11 at low concentration. In the above, the surface of the semiconductor substrate 11 under the gate 17, that is, between the low concentration regions 19, becomes a channel region.

도 1(c)를 참조하면, 상술한 구조의 전 표면에 CVD 방법으로 산화물을 증착하고, 이 증착된 산화물을 에치백(etchback)하여 게이트(17)의 측면에 측벽(21)을 형성한다. 그리고, 상기 게이트(17)와 측벽(21)을 마스크로 사용하여 상기 반도체기판(11)에 N형의 불순물을 고농도로 이온 주입하여 저농도영역(19)의 소정 부분과 중첩되어 소오스 및 드레인 영역으로 이용되는 고농도영역(23)을 형성한다.Referring to FIG. 1C, an oxide is deposited on the entire surface of the structure described above by a CVD method, and the sidewall 21 is formed on the side of the gate 17 by etching back the deposited oxide. N-type impurities are implanted at high concentration into the semiconductor substrate 11 using the gate 17 and the sidewall 21 as masks, and overlap with a predetermined portion of the low concentration region 19 to form source and drain regions. The high concentration region 23 used is formed.

그러나, 상술한 종래 기술에 따른 반도체장치의 제조 방법은 저농도영역 형성 후 고농도영역을 형성하기 위해 측벽을 형성하여야 하므로 공정이 복잡해지는 문제점이 있었다. 또한, 반도체기판과 고농도영역이 접합을 이루므로 낮은 전압에 의해 접합 브레이크다운(junction breakdown)이 쉽게 발생되는 문제점이 있었다.However, the semiconductor device manufacturing method according to the related art described above has a problem in that the process is complicated because sidewalls must be formed to form a high concentration region after the formation of the low concentration region. In addition, since the semiconductor substrate and the high concentration region form a junction, a junction breakdown easily occurs due to a low voltage.

따라서, 본 발명의 목적은 고농도영역과 저농도영역을 게이트의 두께차에 의해 형성하여 공정의 수를 줄일 수 있는 반도체장치의 제조 방법을 제공함에 있다.Accordingly, it is an object of the present invention to provide a method for manufacturing a semiconductor device which can reduce the number of processes by forming a high concentration region and a low concentration region by the thickness difference of a gate.

본 발명의 다른 목적은 반도체기판과 고농도영역이 접합을 이루는 것을 방지하여 접합 브레이크다운 전압을 증가시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device which can increase the junction breakdown voltage by preventing the semiconductor substrate and the high concentration region from forming a junction.

본 발명의 또 다른 목적은 게이트의 양측을 식각하여 평탄화가 용이한 반도체장치의 제조방법을 제공함에 있다.It is still another object of the present invention to provide a method of manufacturing a semiconductor device that is easily planarized by etching both sides of a gate.

본 발명의 또 다른 목적은 고농도영역과 저농도영역을 한 번의 이온주입 공정에 의해 형성할 수 있는 반도체장치의 제조방법을 제공함에 있다.It is still another object of the present invention to provide a method for manufacturing a semiconductor device in which a high concentration region and a low concentration region can be formed by one ion implantation process.

제1a도 내지 c도는 종래 기술에 따른 반도체장치의 제조공정도1A to C are manufacturing process diagrams of a semiconductor device according to the prior art.

제2a도 내지 d도는 본 발명의 일 실시예에 따른 반도체장치의 제조 공정도2a to d are manufacturing process diagrams of a semiconductor device according to an embodiment of the present invention.

제3a도 내지 b도는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 공정도3A to 3B are a manufacturing process diagram of a semiconductor device according to another embodiment of the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

31 : 반도체기판 33 : 필드산화막31: semiconductor substrate 33: field oxide film

35 : 게이트산화막 37 : 게이트35: gate oxide film 37: gate

39 : 산화막 41 : 감광막39: oxide film 41: photosensitive film

43 : 고농도영역 45 : 저농도영역43: high concentration region 45: low concentration region

상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상에 게이트산화막을 형성하고 이 게이트산화막에 불순물이 도핑된 다결정실리콘과 실리콘산화물을 증착하는 공정과, 상기 실리콘산화물 상에 게이트영역을 한정하는 감광막을 형성하는 공정과, 상기 감광막을 마스크로 사용하여 상기 실리콘산화물을 상기 게이트영역 이외에서 소정 두께가 남도록 등방성식각하는 공정과, 상기 감광막을 마스크로 사용하여 잔류하는 상기 실리콘산화물 및 다결정실리콘을 이방성식각하여 실리콘산화물과 게이트를 한정하는 공정과, 상기 감광막을 제거하고 상기 잔류하는 실리콘산화물을 마스크로 사용하여 상기 반도체기판의 노출된 부분에 제 2 도전형의 불순물을 고농도로 이온 주입하여 고농도영역을 형성하는 공정과, 상기 잔류하는 실리콘산화물 및 상기 게이트를 식각 선택비가 유사한 에천트를 사용하여 상기 실리콘산화물이 제거되어 형상이 상기 게이트에 전사되도록 에치백하는 공정과, 상기 게이트를 마스크로 사용하여 상기 반도체기판의 노출된 부분에 제 2 도전형의 불순물을 저농도로 주입하여 상기 고농도영역을 에워싸는 저농도영역을 형성하는 공정을 구비한다.A method of manufacturing a semiconductor device according to the present invention for achieving the above objects comprises the steps of forming a gate oxide film on a semiconductor substrate of a first conductivity type and depositing polycrystalline silicon and silicon oxide doped with impurities in the gate oxide film; Forming a photoresist film defining a gate region on the silicon oxide; isotropically etching the silicon oxide so that a predetermined thickness remains other than the gate region by using the photoresist film as a mask; and remains by using the photoresist film as a mask. Anisotropically etching the silicon oxide and polycrystalline silicon, and defining the silicon oxide and the gate; removing the photoresist film and using the remaining silicon oxide as a mask, the second conductivity type impurity on the exposed portion of the semiconductor substrate. Ion implantation at high concentration to form a high concentration region And etching the remaining silicon oxide and the gate using an etchant having similar etching selectivity to remove the silicon oxide so that the shape is transferred to the gate, and using the gate as a mask. And implanting impurities of a second conductivity type in low concentration into the exposed portion to form a low concentration region surrounding the high concentration region.

이하, 첨부한 도면을 참조보하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2(a) 내지 (d)는 본 발명에 따른 반도체장치의 제조공정도이다.2 (a) to 2d are manufacturing process diagrams of a semiconductor device according to the present invention.

도 2(a)를 참조하면, P형의 반도체기판(31) 표면의 소정 부분에 LOCOS 등의 선택산화방법에 의해 필드산화막(33)을 형성하여 소자의 활성영역과 필드영역을 한정한다.Referring to FIG. 2A, a field oxide film 33 is formed on a predetermined portion of the surface of a P-type semiconductor substrate 31 by a selective oxidation method such as LOCOS to define an active region and a field region of the device.

도 2(b)를 참조하면, 반도체기판(31)의 표면을 50~150Å 정도의 두께로 열산화하여 게이트산화막(35)을 형성한다. 그리고, 게이트산화막(35) 상에 불순물이 도핑된 다결정실리콘층(37)과 산화막(39)을 각각의 화학기상증착(Chemical Vapor Deposition : CVD) 방법으로 형성한다. 상기에서, 다결정실리콘층(37)과 산화막(39)을 2000~3000Å 정도의 두께로, 산화막(39)을 1500~2000Å 정도의 두께로 증착하여 형성한다. 산화막(39) 상에 감광막(41)을 도포하고 노광 및 현상에 의해 패터닝하여 게이트영역을 한정한다. 그리고, 감광막(41)을 마스크로 사용하여 산화막(39)을 게이트영역 이외에서 500~1000Å 정도의 두께가 남도록 습식방법으로 등방성식각한다.Referring to FIG. 2 (b), the gate oxide film 35 is formed by thermally oxidizing the surface of the semiconductor substrate 31 to a thickness of about 50 to 150 Å. Then, the polysilicon layer 37 and the oxide film 39 doped with impurities on the gate oxide film 35 are formed by chemical vapor deposition (CVD). In the above, the polysilicon layer 37 and the oxide film 39 are formed by depositing a thickness of about 2000 to 3000 GPa and the oxide film 39 to a thickness of about 1500 to 2000 GPa. The photoresist film 41 is coated on the oxide film 39 and patterned by exposure and development to define a gate region. Then, using the photosensitive film 41 as a mask, the oxide film 39 is isotropically etched by a wet method so that a thickness of about 500 to 1000 mV remains outside the gate region.

도 2(c)를 참조하면, 감광막(41)을 마스크로 사용하여 잔류하는 산화막(39) 및 다결정실리콘층(37)을 반응성이온식각(Reactive Ion Etching : 이하, RLE라 칭함) 등의 건식방법으로 이방성식각한다. 이 때, 잔류하는 산화막(39)은 가운데 부분이 두껍고 양측 부분이 식각되어 얇게 형성된다. 상기에서, 감광막(41) 하부에 잔류하는 다결정실리콘층(37)은 게이트가 된다. 감광막(41)을 제거한다. 그리고, 산화막(39)을 마스크로 사용하여 반도체기판(31)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형 불순물을 1 × 1015∼ 5 × 1015/㎠의 도우즈와 30 ~ 50 KeV의 에너지로 주입하여 소오스 및 드레인영역으로 이용되는 고농도영역(43)을 형성한다.Referring to FIG. 2 (c), a dry method such as reactive ion etching (hereinafter referred to as RLE) for the remaining oxide film 39 and polycrystalline silicon layer 37 using the photosensitive film 41 as a mask. Anisotropically etch. At this time, the remaining oxide film 39 is thick in the middle portion, and both portions are etched to form a thin layer. In the above, the polysilicon layer 37 remaining under the photosensitive film 41 becomes a gate. The photosensitive film 41 is removed. Then, using an oxide film 39 as a mask, a N-type impurity such as phosphorus (P) or arsenic (As) is applied to the exposed portions of the semiconductor substrate 31 in a range of 1 × 10 15 to 5 × 10 15 / cm 2. The high concentration region 43 used as the source and drain regions is formed by implanting with a 30-30 keV energy.

도 2(d)를 참조하면, 산화막(39) 및 게이트(37)를 HF 또는 암모니아 등의 가스와 같이 식각 선택비가 유사한 에천트(etchant)를 사용하는 RIE 또는 플라즈마 식각 등으로 에치백한다. 이 때, 산화막(39)이 모두 제거되도록 에치백하는 데, 게이트(37)는 산화막(39)의 형상이 전사되어 양측은 500~1000Å 정도의 두께를 갖는다.Referring to FIG. 2 (d), the oxide film 39 and the gate 37 are etched back by RIE or plasma etching using an etchant having similar etching selectivity such as gas such as HF or ammonia. At this time, the oxide film 39 is etched back so that all of the oxide film 39 is removed. The gate 37 has a shape of the oxide film 39 that is transferred, and both sides thereof have a thickness of about 500 to 1000 kPa.

그리고, 게이트(37)를 마스크로 사용하여 반도체기판(31)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형 불순물을 1 × 1013∼ 5 × 1013/㎠의 도우즈와 80~150KeV의 에너지로 주입하여 고농도영역(43) 형성시 주입되는 불순물 이온은 주입에너지에 의해 저농도 영역(45)이 고농도 영역(43)보다 수직방향으로 더 깊게 형성될 뿐 아니라 게이트(37) 양측의 식각된 부분을 관통하여 형성된다. 그러므로, 고농도 영역(43)은 저농도영역(45)에 의해 에워싸이도록 형성되어 반도체기판(31)과 접합을 이루지 않게 된다.Then, using a gate 37 as a mask, N-type impurities such as phosphorus (P) or asic (As), etc., are applied to the exposed portions of the semiconductor substrate 31 in a range of 1 × 10 13 to 5 × 10 13 / cm 2. The impurity ions implanted when the high concentration region 43 is formed by implanting with energy of 80-150 KeV and the low concentration region 45 is formed deeper in the vertical direction than the high concentration region 43 by the implantation energy, as well as the gate 37. It is formed through the etched portions on both sides. Therefore, the high concentration region 43 is formed to be surrounded by the low concentration region 45 so as not to be bonded to the semiconductor substrate 31.

상술한 바와 같이 본 발명의 일 실시예에 따른 반도체장치의 제조방법은 고농도영역과 저농도영역을 산화막 및/또는 게이트로 이루어지는 마스크 두께 차에 의해 형성할 수 있고, 저농도 영역을 고농도 영역을 에워싸도록 형성하므로 반도체기판과 고농도영역이 접합을 이루지 않도록 한다. 또한, 게이트의 양측을 식각하므로 이 후에 형성하는 층들의 평탄화가 용이하다.As described above, in the method of manufacturing a semiconductor device according to an embodiment of the present invention, a high concentration region and a low concentration region may be formed by a mask thickness difference consisting of an oxide film and / or a gate, and the low concentration region may surround the high concentration region. As a result, the semiconductor substrate and the high concentration region are not bonded to each other. In addition, since both sides of the gate are etched, it is easy to planarize subsequent layers.

도 3(a) 내지 (b)는 본 발명의 다른 실시예에 따른 반도체장치의 제조 공정도이다.3A to 3B are manufacturing process diagrams of a semiconductor device according to another embodiment of the present invention.

도 3(a)를 참조하면, 도 2(b) 공정 후 감광막(41)을 마스크로 사용하여 잔류하는 산화막(39) 및 다결정실리콘층(37)을 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 등의 건식방법으로 등방성식각한다. 이 때, 잔류하는 산화막(39)은 가운데 부분이 두껍고 양측 부분이 식각되어 얇게 형성된다. 상기에서, 감광막(41) 하부에 잔류하는 다결정실리콘층(37)은 게이트가 된다. 감광막(41)을 제거한다.Referring to FIG. 3 (a), the remaining oxide film 39 and the polysilicon layer 37 using the photosensitive film 41 as a mask after the process of FIG. 2 b are reactive ion etching (hereinafter referred to as RIE). Isotropic etching by dry method. At this time, the remaining oxide film 39 is thick in the middle portion, and both portions are etched to form a thin layer. In the above, the polysilicon layer 37 remaining under the photosensitive film 41 becomes a gate. The photosensitive film 41 is removed.

도 3(b)를 참조하면, 산화막(39) 및 게이트(37)를 HF 또는 암모니아 등의 가스와 같이 식각 선택비가 유사한 에천트(etchant)를 사용하는 RIE 또는 플라즈마 식각 등으로 에치백한다. 이 때, 산화막(39)이 모두 제거되도록 에치백하는데, 게이트(37)는 산화막(37)의 형상이 전사되어 양측은 500~1000Å 정도의 두께를 갖는다. 그리고, 게이트(37)를 마스크로 사용하여 반도체기판(31)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형 불순물을 1 × 1015∼ 5 × 1015/㎠의 도우즈와 50~80KeV 에너지로 주입하여 소오스 및 드레인 영역으로 이용되는 고농도영역(43)을 형성한다. 이 때, 게이트(37) 양측의 식각된 부분으로 주입되는 불순물 이온은 주입 에너지에 의해 게이트(37) 또는 게이트산화막(35)에 분포되어 주입된 이온을 활성화시키는 열처리공정에 의해 반도체기판(31)에 저농도로 확산되므로 게이트(37)와 중첩되는 저농도영역(45)도 형성된다.Referring to FIG. 3B, the oxide layer 39 and the gate 37 are etched back using RIE or plasma etching using an etchant having similar etching selectivity such as gas such as HF or ammonia. At this time, the oxide film 39 is etched back so that all of the oxide film 39 is removed. The shape of the oxide film 37 is transferred so that the gate 37 has a thickness of about 500 to 1000 kPa. Then, using a gate 37 as a mask, N-type impurities such as phosphorus (P) or asic (As), etc., are applied to the exposed portions of the semiconductor substrate 31 with a dough of 1 × 10 15 to 5 × 10 15 / cm 2. And a high concentration region 43 used as a source and a drain region by implanting with a 50 to 80 KeV energy. At this time, the impurity ions implanted into the etched portions on both sides of the gate 37 are distributed to the gate 37 or the gate oxide film 35 by the implantation energy, and then the semiconductor substrate 31 is subjected to a heat treatment process to activate the implanted ions. The low concentration region 45 overlapping with the gate 37 is also formed because it diffuses at a low concentration.

상술한 바와 같이 본 발명의 다른 실시예에 따른 반도체장치의 제조방법은 게이트 양측의 식각된 부분으로 주입되는 불순물이 이온이 게이트 또는 게이트산화막에 분포되도록 이온 주입하여 고농도영역을 형성함과 동시에 주입된 이온을 활성화시키는 열처리 공정에 의해 반도체기판에 저농도로 확산되도록 하여 저농도영역을 형성한다.As described above, in the method of fabricating a semiconductor device according to another embodiment of the present invention, impurities implanted into the etched portions on both sides of the gate are ion-implanted so that ions are distributed in the gate or gate oxide film to form a high concentration region and simultaneously. A low concentration region is formed by diffusing the semiconductor substrate at low concentration by a heat treatment process for activating ions.

따라서, 본 발명은 고농도영역과 저농도영역을 마스크의 두께를 변화시켜 형성하여 공정 수를 줄일 수 있으며, 또한, 저농도영역에 의해 반도체기판과 고농도영역이 접합을 이루는 것을 방지하여 접합 브레이크다운 전압을 증가시킬 수 있는 잇점이 있다. 그리고, 게이트의 양측을 식각하므로 이후에 형성하는 평탄화가 용이한 잇점이 있다.Therefore, the present invention can reduce the number of processes by forming the high concentration region and the low concentration region by changing the thickness of the mask, and also increase the junction breakdown voltage by preventing the semiconductor substrate and the high concentration region from being bonded by the low concentration region. There is an advantage to this. And since both sides of the gate are etched, there is an advantage that the planarization to be formed later is easy.

Claims (10)

제 1 도전형의 반도체기판 상에 게이트산화막을 형성하고 이 게이트산화막에 불순물이 도핑된 다결정실리콘과 실리콘산화물을 증착하는 공정과, 상기 실리콘산화물 상에 게이트영역을 한정하는 감광막을 형성하는 공정과, 상기 감광막을 마스크로 사용하여 상기 실리콘산화물을 상기 게이트영역 이외에서 소정 두께가 남도록 등방성식각하는 공정과, 상기 감광막을 마스크로 사용하여 잔류하는 상기 실리콘산화물 및 다결정실리콘을 이방성식각하여 실리콘산화물과 게이트를 한정하는 공정과, 상기 감광막을 제거하고 상기 잔류하는 실리콘산화물을 마스크로사용하여 상기 반도체기판의 노출된 부분에 제 2 도전형의 불순물을 고농도로 이온 주입하여 고농도영역을 형성하는 공정과, 상기 잔류하는 실리콘산화물 및 상기 게이트를 식각 선택비가 유사한 에천트를 사용하여 상기 실리콘산화물이 제거되어 형상이 상기 게이트에 전사되도록 에치백하는 공정과, 상기 게이트를 마스크로 사용하여 상기 반도체기판의 노출된 부분에 제 2 도전형의 불순물을 저농도로 이온 주입하여 상기 고농도영역을 에워싸는 저농도영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.Forming a gate oxide film on the semiconductor substrate of a first conductivity type, depositing polycrystalline silicon and silicon oxide doped with impurities in the gate oxide film, forming a photoresist film defining a gate region on the silicon oxide; Isotropically etching the silicon oxide using a photosensitive film as a mask to leave a predetermined thickness outside the gate region; and anisotropically etching the remaining silicon oxide and polycrystalline silicon using the photosensitive film as a mask to form a silicon oxide and a gate. Forming a high concentration region by removing the photosensitive film and ion implanting impurities of a second conductivity type into the exposed portion of the semiconductor substrate at high concentration using the remaining silicon oxide as a mask; Silicon oxide and the gate etch selectivity Etching the silicon oxide to remove the silicon oxide using a etchant to transfer the shape to the gate; and using a gate as a mask to ionize impurities of a second conductivity type in the exposed portion of the semiconductor substrate at low concentration. And a step of forming a low concentration region surrounding the high concentration region by implantation. 청구항1에 있어서, 상기 불순물이 도핑된 다결정실리콘과 실리콘산화물을 각각 2000~3000Å 1500~2000Å 두께로 형성하는 반도체장치의 제조방법.The method of claim 1, wherein the impurity-doped polysilicon and silicon oxide are formed to have a thickness of 2000 to 3000 Å 1500 to 2000 Å, respectively. 청구항1에 있어서, 상기 실리콘산화물을 500~1000Å의 두께가 남도록 습식 방법으로 등방성식각하는 반도체장치의 제조방법.The method of claim 1, wherein the silicon oxide is isotropically etched by a wet method so that a thickness of 500 to 1000 GPa remains. 청구항1에 있어서, 상기 고농도영역을 상기 제 2 도전형의 불순물을 1 × 1015∼ 5 × 1015/㎠의 도우즈와 30~50KeV의 에너지로 주입하여 형성하는 반도체장치의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the high concentration region is formed by implanting impurities of the second conductivity type with a dose of 1 × 10 15 to 5 × 10 15 / cm 2 and energy of 30 to 50 KeV. 청구항1에 있어서, 상기 실리콘산화물 및 게이트를 HF 또는 암모니아의 가스와 에치백하는 반도체장치의 제조방법.The method of claim 1, wherein the silicon oxide and the gate are etched back with a gas of HF or ammonia. 청구항5에 있어서, 상기 게이트를 양측이 500_1000Å의 두께가 남도록 에치백하는 반도체장치의 제조방법.The method of manufacturing a semiconductor device according to claim 5, wherein the gate is etched back such that both sides thereof have a thickness of 500_1000 Å. 청구항1에 있어서, 상기 저농도영역을 상기 제 2 도전형의 불순물을 1 × 1013∼ 5 × 1013/㎠의 도우즈와 80~150KeV의 에너지로 주입하여 형성하는 반도체장치의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the low concentration region is formed by implanting impurities of the second conductivity type into doses of 1 × 10 13 to 5 × 10 13 / cm 2 and energy of 80 to 150 KeV. 제 1 도전형의 반도체기판 상에 게이트산화막을 형성하고 이 게이트산화막에 불순물이 도핑된 다결정실리콘과 실리콘 산화물을 증착하는 공정과, 상기 실리콘산화물 상에 게이트영역을 한정하는 감광막을 형성하는 공정과, 상기 감광막을 마스크로 사용하여 상기 실리콘산화물을 상기 게이트영역 이외에서 소정 두께가 남도록 등방성식각하는 공정과, 상기 감광막을 마스크로 사용하여 잔류하는 상기 실리콘산화물 및 다결정실리콘을 이방성식각하여 실리콘산화물과 상기 게이트를 한정하는 공정과, 상기 감광막을 제거하고 상기 잔류하는 실리콘산화물과 상기 게이트를 상기 실리콘산화물이 제거되도록 식각 선택비가 유사한 에천트로 에치백하는 공정과, 상기 게이트를 마스크로 사용하여 상기 반도체기판의 노출된 부분에 제 2 도전형의 불순물을 고농도로 이온 주입하여 고농도영역을 형성함과 동시에 상기 게이트와 소정 부분 중첩되는 저농도영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.Forming a gate oxide film on the first conductive semiconductor substrate and depositing polycrystalline silicon and silicon oxide doped with impurities in the gate oxide film, forming a photoresist film defining a gate region on the silicon oxide; Isotropically etching the silicon oxide using a photosensitive film as a mask to leave a predetermined thickness outside the gate region, and anisotropically etching the remaining silicon oxide and polycrystalline silicon using the photosensitive film as a mask to form a silicon oxide and the gate And etching back the remaining silicon oxide and the gate to an etchant having a similar etching selectivity to remove the silicon oxide, and exposing the semiconductor substrate using the gate as a mask. The second conductivity type impurities Forming a high concentration region by ion implantation at a high concentration and forming a low concentration region overlapping a predetermined portion of the gate. 청구항8에 있어서, 상기 고농도영역과 저농도영역을 형성하는 공정은, 상기 게이트 양측의 식각된 부분으로 주입되는 불순물 이온이 상기 게이트 또는 상기 게이트산화막에 분포되도록 상기 반도체기판의 노출된 부분에 상기 제 2 도전형의 불순물을 고농도로 이온 주입하는 단계와, 상기 반도체기판에 주입된 불순물을 활성시켜 고농도영역을 형성함과 동시에 상기 게이트 또는 상기 게이트산화막에 분포되도록 주입된 불순물이 상기 반도체기판으로 확산되어 저농도를 형성하도록 열처리하는 단계로 이루어진 반도체장치의 제조방법.The method of claim 8, wherein the forming of the high concentration region and the low concentration region comprises: forming the second portion on the exposed portion of the semiconductor substrate such that impurity ions injected into the etched portions on both sides of the gate are distributed in the gate or the gate oxide layer. Ion implantation at a high concentration into the conductive type, and the impurities implanted in the semiconductor substrate are activated to form a high concentration region, and the impurities implanted to be distributed in the gate or the gate oxide film are diffused into the semiconductor substrate to have a low concentration. Method of manufacturing a semiconductor device consisting of a step of heat treatment to form a. 청구항9에 있어서, 상기 제 2 도전형의 불순물을 1 × 1015∼ 5 × 1015/㎠의 도우즈와 50~80KeV의 에너지로 주입하는 반도체장치의 제조방법.The method of manufacturing a semiconductor device according to claim 9, wherein the second conductive impurity is implanted with doses of 1 × 10 15 to 5 × 10 15 / cm 2 and energy of 50 to 80 KeV.
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