KR100275960B1 - A method for fabricating semiconductor device - Google Patents
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Abstract
본 발명은 반도체장치에 관한 것으로서 제 1 도전형의 반도체기판 상에 소자의 활성영역을 한정하는 필드산화막을 형성하고 상기 반도체기판의 소정 부분에 제 2 도전형 웰을 형성하는 공정과, 상기 웰 및 반도체기판 상에 게이트산화막을 개재시켜 제 1 및 제 2 게이트를 형성하면서 상기 필드산화막 상에 상기 제 1 및 제 2 게이트가 연결된 다결정실리콘 패턴을 형성하는 공정과, 상기 웰과 반도체기판의 노출된 부분에 제 1 도전형의 제 1 불순물영역과 제 2 도전형의 제 2 불순물영역을 형성하는 공정과, 상술한 구조의 전 표면에 제 1 절연막을 형성하고 상기 제 1 및 제 2 불순물영역을 노출시키는 제 1 및 제 2 접촉홀을 형성하면서 상기 다결정실리콘 패턴의 소정 부분을 노출시키는 제 3 접촉홀을 형성하는 공정과, 상술한 구조의 전 표면에 제 2 절연막을 형성하고 상기 다결정실리콘 패턴이 노출되고 상기 제 1 및 제 2 접촉홀 바닥면에 잔류하도록 에치백하여 상기 제 1, 제 2 및 제 3 접촉홀의 측면에 측벽을 형성하는 공정과, 상기 다결정실리콘 패턴의 노출된 부분을 제거하여 제 1 및 제 2 게이트를 분리하고 상기 제 1 및 제 2 접촉홀 바닥면에 잔류하는 제 2 절연막을 제거하는 공정을 구비한다. 따라서, 제 1 및 제 2 게이트 패턴(49-1)(51-1) 사이의 이격 거리를 노광 한계 보다 작게 감소시킬 수 있으므로 소자의 크기를 감소시킬 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, the method comprising: forming a field oxide film defining an active region of an element on a first conductive semiconductor substrate, and forming a second conductive well on a predetermined portion of the semiconductor substrate; Forming a polysilicon pattern to which the first and second gates are connected on the field oxide layer while forming first and second gates through the gate oxide layer on the semiconductor substrate; and an exposed portion of the well and the semiconductor substrate. Forming a first impurity region of a first conductivity type and a second impurity region of a second conductivity type, forming a first insulating film on the entire surface of the structure described above, and exposing the first and second impurity regions Forming a third contact hole for exposing a predetermined portion of the polysilicon pattern while forming the first and second contact holes; and a second insulating film on the entire surface of the structure described above. Forming sidewalls on the side surfaces of the first, second and third contact holes by forming and etching back so that the polysilicon pattern is exposed and remains on the bottom surfaces of the first and second contact holes. And removing the exposed portion to separate the first and second gates and to remove the second insulating film remaining on the bottom surfaces of the first and second contact holes. Therefore, since the separation distance between the first and second gate patterns 49-1 and 51-1 can be reduced to be smaller than the exposure limit, the size of the device can be reduced.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, NMOS 트랜지스터와 PMOS 트랜지스터를 갖는 반도체장치의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having an NMOS transistor and a PMOS transistor.
일반적으로 NMOS 트랜지스터와 PMOS 트랜지스터를 갖는 반도체장치를 CMOS 트랜지스터라 한다. CMOS 트랜지스터는 NMOS 트랜지스터와 PMOS 트랜지스터가 동일한 레벨로 입력되는 신호를 반전시켜 출력하는 인버터, 또는, 스태틱 램 등을 형성한다. 상기에서 인버터를 형성하는 CMOS 트랜지스터는 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트가 길게 형성되어 워드라인으로 사용된다.In general, a semiconductor device having an NMOS transistor and a PMOS transistor is called a CMOS transistor. The CMOS transistor forms an inverter, a static RAM, or the like which inverts and outputs a signal in which the NMOS transistor and the PMOS transistor are input at the same level. In the CMOS transistor forming the inverter, the gates of the NMOS transistors and the PMOS transistors are formed to be used as word lines.
인버터를 형성하는 CMOS 트랜지스터는 다수 개가 병렬 또는 직렬로 연결되어 회로를 구성하게 된다. 상기에서 다수 개의 CMOS 트랜지스터가 병렬로 연결되면 입력되는 신호도 동일한 레벨을 가져야 하므로 게이트도 한 몸체로 연결될 수 있다.A plurality of CMOS transistors forming an inverter are connected in parallel or in series to form a circuit. When a plurality of CMOS transistors are connected in parallel, the input signals must have the same level, so that the gates can be connected to one body.
그러나, 다수 개의 CMOS 트랜지스터가 직렬로 연결되면 입력되는 신호의 레벨이 서로 다르므로 인접하는 CMOS 트랜지스터는 게이트가 서로 분리되어 한다. 그러므로, 다수 개의 CMOS 트랜지스터가 직렬로 연결되는 경우에 인접하는 CMOS 트랜지스터의 게이트는 제조 공정 중에, 즉, 게이트를 패터닝할 때나 또는 별도의 공정에 의해 분리하여야 한다.However, when a plurality of CMOS transistors are connected in series, the input signal levels are different from each other, so that adjacent CMOS transistors have their gates separated from each other. Therefore, when a plurality of CMOS transistors are connected in series, the gates of adjacent CMOS transistors must be separated during the manufacturing process, that is, when patterning the gate or by a separate process.
도 1a 내지 도 1d은 종래 기술에 따른 반도체장치의 제조 공정도이다.1A to 1D are manufacturing process diagrams of a semiconductor device according to the prior art.
도 1a를 참조하면, P형의 반도체기판(11) 상에 LOCOS(Local Oxidation of Silicon) 방법 또는 STI(Shallow Trench Isolation) 방법에 의해 소자의 활성영역을 한정하는 필드산화막(13)을 형성한다.Referring to FIG. 1A, a field oxide layer 13 is formed on a P-type semiconductor substrate 11 to define an active region of a device by a local oxide of silicon (LOCOS) method or a shallow trench isolation (STI) method.
그리고, 반도체기판(11)의 소정 부분에 N형의 불순물을 도핑하여 N웰(15)을 형성한다.The N well 15 is formed by doping N-type impurities into a predetermined portion of the semiconductor substrate 11.
도 1b를 참조하면, 반도체기판(11)의 노출된 부분에 열산화방법에 의해 게이트산화막(17)을 형성한다. 그리고, 게이트산화막(17) 및 필드산화막(13) 상에 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 후 포토리쏘그래피 방법으로 패터닝하여 제 1 및 제 2 게이트(19)(21)을 형성한다. 상기에서 제 1 및 제 2 게이트(19)(21)은 인접하는 각각의 CMOS 트랜지스터의 게이트로 사용되는 것으로 서로 연결되지 않고 각각 길게 패터닝되어 게이트산화막(17) 뿐만 아니라 필드산화막(13)에도 형성된다.Referring to FIG. 1B, the gate oxide layer 17 is formed on the exposed portion of the semiconductor substrate 11 by a thermal oxidation method. In addition, polycrystalline silicon doped with impurities on the gate oxide film 17 and the field oxide film 13 is deposited by chemical vapor deposition (hereinafter referred to as CVD), and then patterned by photolithography. And second gates 19 and 21. In the above description, the first and second gates 19 and 21 are used as gates of adjacent CMOS transistors. The first and second gates 19 and 21 are not connected to each other but long-patterned to be formed on the field oxide film 13 as well as the gate oxide film 17. .
N웰(15) 및 반도체기판(11)의 노출된 부분에 P형 및 N형의 불순물을 각각 낮은 도우즈로 이온 주입하여 각각 PMOS 트랜지스터와 NMOS 트랜지스터의 LDD(Lightly Doped Drain) 영역으로 이용되는 제 1 및 제 2 저농도영역(23)(25)을 형성한다.P-type and N-type impurities are ion-implanted into the exposed portions of the N well 15 and the semiconductor substrate 11 at low doses, respectively, to be used as lightly doped drain (LDD) regions of the PMOS transistor and the NMOS transistor, respectively. First and second low concentration regions 23 and 25 are formed.
상기에서 제 1 저농도영역(23)은 반도체기판(11) 상에 포토레지스트(도시되지 않음)을 도포하고 노광 및 현상하여 N웰(15)이 노출되도록 패터닝한 후 이 포토레지스트와 제 1 게이트(19)를 마스크로하여 P형의 불순물을 이온 주입하므로써 형성된다. 그리고, 제 2 저농도영역(25)은 제 1 저농도영역(23)을 형성할 때 사용된 포토레지스트를 제거하고, 다시, 반도체기판(11) 상에 포토레지스트(도시되지 않음)을 도포하고 노광 및 현상하여 N웰(15)에만 잔류하도록 패터닝한 후 이 포토레지스트와 제 2 게이트(21)를 마스크로하여 N형의 불순물을 이온 주입하므로써 형성된다. 그리고, 이 포토레지스트도 제거한다.The first low concentration region 23 is formed by applying a photoresist (not shown) on the semiconductor substrate 11, exposing and developing the N well 15 to be exposed, and then patterning the photoresist and the first gate ( It is formed by ion implantation of P-type impurities using 19) as a mask. Then, the second low concentration region 25 removes the photoresist used when forming the first low concentration region 23, and again, a photoresist (not shown) is applied on the semiconductor substrate 11, and the exposure and It is developed by patterning so as to remain only in the N well 15 and then implanting N-type impurities using the photoresist and the second gate 21 as a mask. This photoresist is also removed.
도 1c를 참조하면, 제 1 및 제 2 게이트(19)(21)의 측면에 측벽(27)을 형성한다. 상기에서 측벽(27)은 상술한 구조의 전 표면에 산화실리콘 등의 절연물질을 CVD라 칭함) 방법으로 증착한 후 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법으로 에치백하므로써 형성된다.Referring to FIG. 1C, sidewalls 27 are formed on side surfaces of the first and second gates 19 and 21. The side wall 27 is formed by depositing an insulating material such as silicon oxide on the entire surface of the above-described structure by CVD method and then etching back by reactive ion etching (hereinafter referred to as RIE) method. do.
N웰(15) 및 반도체기판(11)의 노출된 부분에 P형 및 N형의 불순물을 각각 높은 도우즈로 이온 주입하여 각각 제 1 및 제 2 저농도영역(23)(25)과 중첩되어 PMOS 트랜지스터와 NMOS 트랜지스터의 소오스 및 드레인영역으로 이용되는 제 1 및 제 2 고농도영역(29)(31)을 형성한다.P-type and N-type impurities are ion-implanted into the exposed portions of the N well 15 and the semiconductor substrate 11 with high doses, respectively, and overlap the first and second low concentration regions 23 and 25, respectively, to form a PMOS. First and second high concentration regions 29 and 31 used as source and drain regions of the transistor and the NMOS transistor are formed.
상기에서 제 1 고농도영역(29)은 제 1 저농도영역(23)을 형성하는 것과 동일하게 N웰(15)이 노출되도록 패터닝된 포토레지스트(도시되지 않음)을 형성하고 P형의 불순물을 높은 도우즈로 이온 주입하므로써 형성된다. 또한, 제 2 고농도영역(31)도 제 2 저농도영역(25)을 형성하는 것과 동일하게 N웰(15) 상에만 잔류하도록 패터닝된 포토레지스트(도시하지 않음)을 형성하고 N형의 불순물을 높은 도우즈로 이온 주입하므로써 형성된다. 그리고, 이 포토레지스트도 제거한다.In the above, the first high concentration region 29 forms a photoresist (not shown) patterned to expose the N well 15 in the same manner as forming the first low concentration region 23 and has a high p-type impurity. It is formed by ion implantation in a glass. In addition, the second high concentration region 31 also forms a photoresist (not shown) that is patterned to remain only on the N well 15 in the same manner as forming the second low concentration region 25 and has high N-type impurities. It is formed by ion implantation into the dose. This photoresist is also removed.
도 1d를 참조하면, 상술한 구조의 전 표면에 CVD 방법에 의해 산화실리콘을 증착하여 층간절연막(33)을 형성한다. 그리고, 층간절연막(33)을 포토리쏘그래피 방법으로 패터닝하여 제 1 고농도영역(29)을 노출시키는 제 1 접촉홀(35)과 제 2 고농도영역(31)을 노출시키는 제 2 접촉홀(37)을 형성한다. 상기에서 제 1 및 제 2 접촉홀(35)(37)은 제 1 및 제 2 고농도영역(29)(31)과 이 후에 형성될 비트라인 및 커패시터의 스토리지전극을 전기적으로 연결하기 위한 플러그(도시되지 않음)가 형성된다.Referring to Fig. 1D, silicon oxide is deposited on the entire surface of the above-described structure by CVD to form an interlayer insulating film 33. Then, the interlayer insulating layer 33 is patterned by a photolithography method to expose the first high concentration region 29 and the second contact hole 37 exposing the second high concentration region 31. To form. The first and second contact holes 35 and 37 are plugs for electrically connecting the first and second high concentration regions 29 and 31 to the storage electrodes of bit lines and capacitors to be formed thereafter. Not formed) is formed.
상술한 바와 같이 종래 기술에 반도체장치의 제조방법은 인접하는 CMOS 트랜지스터들에 입력되는 신호의 레벨이 서로 다르므로 제 1 및 제 2 게이트를 포토리쏘그래피 방법으로 길게 패터닝할 때 제 1 및 제 2 게이트 사이도 분리한다.As described above, the semiconductor device manufacturing method according to the related art has different levels of signals input to adjacent CMOS transistors, so that when the first and second gates are patterned by the photolithography method, the first and second gates are long. Separate it.
그러나, 상술한 종래의 반도체장치는 포토리쏘그래피 공정시 노광의 한계에 의해 제 1 및 제 2 게이트 사이의 이격 거리를 감소시키는 데 한계가 있어 소자의 크기를 감소시키기 어려운 문제점이 있었다.However, the above-described conventional semiconductor device has a problem in that it is difficult to reduce the size of the device because there is a limit in reducing the separation distance between the first and second gates due to the limitation of exposure in the photolithography process.
따라서, 본 발명의 목적은 제 1 및 제 2 게이트 사이의 이격 거리를 감소시켜 소자의 크기를 감소시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of reducing the size of the device by reducing the separation distance between the first and second gates.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상에 소자의 활성영역을 한정하는 필드산화막을 형성하고 상기 반도체기판의 소정 부분에 제 2 도전형 웰을 형성하는 공정과, 상기 웰 및 반도체기판 상에 게이트산화막을 개재시켜 제 1 및 제 2 게이트를 형성하면서 상기 필드산화막 상에 상기 제 1 및 제 2 게이트가 연결된 다결정실리콘 패턴을 형성하는 공정과, 상기 웰과 반도체기판의 노출된 부분에 제 1 도전형의 제 1 불순물영역과 제 2 도전형의 제 2 불순물영역을 형성하는 공정과, 상술한 구조의 전 표면에 제 1 절연막을 형성하고 상기 제 1 및 제 2 불순물영역을 노출시키는 제 1 및 제 2 접촉홀을 형성하면서 상기 다결정실리콘 패턴의 소정 부분을 노출시키는 제 3 접촉홀을 형성하는 공정과, 상술한 구조의 전 표면에 제 2 절연막을 형성하고 상기 다결정실리콘 패턴이 노출되고 상기 제 1 및 제 2 접촉홀 바닥면에 잔류하도록 에치백하여 상기 제 1, 제 2 및 제 3 접촉홀의 측면에 측벽을 형성하는 공정과, 상기 다결정실리콘 패턴의 노출된 부분을 제거하여 제 1 및 제 2 게이트를 분리하고 상기 제 1 및 제 2 접촉홀 바닥면에 잔류하는 제 2 절연막을 제거하는 공정을 구비한다.The semiconductor device manufacturing method according to the present invention for achieving the above object is to form a field oxide film defining an active region of the device on the first conductive semiconductor substrate and to form a second conductive well on a predetermined portion of the semiconductor substrate. Forming a polysilicon pattern to which the first and second gates are connected on the field oxide layer while forming first and second gates through the gate oxide layer on the well and the semiconductor substrate; Forming a first impurity region of a first conductivity type and a second impurity region of a second conductivity type in an exposed portion of the well and the semiconductor substrate; forming a first insulating film on the entire surface of the structure described above; And forming a third contact hole for exposing a predetermined portion of the polysilicon pattern while forming the first and second contact holes for exposing the second impurity region; Forming a second insulating film on the entire surface of the bath and etching back so that the polysilicon pattern is exposed and remains on the bottom surfaces of the first and second contact holes to form sidewalls on the sides of the first, second and third contact holes. And removing the exposed portions of the polysilicon pattern to separate the first and second gates and to remove the second insulating film remaining on the bottom surfaces of the first and second contact holes.
도 1a 내지 도 1d은 종래 기술에 따른 반도체장치의 제조 공정도1A to 1D are manufacturing process diagrams of a semiconductor device according to the prior art.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조 공정도2A to 2E are manufacturing process diagrams of a semiconductor device according to the present invention.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조공정도이다.2A to 2E are manufacturing process diagrams of a semiconductor device according to the present invention.
도 2a를 참조하면, P형 반도체기판(41) 상에 LOCOS 방법 또는 STI 방법에 의해 소자의 활성영역을 한정하는 필드산화막(43)을 형성한다. 그리고, 반도체기판(41)의 소정 부분에 인(P) 또는 아세닉(As) 등의 N형의 불순물을 도핑하여 N웰(45)을 형성한다.Referring to FIG. 2A, a field oxide film 43 is formed on the P-type semiconductor substrate 41 to define the active region of the device by the LOCOS method or the STI method. Then, the N well 45 is formed by doping an N-type impurity such as phosphorus (P) or an asic (As) to a predetermined portion of the semiconductor substrate 41.
도 2b를 참조하면, 반도체기판(41)의 노출된 부분에 열산화방법에 의해 게이트산화막(47)을 형성한다. 그리고, 게이트산화막(47) 및 필드산화막(43) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착한 후 포토리쏘그래피 방법으로 패터닝하여 제 1 및 제 2 게이트(49)(51)을 형성한다. 상기에서 제 1 및 제 2 게이트(49)(51)은 인접하는 각각의 CMOS 트랜지스터의 게이트로 사용된다. 그리고, 제 1 및 제 2 게이트(49)(51)은 필드산화막(43)에도 형성되는 데, 제 1 및 제 2 게이트(49)(51)은 필드산화막(43)의 소정 부분에서 분리되지 않고 다결정실리콘 패턴(52)에 의해 연결되게 패터닝된다.Referring to FIG. 2B, the gate oxide film 47 is formed on the exposed portion of the semiconductor substrate 41 by a thermal oxidation method. The first and second gates 49 and 51 are formed by depositing polycrystalline silicon doped with impurities on the gate oxide film 47 and the field oxide film 43 by CVD and then patterning the photolithography method. . In the above, the first and second gates 49 and 51 are used as gates of adjacent CMOS transistors. In addition, the first and second gates 49 and 51 are also formed in the field oxide film 43, but the first and second gates 49 and 51 are not separated from a predetermined portion of the field oxide film 43. Patterned to be connected by polysilicon pattern 52.
N웰(45) 및 반도체기판(41)의 노출된 부분에 보론(B) 또는 BF2등의 P형과 인(P) 또는 아세닉(As) 등의 N형의 불순물을 각각 낮은 도우즈로 순차적으로 이온 주입하여 각각 PMOS 트랜지스터와 NMOS 트랜지스터의 LDD 영역으로 이용되는 제 1 및 제 2 저농도영역(53)(55)을 형성한다.P-types such as boron (B) or BF 2 and N-type impurities such as phosphorus (P) or arsenic (As) are respectively deposited on the exposed portions of the N well 45 and the semiconductor substrate 41 at low doses. Ion implantation is sequentially performed to form first and second low concentration regions 53 and 55 used as LDD regions of the PMOS transistor and the NMOS transistor, respectively.
상기에서 제 1 저농도영역(53)은 반도체기판(41) 상에 포토레지스트(도시되지 않음)을 도포하고 노광 및 현상하여 N웰(45)이 노출되도록 패터닝한 후 이 포토레지스트와 제 1 게이트(49)를 마스크로하여 보론(B) 또는 BF2등의 P형의 불순물을 이온 주입하므로써 형성된다. 그리고, 제 2 저농도영역(55)은 제 1 저농도영역(53)을 형성할 때 사용된 포토레지스트를 제거하고, 다시, 반도체기판(41) 상에 포토레지스트(도시되지 않음)을 도포하고 노광 및 현상하여 N웰(45)에만 잔류하도록 패터닝한 후 이 포토레지스트와 제 2 게이트(51)를 마스크로하여 인(P) 또는 아세닉(As) 등의 N형의 불순물을 이온 주입하므로써 형성된다. 그리고, 이 포토레지스트도 제거한다.The first low concentration region 53 is formed by applying a photoresist (not shown) on the semiconductor substrate 41, and then exposing and developing the N well 45 to expose the photoresist and the first gate. 49 is formed by ion implantation of P-type impurities such as boron (B) or BF 2 . The second low concentration region 55 removes the photoresist used when the first low concentration region 53 is formed, and again, a photoresist (not shown) is applied on the semiconductor substrate 41 to expose and It is developed by patterning so as to remain only in the N well 45 and then implanting an N-type impurity such as phosphorus (P) or arsenic (As) using the photoresist and the second gate 51 as a mask. This photoresist is also removed.
도 2c를 참조하면, 제 1 및 제 2 게이트(49)(51)의 측면에 측벽(57)을 형성한다. 상기에서 측벽(57)은 상술한 구조의 전 표면에 산화실리콘 등의 절연물질을 CVD 방법으로 증착한 후 RIE 방법으로 에치백하므로써 형성된다. 그러므로, 다결정실리콘 패턴(52)의 측면에도 측벽(57)이 형성된다.Referring to FIG. 2C, sidewalls 57 are formed on side surfaces of the first and second gates 49 and 51. In the above, the side wall 57 is formed by depositing an insulating material such as silicon oxide on the entire surface of the above-described structure by CVD method and then etching back by RIE method. Therefore, sidewalls 57 are also formed on the side surfaces of the polysilicon pattern 52.
N웰(45) 및 반도체기판(41)의 노출된 부분에 상술한 P형 및 N형의 불순물을 각각 높은 도우즈로 이온 주입하여 각각 제 1 및 제 2 저농도영역(53)(55)과 중첩되어 PMOS 트랜지스터와 NMOS 트랜지스터의 소오스 및 드레인영역으로 이용되는 제 1 및 제 2 고농도영역(59)(61)을 형성한다.The above-described P-type and N-type impurities are ion-implanted into the exposed portions of the N well 45 and the semiconductor substrate 41 at high doses, respectively, to overlap the first and second low concentration regions 53 and 55, respectively. To form first and second high concentration regions 59 and 61 used as source and drain regions of the PMOS transistor and the NMOS transistor.
상기에서 제 1 고농도영역(59)은 제 1 저농도영역(53)을 형성하는 것과 동일하게 N웰(45)이 노출되도록 패터닝된 포토레지스트(도시되지 않음)을 형성하고 P형의 불순물을 높은 도우즈로 이온 주입하므로써 형성된다. 또한, 제 2 고농도영역(61)도 제 2 저농도영역(55)을 형성하는 것과 동일하게 N웰(45) 상에만 잔류하도록 패터닝된 포토레지스트(도시하지 않음)을 형성하고 N형의 불순물을 높은 도우즈로 이온 주입하므로써 형성된다. 그리고, 이 포토레지스트도 제거한다.In the above, the first high concentration region 59 forms a photoresist (not shown) patterned to expose the N well 45 in the same way as the first low concentration region 53 and forms a high-doped impurity. It is formed by ion implantation in a glass. In addition, the second high concentration region 61 also forms a photoresist (not shown) that is patterned to remain only on the N well 45 in the same way as the second low concentration region 55, and has high N-type impurities. It is formed by ion implantation into the dose. This photoresist is also removed.
도 2d를 참조하면, 상술한 구조의 전 표면에 CVD 방법에 의해 산화실리콘을 증착하여 층간절연막으로 이용되는 제 1 절연막(63)을 형성한다. 그리고, 제 1 절연막(63)을 포토리쏘그래피 방법으로 패터닝하여 제 1 고농도영역(59)을 노출시키는 제 1 접촉홀(65)과 제 2 고농도영역(61)을 노출시키는 제 2 접촉홀(67)을 형성한다. 상기에서 제 1 및 제 2 접촉홀(65)(67)은 제 1 및 제 2 고농도영역(59)(61)과 이 후에 형성될 비트라인 및 커패시터의 스토리지전극을 전기적으로 연결하기 위한 플러그(도시되지 않음)가 형성된다. 상기에서 제 1 및 제 2 접촉홀(65)(67)을 형성할 때 다결정실리콘 패턴(52)을 노출시키는 제 3 접촉홀(69)도 형성하는 데, 제 3 접촉홀(69)은 제 1 및 제 2 접촉홀(65)(67) 보다 얕은 깊이로 형성된다.Referring to FIG. 2D, silicon oxide is deposited on the entire surface of the structure described above by CVD to form a first insulating film 63 used as an interlayer insulating film. The first insulating layer 63 is patterned by a photolithography method to expose the first high concentration region 59 and the second contact hole 67 exposing the second high concentration region 61. ). The first and second contact holes 65 and 67 are plugs for electrically connecting the first and second high concentration regions 59 and 61 to the storage electrodes of the bit lines and capacitors to be formed later. Not formed) is formed. In the above, when the first and second contact holes 65 and 67 are formed, a third contact hole 69 exposing the polysilicon pattern 52 is also formed, wherein the third contact hole 69 is formed as the first contact hole. And a shallower depth than the second contact holes 65 and 67.
상술한 구조의 전 표면에 CVD 방법에 의해 산화실리콘을 증착하여 제 2 절연막(77)을 형성한다. 이 때, 제 1 및 제 2 접촉홀(65)(67)이 제 3 접촉홀(69) 보다 깊게 형성되므로 제 2 절연막(77)은 제 3 접촉홀(69)의 내부 보다 제 1 및 제 2 접촉홀(65)(67)의 내부에 두껍게 형성된다.Silicon oxide is deposited on the entire surface of the structure described above by CVD to form a second insulating film 77. At this time, since the first and second contact holes 65 and 67 are formed deeper than the third contact hole 69, the second insulating layer 77 may be formed to have the first and second holes more than the inside of the third contact hole 69. It is thickly formed in the contact holes 65 and 67.
제 2 절연막(77)을 다결정실리콘 패턴(52)이 노출되도록 RIE 방법으로 에치백하여 제 1, 제 2 및 제 3 접촉홀(65)(67)(69)의 측면에 제 2, 제 3 및 제 4 측벽(71)(73)(75)을 형성한다. 이 때, 제 1 및 제 2 접촉홀(65)(67) 내의 바닥면에는 제 2 절연막(77)이 완전히 제거되지 않고 잔류하게 된다. 상기에서 제 4 측벽(75)에 의해 다결정실리콘 패턴(52)의 노출되는 폭은 노광의 한계 보다 작게 된다.The second insulating film 77 is etched back by the RIE method so that the polysilicon pattern 52 is exposed, so that the second, third and third sides of the second insulating film 77 are formed on the side surfaces of the first, second and third contact holes 65, 67, 69. Fourth side walls 71, 73 and 75 are formed. At this time, the second insulating film 77 remains on the bottom surfaces of the first and second contact holes 65 and 67 without being completely removed. In the above, the width of the polysilicon pattern 52 exposed by the fourth sidewall 75 is smaller than the exposure limit.
도 2e를 참조하면, 제 1 절연막(63)과 제 4 측벽(75)을 마스크로 사용하여 다결정실리콘 패턴(52)의 노출된 부분을 RIE 방법 등의 이방성 식각 방법으로 제거하여 제 1 및 제 2 게이트 패턴(49-1)(51-1)를 한정한다. 그러므로, 제 1 및 제 2 게이트 패턴(49-1)(51-1)의 이격 거리는 노광 한계 보다 작게 된다. 또한, 제 1 및 제 2 접촉홀(65)(67) 내의 바닥면에 잔류하는 제 2 절연막(77)에 의해 반도체기판(41)이 손상되는 것을 방지한다.Referring to FIG. 2E, the exposed portions of the polysilicon pattern 52 are removed by an anisotropic etching method such as an RIE method using the first insulating layer 63 and the fourth sidewall 75 as a mask to form the first and second portions. The gate patterns 49-1 and 51-1 are defined. Therefore, the separation distance between the first and second gate patterns 49-1 and 51-1 becomes smaller than the exposure limit. In addition, the semiconductor substrate 41 is prevented from being damaged by the second insulating film 77 remaining on the bottom surfaces of the first and second contact holes 65 and 67.
상기에서 제 1 및 제 2 게이트 패턴(49-1)(51-1)은 제 1 및 제 2 게이트(49)(51)와 각각 연결되는 데, 제 1 게이트 및 패턴(49)(49-1)과 제 2 게이트 및 패턴(51)(51-1)은 서로 연결되지 않고 인접하는 각각의 CMOS 트랜지스터의 게이트로 사용된다.In the above description, the first and second gate patterns 49-1 and 51-1 are connected to the first and second gates 49 and 51, respectively. ) And the second gate and the patterns 51 and 51-1 are used as gates of adjacent CMOS transistors without being connected to each other.
제 1 및 제 2 접촉홀(65)(67) 내의 바닥면에 잔류하는 제 2 절연막(77)을 RIE 방법 등의 이방성 식각 방법에 의해 필드산화막(43)이 식각되지 않도록 선택적으로 제거하여 제 1 및 제 2 접촉홀(65)(67)의 바닥면, 즉, 제 1 및 제 2 고농도영역(59)(61)을 노출시킨다.The second insulating film 77 remaining on the bottom surfaces of the first and second contact holes 65 and 67 is selectively removed so that the field oxide film 43 is not etched by an anisotropic etching method such as an RIE method. And the bottom surfaces of the second contact holes 65 and 67, that is, the first and second high concentration regions 59 and 61.
상술한 바와 같이 본 발명에 따른 반도체장치의 제조방법은 제 1 및 제 2 게이트와 다결정실리콘 패턴이 형성된 반도체기판 상에 층간절연막으로 이용되는 제 1 절연막을 형성하고 패터닝하여 제 1 및 제 2 고농도영역을 노출시키는 제 1 및 제 2 접촉홀과 함께 다결정실리콘 패턴을 노출시키는 제 3 접촉홀을 형성한다. 그리고, 상술한 구조의 전 표면에 제 2 절연막을 형성하고 다결정실리콘 패턴이 노출되고 제 1 및 제 2 접촉홀의 바닥면에 잔류하도록 에치백하여 제 1, 제 2 및 제 3 접촉홀의 측면에 제 2, 제 3 및 제 4 측벽을 형성하므로써 다결정실리콘 패턴의 노출면의 폭을 노광의 한계 보다 작게한 후 다결정실리콘 패턴의 노출된 부분을 식각하여 제 1 및 제 2 게이트 패턴을 한정한다.As described above, in the method of manufacturing a semiconductor device according to the present invention, the first and second high concentration regions are formed by forming and patterning a first insulating film used as an interlayer insulating film on a semiconductor substrate on which first and second gates and a polysilicon pattern are formed. A third contact hole for exposing the polysilicon pattern is formed along with the first and second contact holes for exposing the polysilicon pattern. Then, a second insulating film is formed on the entire surface of the above-described structure, and the polysilicon pattern is exposed and etched back so as to remain on the bottom surfaces of the first and second contact holes, thereby forming a second insulating film on the side of the first, second and third contact holes. By forming the third and fourth sidewalls, the width of the exposed surface of the polysilicon pattern is made smaller than the exposure limit, and then the exposed portions of the polysilicon pattern are etched to define the first and second gate patterns.
따라서, 본 발명은 제 1 및 제 2 게이트 패턴(49-1)(51-1) 사이의 이격 거리를 노광 한계 보다 작게 감소시킬 수 있으므로 소자의 크기를 감소시킬 수 있는 잇점이 있다.Therefore, the present invention can reduce the separation distance between the first and second gate patterns 49-1 and 51-1 to less than the exposure limit, thereby reducing the size of the device.
Claims (2)
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| KR1019980053151A KR100275960B1 (en) | 1998-12-04 | 1998-12-04 | A method for fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980053151A KR100275960B1 (en) | 1998-12-04 | 1998-12-04 | A method for fabricating semiconductor device |
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ID=19561442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019980053151A KR100275960B1 (en) | 1998-12-04 | 1998-12-04 | A method for fabricating semiconductor device |
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1998
- 1998-12-04 KR KR1019980053151A patent/KR100275960B1/en not_active IP Right Cessation
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| Publication number | Publication date |
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| KR20000038242A (en) | 2000-07-05 |
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