KR100694984B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 딥 트렌치 아이솔레이션(DTI : Deep Trench Isolation)의 식각 프로파일(profile)을 개선하기 위한 반도체 소자의 제조방법에 관한 것으로, 낮은 폴리머 형성 가스 분위기에서 제 1 식각 공정을 실시하여 반도체 기판의 소정 영역에 딥 트렌치를 형성하는 단계와, 상기 제 1 식각 공정에서 상기 트렌치 하부의 코너에 발생된 첨점을 제거하기 위하여 높은 폴리머 형성 가스 분위기에서 제 2 식각 공정을 실시하여 상기 트렌치 하부를 플랫하게 형성하는 단계를 포함하여 형성한다.
트렌치(Trench)

Description

반도체 소자의 제조방법{Method for Fabricating of Semiconductor Device}
도 1은 종래의 트렌치 프로파일을 나타낸 단면도
도 2a 내지 도 2b는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
도 3은 불량 프로파일이 발생된 반도체 소자의 단면을 촬영한 사진
도 4는 불량을 제거한 본 발명의 반도체 소자의 단면을 촬영한 사진
도면의 주요 부분에 대한 부호 설명
21 : 반도체 기판 22 : 트렌치
본 발명은 반도체 소자에 관한 것으로 특히, 트렌치 하부 코너(Coner) 지역의 첨점을 제거하여 소자의 특성을 향상시키기 위한 반도체 소자의 제조방법에 관한 것이다.
현재, 낸드 플레쉬 메모리(NAND Flash Memory) 소자의 경우 각각의 셀을 독립적으로 제어할 수 있도록 딥 트렌치 아이솔레이션(Deep Trench Isolation) 공정을 실시하고 있다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1은 종래의 트렌치 프로파일을 나타낸 단면도이다.
종래 반도체 소자의 제조방법은 도 1에 도시된 바와 같이, 반도체 기판(11)의 소정 영역을 식각하여 트렌치(12)를 형성한다.
여기서, 상기 트렌치(12)가 높은 종횡비(Aspect Ratio) 및 일정한 깊이를 갖도록 상기 식각 공정은 고밀도 플라즈마(High Density Plasma) 분위기의 높은 식각율을 갖는 리시피(Recipe)로 실시한다.
그리고, 상기 공정은 주된 식각 가스인 CL2, SF6과, 트렌치(12) 측면의 프로파일(Profile)을 컨트롤(Control)하기 위한 폴리머(Polymer) 생성 가스인 HBr, CF4와, 폴리머 제거를 위한 O2 가 혼합된 분위기에서 실시한다.
이때, 상기 트렌치(12)의 깊이가 깊어질수록 폴리머 생성으로 인한 반응률(Reaction Rate) 감소로 인하여 에치 스톱(Etch Stop)이 발생된다.
따라서, 이러한 현상을 방지하고 팁 트렌치를 구현하기 위해서는 폴리머 생성 가스를 최소화하여야 한다.
그러나, 폴리머 생성 가스를 최소화하여 트렌치 식각 공정을 진행하면 딥 트렌치를 구현할 수는 있으나, A 영역에 도시된 바와 같이 트렌치(12) 하부 영역에 첨점 프로파일이 형성되게 된다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 트렌치 하부의 코너에 첨점이 발생되어 디스로케이션(Dislocation)과 같은 불량이 발생되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 트렌치 하부의 첨점을 제거하여 소자의 신뢰성을 향상시키기 위한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 낮은 폴리머 형성 가스 분위기에서 제 1 식각 공정을 실시하여 반도체 기판의 소정 영역에 딥 트렌치를 형성하는 단계와, 상기 제 1 식각 공정에서 상기 트렌치 하부의 코너에 발생된 첨점을 제거하기 위하여 높은 폴리머 형성 가스 분위기에서 제 2 식각 공정을 실시하여 상기 트렌치 하부를 플랫하게 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2b는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이고, 도 3은 불량 프로파일이 발생된 반도체 소자의 단면을 촬영한 사진이고, 도 4는 불량을 제거한 본 발명의 반도체 소자의 단면을 촬영한 사진이다.
우선, 도 2a에 도시된 바와 같이 제 1 식각 공정으로 반도체 기판(21)의 소정 영역을 선택적으로 제거하여 딥 트렌치(22)를 형성한다.
이때, 제 1 식각 공정은 주요 식각 가스인 Cl2, SF4와, 폴리머 생성 가스인 HBr, CF4 및 폴리머 제거 가스인 O2가 혼합된 가스의 고밀도 플라즈마(HDP : High Density Plasma) 분위기에서 실시한다.
이때, 에치 스톱을 방지하여 딥 트렌치(Deep Trench)를 구현하기 위해서 폴리머 생성 가스인 상기 HBr 및 CF4 가스의 비중을 최소화한다.
그리고, 상기 트렌치 식각 공정에서 폴리머 생성을 최소화시킴에 따라서 상기 트렌치(22) 하부 영역에 첨점 프로파일이 나타나게 된다.
도 3은 상기 제 1 식각 공정을 마친 이후에 불량이 발생된 반도체 소자의 단면을 촬영한 사진으로, 트렌치(22) 하부의 코너에 첨점이 발생되었음을 나타낸다.
이어, 도 2b에 도시된 바와 같이 상기 폴리머 생성 가스인 HBr과 CF4 가스를 상기 주요 식각 가스인 Cl2와 SF4보다 많이 첨가하여 제 2 식각 공정을 실시한다.
여기서, 상기 제 2 식각 공정은 HBr, CF4, Cl2, SF4뿐만 아니라 폴리머 제거를 위한 가스인 O2 가스가 포함된 분위기에서 실시한다.
그러면, 상기 트렌치(22) 내부에 다량의 폴리머가 생성되게 된다.
이때, 상기 트렌치(22) 중앙부분에도 폴리머가 형성되지만 트렌치(22) 중앙부분에 형성되는 폴리머는 코너(Coner)에 형성된 폴리머에 비해 빨리 제거되어진다.
따라서, 상기 트렌치(22) 하부의 첨점이 제거되어 상기 트렌치(22) 하부의 프로파일이 플랫(Flat) 내지 스무스(Smooth)해지게 된다.
도 4는 상기 제 2 식각 공정 이후에 반도체 소자의 단면을 촬영한 사진으로, 트렌치(22) 프로파일이 스무스 내지 플랫해짐을 나타낸다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 트렌치 하부의 첨점을 제거할 수 있으므로 소자의 신뢰성을 향상시키는 효과가 있다.

Claims (3)

  1. 폴리머 형성 가스보다 식각 가스가 더 많이 혼합된 분위기에서 제 1 식각 공정을 실시하여 반도체 기판의 소정 영역에 딥 트렌치를 형성하는 단계;
    상기 제 1 식각 공정에서 상기 트렌치 하부의 코너에 발생된 첨점을 제거하기 위하여 식각 가스보다 폴리머 형성 가스가 더 많이 혼합된 분위기에서 제 2 식각 공정을 실시하여 상기 트렌치 하부를 플랫하게 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 폴리머 형성 가스로는 HBr, CF4를 이용함을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서, 상기 제 1 식각 공정 및 제 2 식각 공정은 상기 폴리머 형성 가스 외에 Cl2, SF4, O2 가스를 더 포함하는 분위기에서 실시함을 특징으로 하는 반도체 소자의 제조방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990057941A (ko) * 1997-12-30 1999-07-15 김영환 반도체 장치의 소자 분리막 형성방법
KR100224782B1 (ko) * 1996-12-31 1999-10-15 김영환 반도체의 소자의 소자분리 방법
KR20000013570A (ko) * 1998-08-11 2000-03-06 윤종용 반도체장치의 실리콘막 식각방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100224782B1 (ko) * 1996-12-31 1999-10-15 김영환 반도체의 소자의 소자분리 방법
KR19990057941A (ko) * 1997-12-30 1999-07-15 김영환 반도체 장치의 소자 분리막 형성방법
KR20000013570A (ko) * 1998-08-11 2000-03-06 윤종용 반도체장치의 실리콘막 식각방법

Non-Patent Citations (3)

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