KR100665899B1 - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR100665899B1 KR100665899B1 KR1020040113550A KR20040113550A KR100665899B1 KR 100665899 B1 KR100665899 B1 KR 100665899B1 KR 1020040113550 A KR1020040113550 A KR 1020040113550A KR 20040113550 A KR20040113550 A KR 20040113550A KR 100665899 B1 KR100665899 B1 KR 100665899B1
- Authority
- KR
- South Korea
- Prior art keywords
- pad oxide
- pad
- active region
- star
- layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 41
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 16
- 150000004767 nitrides Chemical class 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000005520 cutting process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 STAR(STep gated Asymmetric Recess) 공정을 이용한 반도체 소자의 제조방법에 관한 것으로, 본 발명은 액티브 영역과 필드 영역으로 정의되는 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 패드 산화막과 패드 질화막을 순차적으로 증착하는 단계; 상기 패드 질화막, 상기 패드 산화막 및 상기 반도체 기판의 일부를 식각하여 상기 필드 영역에 트렌치를 형성하는 단계; 상기 트렌치가 매립되도록 소자 분리막을 증착하는 단계; 상기 패드 질화막을 제거하여 상기 패드 산화막을 노출시키는 단계; 상기 패드 산화막 상에 중앙부를 제외한 모든 부위가 오픈된 식각 마스크를 형성하는 단계; 상기 식각 마스크를 이용한 식각공정을 실시하여 상기 액티브 영역의 중앙부에 돌출부를 형성하는 단계; 상기 식각 마스크와 상기 패드 산화막을 제거하는 단계; 상기 필드 영역과 상기 액티브 영역에 각각 복수의 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
반도체 소자, STAR, 게이트 전극
Description
도 1은 종래기술에 따른 반도체 소자의 게이트 전극를 도시한 평면도.
도 2는 도 1에 도시된 'A-A' 절단선을 따라 도시한 단면도.
도 3 및 도 4는 종래기술에 따른 반도체 소자의 제조방법을 통해 형성된 게이트 전극의 기울어짐 현상을 설명하기 위하여 도시한 도면.
도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 전극의 평면도.
도 6a 내지 도 6g는 도 5에 도시된 'A-A' 절단선을 따라 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 7은 도 5에 도시된 'B-B' 절단선을 따라 도시한 단면도.
도 8은 도 5에 도시된 'C-C' 절단선을 따라 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 101 : 액티브 영역
2, 102 : 필드 영역
10, 110 : 반도체 기판
11, 114 : HDP 산화막
111 : 패드 산화막
112 : 패드 질화막
113 : 트렌치
115 : 포토 레지스트
115a : 포토 레지스트 패턴(또는, STAR 마스크)
116 : 돌출부
117 : 폴리 실리콘막
118 : 텅스텐층(또는, 텅스텐 실리사이드층)
119 : 하드 마스크
120 : 게이트 전극
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, STAR(STep gated Asymetric Recess) 공정을 이용한 반도체 소자의 게이트 전극 형성방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함한다. 이러한 반도체 소자가 고집적화되어 감에 따라 일정한 셀(cell) 면적 상에 고밀도로 소 자들을 형성하여야 하며, 이로 인하여 단위 소자, 예컨대 트랜지스터와 캐패시터들의 크기는 점차 감소하게 되었다. 특히, DRAM과 같은 반도체 메모리 소자에서 디자인 룰(design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 감소하고 있다. 실제로, 최근에는 DRAM 소자의 최소 선폭은 0.1㎛이하로 형성되며, 100nm 이하까지 요구되고 있다. 이러한 좁아진 디자인 룰에 의해 채널의 길이가 짧아지고 있으며, 이것은 리프레시 타임(refresh time)을 감소시키는 결과를 초래하게 되었다.
최근에는 DRAM 소자의 제조공정에서 트랜지스터의 채널 길이를 증가시키기 위한 일환으로 STAR(STep gated Asymetric Recess) 공정이 제안되어 사용되고 있다. 일반적인 STAR 공정을 이용한 게이트 전극 형성방법을 도 1 및 도 2를 참조하여 설명하기로 한다. 여기서, 도 1은 평면도이고, 도 2는 도 1에 도시된 'A-A' 절단선을 따라 도시한 단면도이다.
도 1 및 도 2에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 실시하여 반도체 기판(10)의 일부 영역 즉, 필드 영역(2)에 트렌치(trench, 미도시)를 형성한다. 그런 다음, 트렌치가 매립되도록 HDP(High Density Plasma) 산화막(11)을 증착하여 소자 분리막(11)을 형성한다. 그런 다음, HDP 산화막(11)을 포함하는 전체 구조 상부에 포토 레지스트(미도시)를 도포한 후 포토 마스크(미도시)를 이용한 노광 및 현상공정을 순차적으로 실시하여 포토 레지스트 패턴(이하, STAR 마스크라 함)을 형성한다. 그런 다음, STAR 마스크를 이용한 식각공정을 실시하여 오픈되는 필드 영역(2)의 HDP 산화막(11)과 액티브 영역(1)의 기판(10)을 리 세스(recess)시킨다. 이로써, 액티브 영역(1)의 중앙부에는 양측에 굴곡부가 형성된 돌출부(12)가 형성된다. 그런 다음, 돌출부(12) 양측의 굴곡부와 각각 중첩되도록 게이트 산화막, 폴리 실리콘막, 텅스텐 및 하드 마스크를 증착한 후 식각하여 게이트 전극(13)을 형성한다.
그러나, 상술한 종래기술에 따른 STAR 공정에서 사용되는 STAR 마스크는 도 1에 도시된 바와 같이 오픈(open)되는 영역(A1)이 액티브 영역(1)의 일부(즉, 중앙부분 제외)와 필드 영역(2)의 일부까지 확장된다. 이에 따라, 이러한 STAR 마스크를 이용한 식각공정을 실시하는 경우 도 2 및 도 3에 도시된 바와 같이 액티브 영역(1)의 일부와 필드 영역(2)의 일부가 스트레이트 라인(straight line) 형태로 리세스된 프로파일(profile)을 얻게 된다.
이에 따라, 후속 공정을 통해 형성되는 게이트 전극(13)이 항상 한쪽은 높고, 다른 한쪽은 낮게 형성된다. 이로 인하여, 도 4에 도시된 바와 같이 후속 어닐링(annealing) 공정 등에서 게이트 전극 양쪽의 수축률 차이로 인해 게이트 전극이 한쪽으로 기울어지게 된다. 이처럼 게이트 전극이 한쪽으로 기울어지는 경우에는 후속 공정에서 진행되는 갭 필(gap fill) 공정과 같은 매립공정 등이 어려워지거나, 컨택(contact) 면적이 감소하여 이 부위에서 컨택저항을 증가시키는 원인이 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으 로서, 후속 열처리 공정시 수축률 차이로 인한 게이트 전극의 기울어짐 현상을 방지하여 후속 공정을 안정적으로 진행할 수 있도록 제공하는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 액티브 영역과 필드 영역으로 정의되는 반도체 기판을 제공하는 단계와, 상기 반도체 기판 상에 패드 산화막과 패드 질화막을 순차적으로 증착하는 단계와, 상기 패드 질화막, 상기 패드 산화막 및 상기 반도체 기판의 일부를 식각하여 상기 필드 영역에 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 소자 분리막을 증착하는 단계와, 상기 패드 질화막을 제거하여 상기 패드 산화막을 노출시키는 단계와, 상기 패드 산화막 상에 중앙부를 제외한 모든 부위가 오픈된 식각 마스크를 형성하는 단계와, 상기 식각 마스크를 이용한 식각공정을 실시하여 상기 액티브 영역의 중앙부에 돌출부를 형성하는 단계와, 상기 식각 마스크와 상기 패드 산화막을 제거하는 단계와, 상기 필드 영역과 상기 액티브 영역에 각각 복수의 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예
도 5, 도 6a 내지 도 6g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도시된 도 5는 평면도이고, 도 6a 내지 도 6g는 도 5에 도시된 'A-A' 절단선을 따라 도시한 단면도들이다
도 5 및 도 6a에 도시된 바와 같이, 반도체 기판(110) 상에 패드 산화막(111)과 패드 질화막(112)을 순차적으로 증착한다. 이때, 패드 질화막(112)은 후속 제거공정시 트렌치(113) 상부 모서리 부위가 움푹 들어간 형태로 홈, 즉 모트(moat)가 발생되지 않도록 후속 공정을 고려하는 범위 내에서 비교적 얇게 증착하는 것이 바람직하다.
이어서, STI 공정을 실시하여 반도체 기판(110)의 일부 영역 즉, 필드 영역(102)에 트렌치(113)를 형성한다.
이어서, 트렌치(113)를 포함하는 전체 구조 상부의 단차를 따라 질화막(미도시)을 증착할 수 있다.
이어서, 도 6b에 도시된 바와 같이, 트렌치(113)가 갭 필링되도록 전체 구조 상부에 소자 분리막용 산화막으로 매립 특성이 우수한 HDP(High Density Plasma) 산화막(114)을 증착한다.
이어서, HDP 산화막(114)을 CMP(Chemical Mechanical Polishing) 공정과 같은 전면 식각공정으로 평탄화한다.
이어서, 도 6c에 도시된 바와 같이, 인산을 이용한 식각공정 및/또는 세정공정을 통해 액티브 영역(101)에 잔류되어 있는 패드 질화막(112)을 식각하여 제거한 다.
이어서, 도 6d에 도시된 바와 같이, 패드 질화막(112)이 제거된 전체 구조 상부를 포함하는 전체 구조 상부에 포토 레지스트(115)를 도포한다.
이어서, 도 6e에 도시된 바와 같이, 포토 마스크를 이용한 노광 및 현상공정을 실시하여 포토 레지스트 패턴(115a)(이하, STAR 마스크라 함)을 형성한다. 이때, STAR 마스크(115a)는 액티브 영역(101)의 중앙부를 제외한 모든 영역이 오픈되도록 형성된다.
이어서, 도 6f에 도시된 바와 같이, STAR 마스크(115a)를 이용한 식각공정을 실시하여 액티브 영역(101)의 중앙부를 제외한 노출되는 부위를 동일하게 식각하여 리세스시킨다.
이어서, 도 6g에 도시된 바와 같이, 스트립 공정 및/또는 세정공정을 실시하여 STAR 마스크(115a)와 패드 산화막(11)을 제거하여 액티브 영역(101)의 중앙부에 돌출부(116)를 형성한다.
이어서, STAR 마스크(115a)가 제거된 전체 구조 상부에 게이트 산화막(미도시), 폴리 실리콘막(117), 텅스텐(또는, 텅스텐 실리사이드층)(118) 및 하드 마스크(119)를 증착한 후 식각하여 도 6g에 도시된 바와 같은 게이트 전극(120)을 형성한다.
상기에서 설명한 바와 같이, 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 전극 형성방법을 적용하는 경우 도 7 및 도 8에 도시된 바와 같이 필드 영역(102) 상에서는 안정적인 프로파일을 갖는 게이트 전극(120)을 형성할 수 있 다.
본 발명의 기술 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 액티브 영역의 중앙부를 제외한 모든 부위가 오픈되는 STAR 마스크를 이용하여 STAR 공정을 진행함으로써 평탄화된 필드 영역을 얻을 수 있으며, 이를 통해 후속 공정을 통해 필드 영역에 형성되는 게이트 전극의 기울어짐 현상을 방지할 수 있다. 따라서, 후속 공정을 안정적으로 진행하는 것이 가능하다.
Claims (3)
- 액티브 영역과 필드 영역으로 정의되는 반도체 기판을 제공하는 단계;상기 반도체 기판 상에 패드 산화막과 패드 질화막을 순차적으로 증착하는 단계;상기 패드 질화막, 상기 패드 산화막 및 상기 반도체 기판의 일부를 식각하여 상기 필드 영역에 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 소자 분리막을 증착하는 단계;상기 패드 질화막을 제거하여 상기 패드 산화막을 노출시키는 단계;상기 패드 산화막 상에 중앙부를 제외한 모든 부위가 오픈된 식각 마스크를 형성하는 단계;상기 식각 마스크를 이용한 식각공정을 실시하여 상기 액티브 영역의 중앙부에 돌출부를 형성하는 단계;상기 식각 마스크와 상기 패드 산화막을 제거하는 단계; 및상기 필드 영역과 상기 액티브 영역에 각각 복수의 게이트 전극을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 필드 영역에 형성된 상기 게이트 전극은 상기 식각공정을 통해 평탄화된 상기 소자 분리막 상에 형성되는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 액티브 영역에 형성된 상기 게이트 전극은 일부가 상기 돌출부와 중첩되도록 형성되는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040113550A KR100665899B1 (ko) | 2004-12-28 | 2004-12-28 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040113550A KR100665899B1 (ko) | 2004-12-28 | 2004-12-28 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060075006A KR20060075006A (ko) | 2006-07-04 |
| KR100665899B1 true KR100665899B1 (ko) | 2007-01-11 |
Family
ID=37167611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040113550A KR100665899B1 (ko) | 2004-12-28 | 2004-12-28 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100665899B1 (ko) |
-
2004
- 2004-12-28 KR KR1020040113550A patent/KR100665899B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060075006A (ko) | 2006-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE48246E1 (en) | Method for manufacturing a transistor of a semiconductor memory device | |
| US6476444B1 (en) | Semiconductor device and method for fabricating the same | |
| KR100521369B1 (ko) | 고속도 및 저전력 소모 반도체 소자 및 그 제조 방법 | |
| KR100530496B1 (ko) | 반도체 장치, 리세스 게이트 전극 형성 방법 및 반도체장치의 제조 방법 | |
| US7375016B2 (en) | Method for fabricating semiconductor device | |
| JP4610323B2 (ja) | リセスチャネル領域を備えた半導体素子の製造方法 | |
| KR20050066871A (ko) | 높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조방법 | |
| KR100739656B1 (ko) | 반도체 장치의 제조 방법 | |
| KR101096907B1 (ko) | 반도체 소자 및 그 형성방법 | |
| US7867853B2 (en) | Method of manufacturing semiconductor device and semiconductor Fin-shaped channel | |
| US6380088B1 (en) | Method to form a recessed source drain on a trench side wall with a replacement gate technique | |
| KR100665899B1 (ko) | 반도체 소자의 제조방법 | |
| KR100867635B1 (ko) | 리세스 구조의 형성 방법 및 이를 이용한 리세스게이트구조물을 포함하는 반도체 장치의 제조 방법 | |
| KR100645836B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR100611083B1 (ko) | 모스 트랜지스터 및 그 제조 방법 | |
| KR100971419B1 (ko) | 리세스드 게이트를 구비한 반도체소자의 제조 방법 | |
| JP2005197463A (ja) | 半導体記憶装置およびその製造方法 | |
| KR20070016630A (ko) | 반도체 소자의 제조방법 | |
| JP2003258136A (ja) | フラッシュメモリ装置の製造方法 | |
| KR20060066217A (ko) | 반도체 소자의 제조방법 | |
| KR100629694B1 (ko) | 반도체 소자 제조 방법 | |
| KR20050104077A (ko) | 반도체소자의 게이트콘택 제조 방법 | |
| KR100531460B1 (ko) | 반도체소자의 제조 방법 | |
| KR20060124900A (ko) | 반도체 소자의 제조방법 | |
| KR20060113265A (ko) | 리세스게이트공정을 이용한 반도체장치의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |