KR100655115B1

KR100655115B1 - 반도체 구조의 제조 방법

Info

Publication number: KR100655115B1
Application number: KR1020040099022A
Authority: KR
Inventors: 유르겐 아몬; 유르겐 파울; 요한 알스메이어; 마티아스 골드바흐; 알브레흐트 키에스리흐; 랄프 뮐러; 디크 오펜베르그; 토마스 스휴스테르
Original assignee: 인피니온 테크놀로지스 아게
Priority date: 2003-12-03
Filing date: 2004-11-30
Publication date: 2006-12-08
Also published as: US20050124124A1; US7259060B2; KR20050053497A; DE10356476B3

Abstract

본 발명은 제1전도 타입(p)의 반도체 기판(1)에 제공되고, 다수의 평면 선택 트랜지스터 및 이에 대응 연결되는 다수의 스토리지 캐패시터(TK1-TK4; TK1'-TK4'), 상기 제2전도 타입(n)의 제1및 제2활성영역(60,61; 62,61; 63,64; 65,64; 60'61'; 62',63'; 64'65'; 66',67')을 갖는 선택 트랜지스터를 포함하고, 상기 제1활성영역(60,62,63,65)은 상기 스토리지 캐패시터(TK1-TK4; TK1'-TK4')와 연결되고, 상기 제2활성영역(61,64,61',63',65',67')는 각 비트라인과 연결되며, 게이트 절연체(5)에 의하여 절연되는 방식으로 상기 반도체 기판(1)에 제공되는 각 게이트 스택(GS1-GS8)을 포함하는 다수의 셀을 갖는 반도체 기판의 제조 방법에 관한 것이다. 이와 같은 경우, 단-면 할로겐 도핑이 수행되고, 할로겐 도핑 영역의 외부확산이 확산-차단 종의 유도로 방지된다.

반도체 구조, 기판, 활성영역, 절연체, 게이트 스택, 스토리지 캐패시터

Description

반도체 구조의 제조 방법{Method for fabrication a semiconductor structure}

도 1 내지 도 5는 본 발명의 제1구현예를 설명하기 위하여 제조방법을 연속 공정으로 나타낸 개략도,

도 6 내지 도 10은 본 발명의 제2구현예를 설명하기 위하여 제조방법을 연속공정으로 나타낸 개략도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 반도체 기판 5 : 절연층

10 : 폴리실리콘으로 이루어진 게이트 스택층

20 : 실리사이드로 이루어진 게이트 스택층

30 : 나이트라이드로 이루어지는 게이트 스택층

40 : 측벽면 산화층

50 : 실리콘 나이트라이드로 이루어진 측벽면 스페이서

60-65 : 활성영역

60'-67' : 활성영역

100,105,110,120,130,105",110",120",130",140" : 제1도핑영역

100',110',120',130',110''',120''',130''',140''' : 확산된 제1도핑영역

101,106,111,121,131,106",111",121",131",141" : 제2도핑영역

101',111',121',131',111''',121''',131''',141''' : 확산된 제2도핑영역

GS1-GS8 : 게이트 스택

M : 마스크

I1,I1' : 주입, 방향α

I2,I2' : 주입, 방향-α

I1';I1" : 주입, 방향α

α : 수직에 대한 주입각

본 발명은 제1전도 타입의 반도체 기판에 제공된 다수의 셀을 가지고, 다수의 평면상의 선택 트랜지스터와 이에 대응 연결되는 다수의 트랜지스터 캐패시터를 포함하며, 상기 선택 트랜지스터는 제2전도 타입의 제1 및 제2활성 영역을 가지되, 상기 제1활성 영역은 저장 캐패시터와 연결되고, 상기 제2활성 영역은 각 비트라인과 연결되며, 상기 반도체 기판에 제공된 각 게이트 스택은 게이트 유전체에 의하여 절연되는 방식을 채택하는 반도체 구조의 제조 방법에 관한 것이다.

DRAM 메모리 장치용 평면상의 선택 트랜지스터는 100nm이하의 게이트 길이에 서 기술적인 한계에 직면하고 있으며, 한편으로는 제조된 트랜지스터의 충분한 턴-오프 작동이 보장되어야 하고, 다른 한편으로는 접합 영역에서 발생하는 전기장이 조절된 방식대로 낮아져야 한다.

로직 트랜지스터의 경우에 있어서, 펀치-관통을 방지하는데 높은 채널 또는 할로겐 도핑이 필요하게 되고, 그 결과 높은 필드(field)강도가 발생하게 되고, 그에따라 드레인면의 신뢰성에 문제가 발생된다. 또한, 반도체 장치의 소스 및 드레임면에서의 병렬 레지스턴스가 증가하여 높은 도핑을 초래한다.

이와 관련하여, 독일특허 102 40 429에는 단-면 도핑(할로겐 주입으로 언급됨)이 게이트 스택의 제조후 게이트 스택에 대하여 자가-배열 방식으로 정확하게 선택 트랜지스터(n-채널 트랜지스터용 보론)으로 유도되는 것이 공개되어 있다. 이러한 메모리 기술에서, 상기 유도는 셀의 배열에 의존하여- 즉 주입이 이루어지는 장치의 노출된 일면 상의 포토마스크에 의하여 수행된다. 따라서, 스트립 마스크는 MINT 셀로 실현되는 배열을 위하여 사용되며, 반면에 상기 관통 구멍을 갖는 마스크는 체커보드 배열의 경우에 요구된다.

그러나, DRAM 제조에 있어서, 상기 할로겐 주입이 여러번의 열적 처리 단계로 연속되는 바, 이는 할로겐 주입 영역의 외부확산을 초래한다. 외부확산에 따른 집중화가 스토리지 캐패시터의 일면상의 활성 터미널 영역에 너무 높게 되지 않는 한, 캐패시터-트랜지스터 접함점 위치에서 저장-유도 누설전류에 관하여 차단하지 않는다. 그러나, 스토리지 캐패시터의 일면상의 활성 터미널 영역 위치에서 원하지 않은 집중화의 증가가 작은 크기가 증가하여 증대하게 된다. 이에 스토리지 캐 패시터로부터 할로겐 주입 영역 또는 비트라인으로 원하지 않은 누설전류가 발생함에 따라, 억제시간의 감소를 초래하는 단점이 있다.

본 발명은 할로겐 주입 영역을 갖는 평면 배열형 선택 트랜지스터를 비례축소 가능하게 개선한, 특히 스택의 길이가 100nm 이하로 개선시킨 점에 그 목적이 있다.

본 발명에 따르면, 상기한 목적은 청구항 1에 기재된 반도체 구조의 제조 방법에 의하여 달성된다.

본 발명에 따른 반도체 구조의 제조 방법은 DRAM 메모리 셀의 최소크기화가 가능하고, 그에따른 제조비용이 절감되는 점에 장점이 있다.

본 발명의 주된 사상은 확산-억제종 또는 결점 트래핑을 일으키는 종을 유도하여, 할로겐 주입영역의 과도한 외부확산을 방지하고자 한 점에 있다.

본 발명의 다른 장점 및 개선안들은 종속항에 기재된 것으로부터 알 수 있다.

본 발명의 일구현예로서, 제1유도 단계 및/또는 제2유도단계가 주입 단계로 진행된다.

본 발명의 다른 구현예로서, 제1도핑영역은 보론영역이고, 제2도핑영역은 질소 및/또는 탄소영역이며, 이들 영역은 각각 주입에 의하여 유도될 수 있다. 이 경우 상기 질소 및/탄소영역에 대한 여러번의 동시주입이 가능하다.

본 발명의 다른 구현예로서, 게이트 스택의 아래에 동시에 형성되어 확산된 제1및 제2도핑영역과 함께 상기 게이트 스택의 덮혀지지 않은 측벽면에 측벽면 산화층이 형성되어진다.

본 발명의 또 다른 구현예로서, 상기 게이트 스택은 서로 등간격을 이루며 형성되고, 스토리지 캐패시터는 반도체 기판에 매두번째 게이트 스택의 아래에 배열된다.

본 발명의 또 다른 구현예로서, 상기 게이트 스택은 서로에 대하여 등간격을 이루며 형성되고, 반도체 기판에서 매세번째 또는 첫번째 게이트 스택 아래에 번갈아 스토리지 캐패시터가 배열된다.

본 발명의 또 다른 구현예로서, 확산된 상기 제1 및 제2도핑영역은 미리 설정된 방법으로 분리 열처리 단계 설정에 의하여 형성된다.

본 발명의 또 다른 구현예로서, 상기 게이트 스택은 100nm이하의 선형 간격으로 제조된다.

본 발명의 바람직한 구현예로서, 상기 게이트 스택은 반도체 기판상에서 스트립-타입의 방법으로 평행하게 제공되어진다.

각 도면에서, 동일한 구성요소에 대해서 동일한 도면부호로 지시된다.

도 1은 본 발명의 제조 방법을 도시한 것으로서, 기본적인 단계가 진행된 후의 반도체 구조를 도시하고 있다. 반도체 기판(1)에 있어서, 스토리지 캐패시터 (TK1, TK2, TK3, TK4)가 반도체 기판(1)의 표면에 대하여 수직으로 배열된다. 절연체(5)가 상기 반도체 기판(1)상에 적용되어, 반도체 기판(1)을 보호막 기능(passivating)을 수행하게 된다. 다수의 게이트 스택(GS1-GS8)이 게이트 절연체(5)상에 등간격으로 형성되며, 각 게이트 스택은 동일하게 패턴화된 세 개의 층(10,20,30)으로 형성되는 것이 바람직하다. 게이트 절연체(5)와 직접적으로 인접된 상기 제1게이트 스택층(10)은 폴리실리콘으로 구성된다. 상기 제1게이트 스택층 위에 접한 제2게이트 스택층(20)은 금속 규소 화합물(metal silicide)로 이루어지고, 그 위의 제3게이트 스택층(30)은 실리콘 나이트라이드(silicon nitride)재질로 구성된다. 상기 게이트 스택(GS1-GS8)은 동일한 크기를 가지는 스트립 타입으로서, 수평면상에서 일방향을 따라 서로 평행하게 연장된다.

도 1에서, ST는 셀 상호간의 절연을 위한 STI(낮은 트렌치 절연층(Shallow Trench Isolation))홈을 지시한다. 본 발명의 명료함을 위하여 상기 STI 홈을 다른 도면에 도시하지 않았고, 더 이상 설명하는 것을 생략하기로 한다.

본 발명의 제1구현예에 따르면, 상기 스토리지 캐패시터(TK1, TK2, TK3, TK4)는 첫번째 또는 세번째 게이트 스택층(GS1, GS4, GS5 및 GS8)이 상기 캐패시터(TK1, TK2, TK3, TK4)상에 위치되는 방식으로 배열된다.

도 2는 도 1의 반도체 구조로서, 그 제조 방법상 다음 단계를 도시하고 있다. 식각 처리로 패턴화시킨 마스크(M)는 한 번 건너뛴 간격으로 인접된 한 쌍의 게이트 스택(GS1,GS2; GS3,GS4; GS5,GS6; GS7,GS8) 사이에 형성되는 바, 즉 상기 마스크부(M)는 두 개의 게이트 스택, 예를들어 GS1과 GS2 사이에 배열되고, 이때 게이트 스택(GS1)은 상기 캐패시터(TK1)상에 놓이게 되며, 반면에 인접하는 게이트 스택(GS2)는 스토리지 캐패시터상에 배열되지 않는 상태가 된다. 상기 마스크부(M)는 게이트 스택 예를들어 GS1 과 GS2 이상으로 수직 연장되고, 반도체 기판의 마스크로 덮혀지지 않은 영역에 도핑(doping)을 위하여 주입되는 빔이 미리 설정된 I1과 I2 방향으로 인입될 수 있고, 마스크 또는 마스크부(M)에 손상을 주지 않을 정도의 폭으로 패턴화된다.

본 발명에 따른 제1구현예에 따르면, 도핑을 위한 첨가제(dopant)는 반도체 기판(1)에서 마스크부(M)에 의하여 덮혀지지 않은 영역에 주입되고, 이때의 주입은하나 또는 두 개의 미리 설정된 방향인 I1과 I2 방향으로 주입되며, 그에따라 도핑 영역(100,110,105,120,130)이 반도체 기판(1)의 게이트 끝단부에 대하여 자가-정렬 방식으로 형성된다. 상기 주입 방향 I1 및 I2는 수직방향의 각도 α 및 -α로 형성되는 바, 서로 간의 편차는 0°즉, I1과 I2는 같은 각도로 형성되며, 이때의 각도는 게이트 절연체(5)와 게이트 스택, 예를들어 GS3 사이에서 가장 하부의 접합점으로부터 연장되는 동시에 인접한 게이트 스택 예를들어 GS2의 가장 상부의 바깥쪽 가장자리에 닿게 되는 각도이다. n-채널 트랜지스터의 경우에 사용되는 도핑용 첨가제는 본 발명의 제1구현예에 따른 것으로서 보론이며, 마스크부(M)로 스트립 마스크를 사용한 반도체 기판(1)에 주입된다. 이때, 도핑 영역(100,110,105,120,130)은 비대칭 구조로 대응되는 게이트 스택(GS2,GS3,GS4,GS5,GS6,GS7)의 게이트 가장자리 또는 일측면에만 형성된다.

상기 도핑영역(105)은 상기 STI홈에 형성되는 바, 전기적인 기능이 없거나 또는 적절한 마스킹에 의하여 배제될 수 있다.

첨부한 도 3을 참조로 하면, 제2의 주입방향(I1',I2')이 상기 제1주입방향(I1,I2)으로의 주입이 이루어진 후, 곧바로 수행되어지며, 이때에 형성되는 상기 도핑영역(101,111,106,121,131)은 확산 억제종 예를들어, 질소 또는 탄소로 이루어지고, 이 경우 상기 도핑영역(100,110,105,120,130)으로 주입된 것이 보론이다. 이러한 경우에서 도핑량은 5×10¹³ 내지 3×10¹⁵cm^-3 범위가 유효하며 바람직하다.

이와 같은 구현예에서, 주입된 도핑 영역(101,111,106,121,131)은 상기 도핑영역(100,110,105,120,130)과 일치된다. 이는 절대적으로 필수적인 것은 아니고,도핑영역이 보다 큰 관통깊이로 형성되어도 저해되는 것은 아니다.

도 4는 도 3에 따른 반도체 구조로서 본 발명의 일구현예와 관련된 방법 단계후를 나타내고 있다. 상기 마스크부(M) 즉, MINT 배열로 된 스트립 마스크가 벗겨진 후, 측벽면의 산화가 진행되는 바, 가장 아래쪽 두 개의 스택층(10,20)의 측벽면에 걸쳐 진행되어, 측벽면 산화층(40)이 형성된다. 이때, 상기 측벽면 산화가 수행되는 동안, 보론으로 이루어진 변경된 도핑영역(100',110',120',130') 또는 확산-억제종으로 이루어진 변경된 도핑영역(101',111',121',131')이 형성된다. 그러나, 이때의 외부확산은 상기 확산-억제종으로 인하여 크게 제한되어진다.

기술적으로 분리(성장하는 산화물로 도핑의 고갈 소모)를 이용함으로써, 상기 접합 영역 및 게이트 가장자리 아래쪽 확산층에 산화물이 성장함에 따라 본 장치의 소스면상의 잠재적인 차단벽과 드레인면상의 접합점 영역(전기장)이 크게 감 소되는 영향을 받게 된다.

도 5는 도 4에 따른 반도체 구조로서, 제조공정중 다음의 단계를 나타내고 있는 바, 실리콘 나이트라이드로 이루어진 측벽면 스페이서(50)가 게이트 스택(GS1-GS8)의 측벽면과 측벽면 산화층(40)에 걸쳐 적용된다. 보다 상세하게는 활성(active) 반도체 영역(60,61,62,63,64,65)이 게이트 스택(GS1-GS8) 사이에 형성된다. 또한, 게이트 절연체의 제거와 같은 제조 단계 및 다음의 접촉점-마킹 장치(미도시됨)의 구비 단계는 보충하는 방식으로만 언급하기로 한다.

확산에 의한 집중화 프로파일(concentration profile)을 고려하여 조절된 비대칭적인 도핑으로 위와 같이 제조된 반도체 구조는 측벽면 산화가 진행되는 동안 또는 완료된 후, 트랜지스터의 쇼트-채널 작동을 향상시키고, 동시에 본 장치의 드레인면상의 전기장을 감소시킨다. 상기 드레인면은 정보로서 로직 "1"이 저장되는 메모리 셀의 경우에 스토리지 캐패시터를 갖는 노드면(node side)이고, 이는 로직 적용의 경우에서 보다 높은 포텐셜을 갖는 본 장치의 일면에 특징이 있다. 대용 가능한 종 또는 기판용 첨가제 화합물을 이용한 n- 및 p-FET 구조 또는 장치를 위하여 상기한 방법이 사용될 수 있고, 게이트 아래의 확산 및 소스/드레인 영역에 산화물 성장으로 인한 분리에 도핑용 첨가제가 크게 의존되며 사용된다.

도 6의 반도체 구조는 반도체 기판(1)에 수직으로 배열된 스토리지 캐패시터(TK1',TK2',TK3',TK4')가 각 2번 건너서 인접된 게이트 스택(GS1,GS3,GS5,GS7) 아래에 제공된 점에서 도 1에 따른 반도체 구조와 다르다. 이는 체커판(checkerboard) 배열과 같다. 이러한 배열에 있어서, 스트립(strip) 타입의 STI홈 이 미도시되었지만 형성될 수 있다.

도 7은 도 6에 따른 반도체 구조로서, 도핑영역(105",110",120",130",140")이 반도체 기판에서 마스크의 사용없이 게이트 스택(GS1-GS8)의 우측 가장자리에 소정 각도의 제1주입방향(I1')에 의하여 형성된다. 도 2를 참조로 설명한 것은 미리 설정된 주입각도α로 적용된 것이고, 본 발명의 제2구현예에 따르면 주입(I1")이 단지 일방향으로부터 수행된 것이며, 보다 정확하게는 서로 인접한 게이트 스택(GS1-GS8)의 경우에 있어서, 반도체 기판에서 게이트 절연층(5)과 제1게이트 스택층(10) 사이의 각 접합점 동일면에 대하여 주입이 진행된다. 원칙적으로는, 상기 주입은 대응되는 다른 방향으로부터 수행될 수 있는 바, 즉 반도체 기판(1)의 제1게이트 스택층(10)과 게이트 절연층(5)간의 접합점 위치에서 -α의 각도를 이루며 각 게이트 스택(GS1-GS8)의 반대쪽 가장자리에 동일한 도핑이 실시될 수 있다.

도 8을 참조로 하면, 이어서 제2주입(I1''')이 확산-억제종 예를들어 질소 또는 탄소로 이루어진 도핑영역(106",111",121",131",141")에 제1주입(I1")이 이루어진 후, 곧바로 수행되어지며, 이 경우 상기 도핑영역(105",110",120",130",140")으로 주입된 것은 제1구현예와 같이 보론이다.

도 9는 도 8에서 이후의 제조 공정이 진행된 후의 배열 상태를 나타낸다. 도 4를 참조로 설명한 바와 같이, 변경된 도핑영역(110''',120''',130''',140''' 또는 111''',121''',131''',141''')이 스토리지 캐패시터로 배열되지 않은 게이트 스택(GS2,GS4,GS6,GS8)의 게이트 가장자리에 형성되는 동안, 측벽면 산화층(40)이 게이트 스택(GS1-GS8)의 산화 가능한 측벽면에 걸쳐 생성된다. 위의 경우도 도 4를 참조로 설명된 바와 마찬가지로, 반도체 기판에 도핑영역을 확산 분배시키기 위하여 목표로 하는 방법으로 설정된 분리 열처리 단계가 제공되거나 측벽면 산화층 형성이 두 개 이상의 부분적인 단계로 분할될 수 있으며, 도 6 및 도 7을 참조로 설명된 도핑용 첨가제의 주입이 최적의 공간으로 도핑의 집중화 분포를 달성하기 위하여 수행될 수 있다.

도 10은 도 9에 따른 구조를 나타내는 바, 게이트 스택(GS1-GS8)의 측벽면 산화층(40)과 그 위의 측벽면에 걸쳐 적용되고, 이때 상기 스페이서는 실리콘 나이트라이드로 구성된다. 또한, 활성 반도체 영역(60',61',62',63',64',65',66',67')이 봉지된 게이트 스택(10,20,30,40,50)에 의하여 덮혀지지 않은 각 게이트 스택(GS1-GS8) 사이 영역의 게이트 절연층이 제거된 후, 전기적 접촉장치(미도시됨)와 연결되는 기능을 하게 되도록 제공된다.

본 발명은 두 개의 바람직한 모범적 구현예로서 설명되었지만, 이들 구현예에 제한되지 않고 다른 방법으로 변경 가능하다. 특히, 게이트 스택용 층 재료, 게이트 스택의 배열 구조 및 도핑용 첨가제는 실시예로서 언급된 것이다. 본 발명의 목적은 실리콘 기술에서 집적 DRAM 메모리 및 로직 회로로 설명되었지만, 다른 집적회로로 설명 가능하다. 마찬가지로, n- 및 p- 채널 자계-효과 트랜지스터 또는 장치도 반도체 구조를 제조하는 본 발명의 방법을 근거로 실현될 수 있다.

비록 질소 및/또는 탄소 영역의 공동주입이 상술한 실시예에서 언급되었지 만, 특히 특정의 공간적인 프로파일을 형성하기 위하여 다수의 공동주입이 가능함은 물론이다.

비록 측벽면 산화층이 할로겐 및 질소 및/또는 탄소영역의 주입후 수행되지만, 상술한 실시예에서 주입된 종을 제거하는데 동시에 사용될 수 있고, 상기 주입은 측벽면 산화층 및 추가의 열적 단계가 상기 제거를 위하여 사용된 후에 수행될 수 있다.

Claims

제1전도 타입(p)의 반도체 기판(1)에 제공되고,

다수의 평면 선택 트랜지스터 및 이에 대응 연결되는 다수의 스토리지 캐패시터(TK1-TK4; TK1'-TK4'), 상기 제2전도 타입(n)의 제1및 제2활성영역(60,61; 62,61; 63,64; 65,64; 60'61'; 62',63'; 64'65'; 66',67')을 갖는 선택 트랜지스터를 포함하고,

상기 제1활성영역(60,62,63,65)은 상기 스토리지 캐패시터(TK1-TK4; TK1'-TK4')와 연결되고, 상기 제2활성영역(61,64,61',63',65',67')는 각 비트라인과 연결되며,

게이트 절연체(5)에 의하여 절연되는 방식으로 상기 반도체 기판(1)에 제공되는 각 게이트 스택(GS1-GS8)을 포함하는 다수의 셀을 갖는 반도체 기판의 제조 방법에 있어서,

상기 반도체 기판(1)에 상기 스토리지 캐패시터(TK1-TK4; TK1'-TK4')를 제공하는 공정과;

상기 반도체 기판(1)에 게이트 절연체를 형성하는 공정과;

상기 게이트 절연층(5)상에 게이트 스택(GS1-GS8)을 형성하는 공정과;

제1활성영역(60,62,63,65)으로부터 이격된 선택 트랜지스터의 채널영역의 도핑을 향상시키기 위하여, 상기 제2활성영역(61,64,61',63',65',67')의 일면상의 게이트 스택(GS1-GS8)의 가장자리에 대하여 자가배열되는 방식으로 제1전도 타입(p) 의 제1도핑영역(100,105,110,120,130; 105",110",120",130",140")을 형성하기 위하여 제1유도 단계(I1,I2; I1")를 수행하는 공정과;

상기 제1활성영역(60,62,63,65)의 방향을 따라 상기 제1도핑영역(100,105,110,120,130; 105",110",120",130",140")의 열적 외부확산을 차단하도록 제2도핑영역(101,106; 111,121,131; 106",111",121",131",141")을 형성하는 제2유도단계(I1',I2'; I1''')를 수행하는 공정과;

상기 게이트 스택(GS1-GS8)의 가장자리에 대하여 자가배열되는 방식으로 상기 제1 및 제2활성영역(60,61; 62,61; 63,64; 65,64; 60'61'; 62',63'; 64'65'; 66',67')을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 반도체 구조의 제조 방법.
청구항 1에 있어서, 상기 제1유도 단계(I1,I2; I1")와, 상기 제2유도단계(I1',I2'; I1''')는 주입(implantation) 단계인 것을 특징으로 하는 반도체 구조의 제조 방법.
청구항 1에 있어서,

상기 제1도핑영역(100,105,110,120,130; 105",110",120",130",140")은 보론 영역이고, 상기 제2도핑영역(101,106; 111,121,131; 106",111",121",131",141")은 질소 또는 탄소영역인 것을 특징으로 하는 반도체 구조의 제조 방법
청구항 1,2,3중 어느 하나의 항에 있어서,

상기 제1활성영역(60,62,63,65)의 방향을 따라 제1도핑영역(100,105,110,120,130; 105",110",120",130",140")의 열적 외부확산을 차단하도록 제2도핑영역(101,106; 111,121,131; 106",111",121",131",141")을 형성하는 여러번의 제2유도단계(I1',I2'; I1''')는 주입 단계와 같이 수행되는 것을 특징으로 하는 반도체 구조의 제조 방법.
청구항 1에 있어서, 상기 게이트 스택의 아래쪽에 형성된 제1 및 제2도핑영역이 확산됨과 함께 상기 게이트 스택(GS1-GS8)의 덮혀지지 않은 측벽면에 측벽면 산화층이 형성되는 것을 특징으로 하는 반도체 구조의 제조 방법.
청구항 1에 있어서,

상기 게이트 스택(GS1-GS8)은 서로에 대하여 등간격을 이루며 형성되고, 반도체 기판(1)에서 매두번째 게이트 스택(GS1,GS3,GS5,GS7) 아래에 스토리지 캐패시터(TK1-TK4; TK1'-TK4')가 배열되는 것을 특징으로 하는 반도체 구조의 제조 방법.
청구항 1에 있어서,

상기 게이트 스택(GS1-GS8)은 서로에 대하여 등간격을 이루며 형성되고, 반도체 기판(1)에서 매세번째 또는 첫번째 게이트 스택(GS1,GS4,GS5,GS8) 아래에 번갈아 스토리지 캐패시터(TK1-TK4; TK1'-TK4')가 배열되는 것을 특징으로 하는 반도체 구조의 제조 방법.
청구항 1에 있어서, 확산된 상기 제1 및 제2도핑영역은 반도체 기판에 도핑영역을 확산 분배시키기 위한 분리 열처리 단계에 의하여 형성된 것을 특징으로 하는 반도체 구조의 제조 방법.
청구항 1에 있어서,

상기 게이트 스택(GS1-GS8)은 100nm이하의 선형 간격으로 제조된 것을 특징으로 하는 반도체 구조의 제조 방법.
청구항 1에 있어서,

상기 게이트 스택(GS1-GS8)은 반도체 기판(1)상에서 스트립-타입의 방법으로 평행하게 제공되는 것을 특징으로 하는 반도체 구조의 제조 방법.