KR100616395B1 - Transistor - Google Patents

Transistor Download PDF

Info

Publication number
KR100616395B1
KR100616395B1 KR1020050013947A KR20050013947A KR100616395B1 KR 100616395 B1 KR100616395 B1 KR 100616395B1 KR 1020050013947 A KR1020050013947 A KR 1020050013947A KR 20050013947 A KR20050013947 A KR 20050013947A KR 100616395 B1 KR100616395 B1 KR 100616395B1
Authority
KR
South Korea
Prior art keywords
electrode
base
emitter
region
emitter electrode
Prior art date
Application number
KR1020050013947A
Other languages
Korean (ko)
Other versions
KR20060042135A (en
Inventor
오사무 아까끼
Original Assignee
산요덴키가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요덴키가부시키가이샤 filed Critical 산요덴키가부시키가이샤
Publication of KR20060042135A publication Critical patent/KR20060042135A/en
Application granted granted Critical
Publication of KR100616395B1 publication Critical patent/KR100616395B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P21/00—Arrangements or methods for the control of electric machines by vector control, e.g. by control of field orientation
    • H02P21/04—Arrangements or methods for the control of electric machines by vector control, e.g. by control of field orientation specially adapted for very low speeds
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B66—HOISTING; LIFTING; HAULING
    • B66D—CAPSTANS; WINCHES; TACKLES, e.g. PULLEY BLOCKS; HOISTS
    • B66D5/00—Braking or detent devices characterised by application to lifting or hoisting gear, e.g. for controlling the lowering of loads
    • B66D5/02—Crane, lift hoist, or winch brakes operating on drums, barrels, or ropes
    • B66D5/24—Operating devices
    • B66D5/30—Operating devices electrical
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P27/00—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage
    • H02P27/04—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage
    • H02P27/06—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]

Abstract

사다리 형상의 제1 베이스 전극 및 단책 형상의 제1 에미터 전극과, 평판 형상의 제2 베이스 전극, 제2 에미터 전극을 갖는 반도체 장치는, 본딩 면적을 확보할 수 있고, 제1 에미터 전극에서도 와이어 본딩 위치가 유효한 배치로 되어 있지만, 제2 에미터 전극 중심 부근의 베이스 영역은 제2 베이스 전극까지의 거리가 길어, 캐리어의 방출이 느려지는 문제가 있었다. 이것을 해결하기 위해서는, 칩의 한 변에 베이스 및 에미터 단자가 도출되고, 제2 에미터 전극을 평판 형상으로 형성하고, 외부 단자가 배치되는 칩변에 대하여 수직으로 제1 에미터 전극을 연장한 반도체 장치에서, 제2 에미터 전극의 중앙 부근에 제2 베이스 전극의 돌출부를 형성한다. 이에 따라 제2 에미터 전극의 중앙 부근의 셀의 베이스 영역을, 제2 베이스 전극에 근접할 수가 있어, 에미터 저항의 저감과, 베이스 영역의 캐리어의 방출 속도를 향상시킬 수 있다. A semiconductor device having a ladder-shaped first base electrode and a single-shaped first emitter electrode, a flat plate-shaped second base electrode, and a second emitter electrode can secure a bonding area, and thus the first emitter electrode. Also, although the wire bonding position is an effective arrangement, the base region near the center of the second emitter electrode has a long distance to the second base electrode, which causes a problem that the emission of the carrier is slowed. In order to solve this problem, the base and the emitter terminals are drawn out on one side of the chip, the second emitter electrode is formed into a flat plate shape, and the semiconductor is extended with the first emitter electrode perpendicular to the chip side on which the external terminals are arranged. In the apparatus, a protrusion of the second base electrode is formed near the center of the second emitter electrode. As a result, the base region of the cell near the center of the second emitter electrode can approach the second base electrode, thereby reducing the emitter resistance and improving the release rate of the carrier of the base region.

에미터 전극, 베이스 영역, 방출 속도, 외부 단자 Emitter Electrode, Base Area, Emission Rate, External Terminals

Description

트랜지스터{TRANSISTOR}Transistor {TRANSISTOR}

도 1은 본 발명을 설명하기 위한 평면도. 1 is a plan view for explaining the present invention.

도 2는 본 발명을 설명하기 위한 (A) 평면도, (B) 단면도, (C) 단면도. 2 is a (A) plan view, (B) sectional view, (C) sectional view for explaining this invention.

도 3은 본 발명을 설명하기 위한 평면도. 3 is a plan view for explaining the present invention.

도 4는 종래 기술을 설명하기 위한 (A) 평면도, (B) 평면도, (C) 단면도. 4 is a (A) plan view, (B) plan view, (C) sectional view for explaining the prior art.

도 5는 종래 기술을 설명하기 위한 평면도. 5 is a plan view for explaining the prior art.

<부호의 설명><Description of the code>

1, 51 : 반도체 기판1, 51: semiconductor substrate

2, 52 : 콜렉터 영역2, 52: collector area

3, 53 : 베이스 영역3, 53: base area

4, 54 : 에미터 영역4, 54: emitter area

6, 56 : 제1 베이스 전극6, 56: first base electrode

7, 57 : 제1 에미터 전극7, 57: first emitter electrode

8, 58 : 동작 영역8, 58: operating area

10, 100 : 반도체 소자10, 100: semiconductor device

16, 66 : 제2 베이스 전극16, 66: second base electrode

17, 67 : 제2 에미터 전극17, 67: second emitter electrode

25 : 제1 절연막25: first insulating film

26 : 제2 절연막26: second insulating film

150 : 본딩 와이어150: bonding wire

200 : 외부 단자 200: external terminal

BC1 : 제1 베이스 컨택트홀 BC1: first base contact hole

EC1 : 제1 에미터 컨택트홀 EC1: first emitter contact hole

BC2 : 제2 베이스 컨택트홀 BC2: second base contact hole

EC2 : 제2 에미터 컨택트홀 EC2: Second Emitter Contact Hole

본 발명은 반도체 장치에 관한 것으로, 특히 와이어 본딩되는 전극으로부터 셀의 베이스 영역까지의 거리를 저감시켜, 고속화를 실현하는 트랜지스터에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a transistor for reducing the distance from the wire-bonded electrode to the base region of the cell and realizing high speed.

도 4를 참조하여 종래의 반도체 장치를, npn형 트랜지스터를 예로서 설명한다. Referring to Fig. 4, a conventional semiconductor device will be described as an npn type transistor as an example.

도 4의 (A)는 반도체 소자(100)의 전체적인 개요도이고, 도 4의 (B)는 1층째의 전극 구조의 평면도로서, 파선은 2층째의 전극을 나타낸다. 또한, 도 4의 (C)는 도 4의 (B)의 C-C선 단면도이다. FIG. 4A is an overall schematic view of the semiconductor element 100. FIG. 4B is a plan view of the electrode structure of the first layer, and the broken line represents the electrode of the second layer. 4C is a cross-sectional view taken along the line C-C in FIG. 4B.

n+형 실리콘 반도체 기판(51) 위에, 예를 들면 n형 에피택셜층을 적층 등을 행하여 콜렉터 영역(52)을 형성한다. 콜렉터 영역(52) 표면에는 p형 불순물 영역인 베이스 영역(53)을 형성하고, 베이스 영역(53) 표면에는 격자 형상으로 n+형 불순물을 확산하여, 에미터 영역(54)이 형성된다. 이에 따라 베이스 영역(53)은 섬 형상으로 분리되어, 에미터 영역(54)과 교대로 배치된다. 또한, 섬 형상으로 분리되어 있는 것은 표면적인 구조이며, 에미터 영역(54)보다 깊게 형성되는 베이스 영역(53)은, 깊은 영역에서 하나의 연속한 영역으로 되어 있다. On the n + type silicon semiconductor substrate 51, for example, an n type epitaxial layer is stacked to form a collector region 52. A base region 53, which is a p-type impurity region, is formed on the collector region 52 surface, and n + -type impurities are diffused in a lattice shape on the surface of the base region 53 to form an emitter region 54. As a result, the base regions 53 are separated into islands and alternately arranged with the emitter regions 54. In addition, what is separated by an island shape is a surface structure, and the base area | region 53 formed deeper than the emitter area | region 54 becomes one continuous area | region in the deep area | region.

이와 같이 섬 형상으로 분할된 베이스 영역(53)과 그 주변의 에미터 영역(54)으로 형성되는 트랜지스터를, 이하 셀이라고 칭하고, 다수의 셀이 배치된 영역을 동작 영역(58)이라고 칭한다. The transistor formed of the base region 53 divided into island shapes and the emitter region 54 around it is referred to as a cell hereinafter, and the region where a plurality of cells are arranged is referred to as an operation region 58.

베이스 영역(53) 및 에미터 영역(54)에 접속되는 베이스 전극 및 에미터 전극은 각각 2층 구조로 되어 있다. The base electrode and the emitter electrode connected to the base region 53 and the emitter region 54 each have a two-layer structure.

1층째로 되는 제1 베이스 전극(56)은, 섬 형상 또는 단책 형상으로 형성되고, 제1 절연막(25)에 형성한 제1 베이스 컨택트홀 BC1을 통하여 베이스 영역(53)과 컨택트한다. 제1 에미터 전극(57)은, 격자 형상으로 형성되고, 제1 절연막(25)에 형성한 제1 에미터 컨택트홀 EC1을 통하여 에미터 영역(54)과 컨택트한다. The first base electrode 56 serving as the first layer is formed in an island shape or a single shape, and contacts the base region 53 through the first base contact hole BC1 formed in the first insulating film 25. The first emitter electrode 57 is formed in a lattice shape and contacts the emitter region 54 through the first emitter contact hole EC1 formed in the first insulating film 25.

이들 제1 베이스 전극(56) 및 에미터 전극(57) 위에, 2층째로 되는 제2 베이스 전극(66) 및 제2 에미터 전극(67)이 형성되고, 제2 절연막(26)에 형성한 제2 베이스 컨택트홀(여기서는 도시 생략), 제2 에미터 컨택트홀 EC2(여기서는 도시 생 략)를 통하여 접속한다. On the first base electrode 56 and the emitter electrode 57, the second base electrode 66 and the second emitter electrode 67 as the second layer are formed and formed on the second insulating film 26. Connection is made via a second base contact hole (not shown here) and a second emitter contact hole EC2 (not shown here).

제2 베이스 전극(66)은, 모든 섬 형상의 제1 베이스 전극(56)과 단책 형상의 제1 베이스 전극(56)의 일부 위에 형성되어 이들과 컨택트한다. 제2 에미터 전극(67)은 단책 형상의 제1 베이스 전극(56) 상방에 형성되고, 제1 에미터 전극(57)과 컨택트한다. The second base electrode 66 is formed on and contacts a portion of the first base electrode 56 having all island shapes and the first base electrode 56 having a single shape. The second emitter electrode 67 is formed above the single base electrode 56 in the form of a strip, and contacts the first emitter electrode 57.

이와 같이, 제2 베이스 전극(66) 및 제2 에미터 전극(67)을 제1 층째의 전극을 평판 형상으로 피복하는 형상으로 하고, 이들 2층째의 전극에 와이어 본딩함으로써, 와이어 본딩이 가능한 영역을 확대할 수 있어, 조립 시의 범용성이 높아진다. 또한, 제2 베이스 전극(66)과 제2 에미터 전극(67)은, 각각의 사각형의 한 변에서 인접하는 것뿐이므로, 마스크의 오정렬이나, 원하는 레지스트 패턴을 얻기 위한 이격 거리는 이 부분만을 고려하면 된다(예를 들면 특허 문헌1 참조). In this way, the second base electrode 66 and the second emitter electrode 67 are formed in a shape of covering the electrode of the first layer in a flat plate shape, and wire bonding is possible by wire bonding the electrodes of the second layer. Can be enlarged, and the versatility at the time of assembly increases. In addition, since the second base electrode 66 and the second emitter electrode 67 are only adjacent to one side of each quadrangle, only this portion is taken into account for misalignment of the mask and separation distance to obtain a desired resist pattern. What is necessary is just to refer (for example, patent document 1).

<특허 문헌1> 일본 특개2000-40703호 공보 Patent Document 1: Japanese Unexamined Patent Application Publication No. 2000-40703

도 5에는, 상기의 반도체 칩(100)을 실장하는 경우를 도시한다. FIG. 5 shows a case where the semiconductor chip 100 is mounted.

조립 공정에서, 예를 들면 도 5의 (A)와 같이, 칩의 하나의 변(도 5에서는 칩의 하변으로 되는 변)측에 베이스 B 및 에미터 E의 양 단자를 배치하는 경우가 있다. 이러한 경우에는, 하나의 칩변을 따라 배열한 외부 단자(예를 들면 리드)(200)와, 제2 에미터 전극(67) 및 제2 베이스 전극(66)을 접속하므로, 2층째의 전극이 평판 형상의 전극 구조이면 도 5의 (A)와 같이 본딩 와이어(150)에 의해 접속할 수 있다. In the assembling process, for example, as shown in Fig. 5A, both terminals of the base B and the emitter E may be arranged on one side of the chip (the side which becomes the lower side of the chip in Fig. 5). In this case, since the external terminal (for example, the lead) 200 arranged along one chip | tip side and the 2nd emitter electrode 67 and the 2nd base electrode 66 are connected, the 2nd layer electrode is a flat plate. If it is a shaped electrode structure, it can connect with the bonding wire 150 like FIG.

여기서, 바이폴라 트랜지스터의 특성 향상을 위해서는 에미터 저항의 저감이 바람직하다. 이 때문에 예를 들면 제2 에미터 전극(67)의 면적을 크게 확보하거나, 본딩 와이어를 되도록이면 짧게 하는 등의 고안이 이루어진다. Here, it is desirable to reduce the emitter resistance in order to improve the characteristics of the bipolar transistor. For this reason, the invention is made, for example, to secure a large area of the second emitter electrode 67, or to make the bonding wire as short as possible.

또한, 특히, 패키지의 박형화에 수반하여, 본딩 와이어의 루프를 낮추는 요망이 있다. 이 때 낮은 루프가 칩 단부에 접촉하지 않도록, 와이어 본딩 위치를 도 5의 (A)와 같이 칩의 단부 부근으로 하는 경우가 있다. In addition, there is a demand for lowering the loop of the bonding wire, particularly with the thinning of the package. At this time, the wire bonding position may be near the edge of the chip as shown in Fig. 5A so that the low loop does not contact the chip end.

그러나, 1층째와 2층째를 접속하는 컨택트 홀의 위치에 따라서는 전류 경로로 되는 부분은 제1 에미터 전극(57)과 제2 에미터 전극(67)의 2층 부분과 제2 에미터 전극(67)만의 1층 부분이 있다. 와이어 본딩 위치가 칩 단부로 되면, 예를 들면 도면에서는 상변측의 제1 에미터 전극(57)으로부터 와이어 본딩 위치까지의 에미터 저항이 높아진다. 이 때문에, 에미터 저항의 저감 또는 칩의 박형화가 진행되지 않는 문제가 있었다. However, depending on the position of the contact hole connecting the first layer and the second layer, the portion that becomes the current path is the second layer portion of the first emitter electrode 57 and the second emitter electrode 67 and the second emitter electrode ( 67) There is a ground floor part of the bay. When the wire bonding position is at the chip end portion, for example, the emitter resistance from the first emitter electrode 57 on the upper side to the wire bonding position increases in the figure. For this reason, there was a problem that reduction of emitter resistance or chip thickness did not proceed.

따라서, 이러한 경우에는 2층째의 전극을 평판 형상으로 하고, 도 5의 (B)의 파선과 같이, 1층째의 제1 에미터 전극(57)과 본딩 와이어(150)와의 거리를 되도록이면 짧게 하는 것이 바람직하다. 또한 제1 에미터 전극(57)이 제2 에미터 전극(67)과 2층으로 되어, 외부 단자(200)가 배치되는 칩변(도면에서는 상변 또는 하변)에 대하여 수직 방향으로, 제1 에미터 전극(57)을 형성하면 된다. Therefore, in this case, the electrode of the second layer is made into a flat plate shape, and the distance between the first emitter electrode 57 and the bonding wire 150 of the first layer is as short as possible, as shown by the broken line in FIG. It is preferable. In addition, the first emitter electrode 57 is formed into two layers with the second emitter electrode 67, and the first emitter is perpendicular to the chip side (upper side or lower side in the drawing) in which the external terminal 200 is disposed. The electrode 57 may be formed.

도 5의 (C)는, 도 5의 (B)의 일부 확대도이고, 실선으로 1층째의 전극 구조를 나타내고, 일점쇄선 및 해칭 표시로 2층째의 전극 구조를 나타낸다. FIG. 5C is a partially enlarged view of FIG. 5B, which shows the electrode structure of the first layer in solid line, and shows the electrode structure of the second layer in dashed line and hatched display.

제2 에미터 전극(67) 하방의 제1 베이스 전극(56)은, 예를 들면 도면의 세로 방향으로 배열한 섬 형상의 복수의 베이스 영역(53)과, 제1 절연막에 형성한 제1 베이스 컨택트홀 BC1을 통하여 연속하여 컨택트한다. 그리고 셀이 배치되는 동작 영역(58) 밖에서 묶여져 사다리 형상의 패턴으로 되어, 제2 베이스 전극(66)측까지 연장되며 제2 절연막에 형성한 제2 베이스 컨택트홀 BC2를 통하여 제2 베이스 전극(66)과 컨택트한다. 또한 제2 베이스 전극(66) 하방에서는 섬 형상의 제1 베이스 전극(56)이 형성되고, 제2 베이스 컨택트홀 BC2를 통하여 제2 베이스 전극(66)과 컨택트한다. The first base electrode 56 below the second emitter electrode 67 includes, for example, a plurality of island-shaped base regions 53 arranged in the longitudinal direction of the drawing, and a first base formed in the first insulating film. Contact is continuously made through the contact hole BC1. In addition, the second base electrode 66 is bundled outside the operating region 58 in which the cells are disposed to form a ladder-shaped pattern and extends to the second base electrode 66 side and is formed through the second base contact hole BC2 formed in the second insulating film. ). An island-shaped first base electrode 56 is formed below the second base electrode 66, and contacts the second base electrode 66 through the second base contact hole BC2.

제1 에미터 전극(57)은, 제2 에미터 전극(67) 하방에서는 단책 형상으로 형성되고, 제2 베이스 전극(66) 하방에서는 격자 형상으로 형성된다. 이들의 일부는 연속하며, 제2 절연막에 형성한 제2 에미터 컨택트홀 EC2를 통하여 제2 에미터 전극(67)과 컨택트한다. The first emitter electrode 57 is formed in a single shape below the second emitter electrode 67, and is formed in a lattice shape below the second base electrode 66. Some of them are continuous and contact with the second emitter electrode 67 through the second emitter contact hole EC2 formed in the second insulating film.

이와 같은 구조로 함으로써, 제1 에미터 전극(57)과 제2 에미터 전극(67)의 2층의 전극에 의해 와이어 본딩 위치까지 접속할 수 있다. 즉, 칩 단부에 와이어 본딩하는 경우에도 와이어 본딩 위치로부터 가장 먼 제1 에미터 전극(57)까지의 에미터 저항을 저감할 수 있다. 또한 도 5의 (A)에 도시한 바와 같은 본딩 와이어의 단축화도 도모하여 에미터 저항의 저감에 기여할 수 있고, 또한 본딩 와이어의 루프를 낮게 할 수 있으므로 박형 패키지에의 실장도 가능하게 된다. With such a structure, it is possible to connect to the wire bonding position by the electrodes of the two layers of the first emitter electrode 57 and the second emitter electrode 67. That is, even when wire bonding to the chip end portion, the emitter resistance from the wire bonding position to the first emitter electrode 57 farthest can be reduced. In addition, the shortening of the bonding wire as shown in FIG. 5A can be reduced, thereby contributing to the reduction of the emitter resistance, and the loop of the bonding wire can be lowered, so that the package can be mounted in a thin package.

그러나, 이 경우, 제2 에미터 전극(67) 하방에서, 제1 에미터 전극(57)과 평행하게 배치되는 제1 베이스 전극(56)은 동작 영역(58) 밖에서 묶여져 제2 베이스 전극(66)에 접속된다. 즉, 제2 베이스 전극(66) 하방에서 제2 베이스 컨택트홀 BC2를 통하여 직접적으로 제2 베이스 전극(66)과 접속하는 셀 C2의 베이스 영역(53)과 비교하여, 예를 들면 셀 C1에서는 베이스 영역(53)과 제2 베이스 전극(66)까지의 거리 L2가 길어진다. 이 때문에, 트랜지스터 오프 시의 베이스 영역의 소수 캐리어의 방출이 느려져, 고속 동작을 방해하는 원인으로 되는 문제가 있었다. However, in this case, below the second emitter electrode 67, the first base electrode 56 arranged in parallel with the first emitter electrode 57 is bundled outside the operating region 58 to form the second base electrode 66. ) Is connected. That is, compared to the base region 53 of the cell C2 directly connected to the second base electrode 66 through the second base contact hole BC2 below the second base electrode 66, for example, in the cell C1, The distance L2 between the region 53 and the second base electrode 66 becomes long. For this reason, the emission of the minority carriers in the base region at the time of transistor off becomes slow, and there exists a problem which causes the high speed operation | movement.

본 발명은 상술한 다양한 문제점을 감안하여 이루어진 것으로, 첫째, 콜렉터 영역으로 되는 일 도전형 반도체 기판과, 상기 기판 위에 형성된 역도전형의 베이스 영역과, 상기 베이스 영역 표면에 격자 형상으로 형성된 일 도전형의 에미터 영역과, 상기 베이스 영역과 컨택트하는 제1 베이스 전극과, 상기 에미터 영역과 컨택트하는 제1 에미터 전극과, 상기 제1 베이스 전극 및 상기 제1 에미터 전극 위에 절연막을 개재하여 형성되고 상기 제1 베이스 전극과 접속하는 하나의 제2 베이스 전극과, 상기 제1 베이스 전극 및 상기 제1 에미터 전극 위에 상기 절연막을 개재하여 형성되고 상기 제1 에미터 전극과 접속하는 하나의 제2 에미터 전극을 구비하고, 상기 제2 에미터 전극 하방의 제1 베이스 전극 및 제1 에미터 전극은 병행하여 복수 배치되며, 해당 복수의 제1 베이스 전극은 단부에서 묶여져 상기 제2 베이스 전극에 접속되고, 상기 제2 베이스 전극은, 상기 제2 에미터 전극의 일부를 분리하여 상기 병행한 제1 베이스 및 에미터 전극과 직교하여 연장되는 돌출부를 가짐으로써 해결하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned various problems. First, one conductive semiconductor substrate serving as a collector region, a reverse conductive base region formed on the substrate, and one conductive type formed in a lattice shape on the base region surface are provided. An emitter region, a first base electrode in contact with the base region, a first emitter electrode in contact with the emitter region, and an insulating film on the first base electrode and the first emitter electrode; One second base electrode connected to the first base electrode, and one second emitter formed on the first base electrode and the first emitter electrode via the insulating film, and connected to the first emitter electrode. And a plurality of first base electrodes and a plurality of first emitter electrodes disposed below the second emitter electrode in parallel. A first base electrode of the second electrode is tied at an end thereof and connected to the second base electrode, and the second base electrode extends perpendicularly to the parallel first base and emitter electrodes by separating a part of the second emitter electrode. The solution is to have a protrusion that becomes.

또한, 상기 제2 베이스 전극 하방의 상기 제1 에미터 전극은 격자 형상을 갖는 것을 특징으로 하는 것이다. In addition, the first emitter electrode below the second base electrode has a lattice shape.

또한, 상기 돌출부에 의해 분리된 영역은, 적어도 상기 제2 에미터 전극에 접속되는 접속 수단이 고착 가능한 면적을 갖는 것을 특징으로 하는 것이다. Moreover, the area | region separated by the said projection part is characterized by having the area which the connection means connected to the said 2nd emitter electrode can be fixed at least.

둘째, 반도체 기판에 콜렉터 영역과 베이스 영역과 에미터 영역을 형성하고, 상기 베이스 영역에 컨택트하는 제1 베이스 전극과 상기 에미터 영역에 컨택트하는 제1 에미터 전극과, 상기 제1 베이스 전극 및 제1 에미터 전극 위에 절연막을 개재하여 형성된 제2 베이스 전극 및 제2 에미터 전극을 갖는 반도체 칩과, 상기 반도체 칩의 하나의 변을 따라 배치된 베이스 단자 및 에미터 단자와, 상기 베이스 단자와 상기 제2 베이스 전극 및 상기 에미터 단자와 제2 에미터 전극을 각각 접속하는 접속 수단을 구비하고, 상기 제2 에미터 전극 하방의 상기 제1 베이스 전극 및 제1 에미터 전극은 상기 하나의 변에 수직으로 배치되고, 상기 제2 베이스 전극은 상기 제2 에미터 전극의 일부를 분리하여 상기 하나의 변에 병행하여 연장되는 돌출부를 가짐으로써 해결하는 것이다. Second, a collector region, a base region, and an emitter region are formed on a semiconductor substrate, a first base electrode contacting the base region, a first emitter electrode contacting the emitter region, the first base electrode, and a first base electrode. A semiconductor chip having a second base electrode and a second emitter electrode formed over an emitter electrode via an insulating film, a base terminal and an emitter terminal disposed along one side of the semiconductor chip, the base terminal and the And a connecting means for connecting the second base electrode and the emitter terminal and the second emitter electrode, respectively, wherein the first base electrode and the first emitter electrode under the second emitter electrode are provided on the one side. The second base electrode is vertically disposed, and the second base electrode has a protrusion that extends in parallel with the one side by separating a part of the second emitter electrode. Will.

또한, 상기 접속 수단은, 상기 하나의 변을 따라 상기 반도체 칩의 단부 부근에 고착되는 것을 특징으로 하는 것이다. Moreover, the said connection means is fixed to the vicinity of the edge part of the said semiconductor chip along the said one side.

또한, 상기 돌출부에 의해, 상기 제2 에미터 전극의 일부는 거의 균등하게 분리되는 것을 특징으로 하는 것이다. In addition, a part of the second emitter electrode is almost evenly separated by the protrusion.

또한, 상기 돌출부 아래의 상기 절연막에는 상기 제1 베이스 전극과 컨택트하는 컨택트홀이 형성되는 것을 특징으로 하는 것이다. In addition, a contact hole for contacting the first base electrode may be formed in the insulating layer under the protrusion.

도 1 내지 도 3을 참조하여 본 발명의 실시예를 npn형의 바이폴라 트랜지스터를 예로 상술한다. An embodiment of the present invention will be described in detail with reference to FIGS. 1 to 3 as an example of an npn type bipolar transistor.

도 1은 본 발명의 실시예인 반도체 장치(10)의 구조를 도시한다. 도 1의 (A)는 2층째의 전극 구조를 도시하는 평면도이고, 도 1의 (B)는 1층째의 전극 구조와 확산 영역을 도시하는 평면도이다. 1 shows a structure of a semiconductor device 10 which is an embodiment of the present invention. FIG. 1A is a plan view showing the electrode structure of the second layer, and FIG. 1B is a plan view showing the electrode structure and the diffusion region of the first layer.

본 실시예의 npn형 바이폴라 트랜지스터(10)는, 콜렉터 영역(2)과, 베이스 영역(3)과, 에미터 영역(4)과, 제1 베이스 전극(6)과, 제1 에미터 전극(7)과, 제2 베이스 전극(16)과, 제2 에미터 전극(17)과, 제2 베이스 전극의 돌출부(16a)로 구성된다. The npn type bipolar transistor 10 of the present embodiment includes a collector region 2, a base region 3, an emitter region 4, a first base electrode 6, and a first emitter electrode 7. ), A second base electrode 16, a second emitter electrode 17, and a protrusion 16a of the second base electrode.

반도체 기판(1)은, 고농도의 n+형 반도체 기판으로서, 그 위에 예를 들면 n형 에피택셜층을 성장시키거나 하여 콜렉터 영역(2)을 형성한다. The semiconductor substrate 1 is a high concentration n + type semiconductor substrate, on which, for example, an n-type epitaxial layer is grown to form the collector region 2.

베이스 영역(3)은, 콜렉터 영역(2) 표면에 형성된 하나의 p형 확산 영역이다. 베이스 영역(3) 표면에는, 격자 형상으로 n+형 불순물을 확산하여 에미터 영역(4)을 형성한다. 이에 따라 베이스 영역(3)은 도면에서의 정방 형상으로 나타내는 섬 형상으로 분리된다. 또한, 섬 형상으로 분리되어 있는 것은 표면적인 구조이고, 에미터 영역(4)보다 깊게 형성되는 베이스 영역(3)은, 깊은 영역에서 하나의 연속한 영역으로 되어 있다. 섬 형상으로 분할된 베이스 영역(3)과 그 주변의 에미터 영역(4)으로 형성되는 셀이 다수 배치되어 파선으로 표시하는 동작 영역(8)을 구성한다(도 2의 (B), 도 2의 (C) 참조). The base region 3 is one p-type diffusion region formed on the surface of the collector region 2. On the surface of the base region 3, n + type impurities are diffused in a lattice shape to form the emitter region 4. As a result, the base region 3 is separated into an island shape represented by a square shape in the drawing. In addition, what is separated by an island shape is a surface structure, and the base area | region 3 formed deeper than the emitter area | region 4 becomes one continuous area | region in the deep area | region. A plurality of cells formed by the base region 3 divided into island shapes and the emitter region 4 around the island are arranged to form an operating region 8 displayed by broken lines (FIG. 2B and FIG. 2). (C) of).

베이스 영역(3) 및 에미터 영역(4)에 접속되는 베이스 전극 및 에미터 전극은 각각 2층 구조로 되어 있다. 또한, 도시는 생략하지만 콜렉터 영역(2)은 콜렉 터 전극에 전기적으로 접속한다. The base electrode and the emitter electrode connected to the base region 3 and the emitter region 4 each have a two-layer structure. Although not shown, the collector region 2 is electrically connected to the collector electrode.

도 1의 (A)와 같이, 2층째로 되는 제2 베이스 전극(16) 및 제2 에미터 전극(17)은 제1 베이스 전극(6) 및 제1 에미터 전극(7) 위에 제2 절연막을 개재하여 각각 하나씩 형성된다. 제2 베이스 전극(16)과 제2 에미터 전극(17)은 인접하여 배치되고, 제2 베이스 전극(16)은 제2 에미터 전극(17)의 일부를 거의 균등하게 분리하도록 연장되는 돌출부(16a)를 갖는다. 제2 에미터 전극(17)은, 돌출부(16a) 주위를 둘러싼 형상으로, 돌출부(16a)에 의해 완전하게 분단되는 것은 아니며, 하나의 연속한 평판 형상이다. As shown in FIG. 1A, the second base electrode 16 and the second emitter electrode 17 serving as the second layer are disposed on the first base electrode 6 and the first emitter electrode 7. One through each is formed. The second base electrode 16 and the second emitter electrode 17 are disposed adjacent to each other, and the second base electrode 16 extends to substantially equally separate a portion of the second emitter electrode 17 ( 16a). The second emitter electrode 17 is a shape surrounding the protruding portion 16a and is not completely divided by the protruding portion 16a, but is a continuous flat plate shape.

그리고, 거의 균등한 면적에서, 예를 들면 돌출부(16a)의 상측으로 분리된 영역과 하측으로 분리된 영역을 갖고 있다. 본 명세서에서는 설명의 편의상, 상측의 영역을 분리 영역 a, 하측의 영역을 분리 영역 b라고 칭한다. 여기서, 돌출부(16a)는 하나에 한하지 않고, 복수라도 되며, 그 경우에도 돌출부(16a)에 의해 분리되는 영역이 거의 균등하게 되도록 형성한다. 또한, 본 실시예에서는 돌출부(16a)는 베이스 영역(3) 1행분을 피복하여 형성되는 경우를 예로 들어 설명하지만, 이것에 한하지 않고, 복수행을 연속하여 피복하는 형상이어도 된다. 단, 돌출부(16a)에 의해 분리되는 제2 에미터 전극(17)(분리 영역 a, b)은 적어도 본딩 와이어가 고착 가능한 면적을 갖는 것으로 한다. And in the substantially uniform area, it has the area | region isolate | separated to the upper side of the protrusion part 16a, and the area | region separated below, for example. In the present specification, for convenience of explanation, the upper region is referred to as the separation region a and the lower region is referred to as the separation region b. Here, the protrusions 16a are not limited to one but may be plural, and in such a case, the regions separated by the protrusions 16a are formed so as to be almost even. In addition, although the protrusion part 16a demonstrates the case formed by covering one row of the base area | region 3 as an example in this embodiment, it is not limited to this, It may be a shape which coats several rows continuously. However, it is assumed that the second emitter electrodes 17 (separation regions a and b) separated by the protrusions 16a have an area to which at least the bonding wires can be fixed.

도 1의 (B)와 같이, 제1 베이스 전극(6)은 2개의 패턴으로 이루어진다. 즉 섬 형상의 베이스 영역(3)과 중첩하는 섬 형상의 패턴의 제1 베이스 전극(6a)과, 복수의 섬 형상의 베이스 영역(3)을 예를 들면 세로의 꼬치로 연결하여, 각 꼬치를 동작 영역(8) 밖에서 묶어 사다리 형상으로 한 패턴의 제1 베이스 전극(6b)이다. 꼬치를 묶은 부분은 제2 베이스 전극(16) 하방까지 연장된다. As shown in FIG. 1B, the first base electrode 6 has two patterns. That is, the first base electrode 6a of an island pattern overlapping with the island-shaped base region 3 and the plurality of island-shaped base regions 3 are connected by vertical skewers, for example, so that each skewer is twisted. It is the 1st base electrode 6b of the pattern tied in the ladder shape outside the operation area 8. The portion of the skewer is extended to the bottom of the second base electrode 16.

제2 베이스 전극(16)의 하방은 섬 형상의 제1 베이스 전극(6a)이 배치되고, 제2 에미터 전극(17) 하방은 사다리 형상의 제1 베이스 전극(6b)이 배치된다. 그리고, 각 제1 베이스 전극(6)은, 제1 절연막에 형성한 제1 베이스 컨택트홀 BC1을 통하여 베이스 영역(3)과 컨택트한다. An island-shaped first base electrode 6a is disposed below the second base electrode 16, and a ladder-shaped first base electrode 6b is disposed below the second emitter electrode 17. Each first base electrode 6 contacts the base region 3 through the first base contact hole BC1 formed in the first insulating film.

제1 에미터 전극(7)도 2개의 패턴으로 이루어진다. 즉, 사다리 형상의 제1 베이스 전극(6b) 사이에 배치되는 단책 형상의 패턴의 제1 에미터 전극(7a)과, 섬 형상의 제1 베이스 전극(6) 사이에 배치되는 격자 형상의 패턴의 제1 에미터 전극(7b)이고, 격자 형상의 제1 에미터 전극(7b)은 단책 형상의 제1 에미터 전극(7a)의 일부에 접속된다. 그리고, 각 제1 에미터 전극(7)은, 제1 절연막에 형성한 제1 에미터 컨택트홀 EC1을 통하여 에미터 영역(4)과 컨택트한다. The first emitter electrode 7 also consists of two patterns. That is, the lattice-shaped pattern disposed between the first emitter electrode 7a of the single-shaped pattern disposed between the ladder-shaped first base electrodes 6b and the island-shaped first base electrode 6 It is the 1st emitter electrode 7b, and the grid | lattice-shaped 1st emitter electrode 7b is connected to the one part of the single-ended 1st emitter electrode 7a. Each first emitter electrode 7 contacts the emitter region 4 via the first emitter contact hole EC1 formed in the first insulating film.

도 2의 (A)는, 도 1의 (A), 도 1의 (B)를 중첩한 평면도이다. 또한, 도 2의 (B)는 도 2의 (A)의 A-A'선 단면도이고, 도 2의 (C)는 도 2의 (A)의 B-B'선 단면도이고, 2층째의 전극을 해칭으로 도시한다. FIG. 2A is a plan view in which FIG. 1A and FIG. 1B overlap. 2B is a cross-sectional view taken along the line A-A 'of FIG. 2A, and FIG. 2C is a cross-sectional view taken along the line B-B' of FIG. Is shown by hatching.

제2 에미터 전극(17) 하방에서는, 에미터 영역(4)은 제1 절연막(25)에 형성한 제1 에미터 컨택트홀 EC1을 통하여, 제1 에미터 전극(7a)에 접속되고, 또한 제2 절연막(26)에 형성한 제2 에미터 컨택트홀 EC2를 통하여 제2 에미터 전극(17)에 접속된다. 즉, 제2 에미터 전극(17) 하방에서는, 에미터 영역(4)은, 제1 및 제2 에미터 컨택트홀 EC1, EC2를 통하여 거의 다이렉트로, 제2 에미터 전극(17)에 접속된 다. Below the second emitter electrode 17, the emitter region 4 is connected to the first emitter electrode 7a through the first emitter contact hole EC1 formed in the first insulating film 25. The second emitter electrode 17 is connected to the second emitter electrode 17 through the second emitter contact hole EC2 formed in the second insulating film 26. That is, below the second emitter electrode 17, the emitter region 4 is almost directly connected to the second emitter electrode 17 via the first and second emitter contact holes EC1 and EC2. All.

또한, 제2 에미터 전극(17) 하방의 베이스 영역(3)은, 제1 베이스 전극(6b)과 제1 베이스 컨택트홀 BC1을 통하여 컨택트하고, 동작 영역(8) 밖에서 묶여진다. 그리고 제2 베이스 전극(16)측까지 연장되어, 제2 베이스 컨택트홀 BC2에 의해 제2 베이스 전극(16)과 컨택트한다. In addition, the base region 3 below the second emitter electrode 17 is contacted through the first base electrode 6b and the first base contact hole BC1 and is bundled outside the operating region 8. And it extends to the 2nd base electrode 16 side, and contacts with the 2nd base electrode 16 by the 2nd base contact hole BC2.

한편 제2 베이스 전극(16) 하방에서는, 에미터 영역(4)은 제1 에미터 컨택트홀 EC1을 통하여 격자 형상 패턴의 제1 에미터 전극(7b)과 컨택트한다. 그리고, 그 제1 에미터 전극(7b)은 단책 형상 패턴의 제1 에미터 전극(7a)에 접속되고, 제2 에미터 컨택트홀 EC2를 통하여 제2 에미터 전극(17)에 접속된다. On the other hand, below the second base electrode 16, the emitter region 4 contacts the first emitter electrode 7b having a lattice pattern through the first emitter contact hole EC1. The first emitter electrode 7b is connected to the first emitter electrode 7a having a single-shaped pattern, and is connected to the second emitter electrode 17 through the second emitter contact hole EC2.

또한, 제2 베이스 전극(16) 하방의 베이스 영역(3)은, 제1 베이스 컨택트홀 BC1을 통하여 제1 베이스 전극(6a)과 컨택트하고, 제1 베이스 전극(6a)은 제2 베이스 컨택트홀 BC2를 통하여 제2 베이스 전극(16)과 컨택트한다. 즉, 제2 베이스 전극(16) 하방에서는, 베이스 영역(3)은, 제2 베이스 전극(16)과, 제1 및 제2 베이스 컨택트홀 BC1, BC2를 통하여 거의 다이렉트로 접속한다. In addition, the base region 3 below the second base electrode 16 contacts the first base electrode 6a through the first base contact hole BC1, and the first base electrode 6a contacts the second base contact hole. The second base electrode 16 is contacted through BC2. That is, under the second base electrode 16, the base region 3 is almost directly connected to the second base electrode 16 through the first and second base contact holes BC1 and BC2.

본 실시예에서는, 제2 베이스 전극(16)은 와이어 본딩이 압착될 수 있는 면적을 확보하면 충분하게 하며(도 3에서 ●의 파선 표시 참조), 제2 에미터 전극(17)은 가능한 한 그 점유 면적을 크게 하여 에미터 저항의 저감에 기여하고 있다. In the present embodiment, the second base electrode 16 is sufficient to secure an area in which wire bonding can be crimped (see the dashed line in Fig. 3), and the second emitter electrode 17 is as much as possible. The occupancy area is increased, contributing to the reduction of emitter resistance.

또한, 본 실시예에서는 사다리 형상으로 배치되어 있는 제1 베이스 전극(6b) 및 단책 형상으로 배치되어 있는 제1 에미터 전극(7a)에 직교하는 방향으로 제2 베이스 전극(16)을 연장한 돌출부(16a)를 형성한다. 돌출부(16a)는, 제2 에미터 전 극(17)을 완전하게 분할하지 않는 범위에서, 제1 베이스 전극(6b) 위에 연장된다. 그리고, 돌출부(16a)가 제1 베이스 전극(6b)과 중첩하는 부분의 제2 절연막(여기서는 도시 생략)에는, 제2 베이스 컨택트홀 BC2가 형성되고, 제2 베이스 전극(16)(돌출부 : 16a)과 제1 베이스 전극(6b)이 접속한다. 즉, 돌출부(16a)에서는, 베이스 영역(3)은 제1 및 제2 베이스 컨택트홀 BC1, BC2를 통하여 거의 다이렉트로 제2 베이스 전극(16)에 접속된다. In addition, in this embodiment, the protrusion part which extended the 2nd base electrode 16 in the direction orthogonal to the 1st base electrode 6b arrange | positioned in ladder shape and the 1st emitter electrode 7a arrange | positioned in single-shape shape. (16a) is formed. The protrusion 16a extends over the first base electrode 6b in a range that does not completely divide the second emitter electrode 17. The second base contact hole BC2 is formed in the second insulating film (not shown here) in the portion where the protrusion 16a overlaps the first base electrode 6b, and the second base electrode 16 (protrusion: 16a) is formed. ) And the first base electrode 6b are connected. That is, in the protrusion 16a, the base region 3 is almost directly connected to the second base electrode 16 through the first and second base contact holes BC1 and BC2.

이와 같이 함으로써, 분리 영역 a 및 분리 영역 b에 배치되어 있는 셀의 베이스 영역(3)은, 제2 베이스 전극(16)(돌출부 : 16a)에 근접하게 된다. By doing in this way, the base area | region 3 of the cell arrange | positioned in the isolation | separation area | region a and isolation | separation area | region b becomes close to the 2nd base electrode 16 (protrusion part: 16a).

즉, 도 5의 (C)인 경우와 동일한 셀 C1에 주목하면, 제1 베이스 컨택트홀 BC1만으로 컨택트하고 있는 셀 C1의 베이스 영역(3)과, 제2 베이스 전극(16)(돌출부 : 16a)과의 거리 L1을 단축할 수 있다. 또한 돌출부(16a)에 의해, 제1 베이스 전극(6b)이 균등하게 분할되어, 각 베이스 영역(3)으로부터 제2 베이스 전극(16)까지의 거리의 차도 전체적으로 작게 할 수 있다. 따라서, 트랜지스터 오프 시에 베이스 영역의 캐리어의 방출이 빨라져, 고속 동작이 가능하게 된다. That is, when attention is paid to the same cell C1 as in the case of Fig. 5C, the base region 3 and the second base electrode 16 (protrusions: 16a) of the cell C1 which are contacted only by the first base contact hole BC1 are projected. The distance L1 can be shortened. In addition, the first base electrode 6b is equally divided by the protrusions 16a, so that the difference in distance from each base region 3 to the second base electrode 16 can be made smaller as a whole. Therefore, the carrier of the base region is released quickly when the transistor is turned off, thereby enabling high speed operation.

일례로서, 셀 C1과, 가장 가까운 제2 베이스 컨택트 BC2까지의 거리를 비교하면, 본 실시예의 거리 L1은, 도 5의 (C)의 거리 L2보다 75% 정도 단축할 수 있어, 베이스 캐리어의 방출이 빠르게 되므로, 고속 스위칭에 유리하게 된다. As an example, comparing the distance between the cell C1 and the closest second base contact BC2, the distance L1 of the present embodiment can be shortened by about 75% than the distance L2 of FIG. 5C, and the base carrier is released. This becomes faster, which is advantageous for high speed switching.

도 3은 상기의 반도체 소자(10)를 패키지에 실장하는 경우를 도시한다. 도 3은 일례로서 외부 단자로서 리드를 채용하고 있지만, 이것에 한하지 않고, 예를 들면 세라믹 등의 절연성 기판에 도전 패턴을 형성한 칩 사이즈 패키지 등에서도 마찬가지로 적용할 수 있다. 3 shows a case where the semiconductor element 10 is mounted on a package. Although FIG. 3 employ | adopts a lead as an external terminal as an example, it is not limited to this, It is similarly applicable also to the chip size package etc. which formed the conductive pattern in insulating boards, such as a ceramic.

도 3과 같이 외부 단자(200)가, 예를 들면 분리 영역 b 근방의 하나의 칩변(도 3에서는 칩 하변)을 따라 복수 형성되고, 또한 베이스 단자 B 및 에미터 단자 E가 모두 그 동일변측의 외부 단자로서 도출되도록 실장하는 경우에는, 본 실시예의 전극 구조가 유리하게 된다. As shown in FIG. 3, the external terminal 200 is formed in multiple numbers along the chip side (chip lower side in FIG. 3) of the vicinity of the isolation | separation area b, for example, and both the base terminal B and the emitter terminal E are located on the same side. When mounted so as to be led out as an external terminal, the electrode structure of the present embodiment is advantageous.

즉, 분리 영역 b에 파선으로 표시된 ○의 위치에 본딩 와이어(150)를 와이어 본딩하고, 제2 에미터 전극(17) 및 제2 베이스 전극(16)과, 외부 단자(200)를 각각 접속한다. 본 실시예에서는 도 3과 같이 본딩 와이어(150)를 고착하는 경우, 외부 단자(200)가 배치되는 칩(10)의 한 변에 대하여 수직으로 단책 형상의 제1 에미터 전극(7)이 배치된다. 즉 제1 에미터 전극(7)의 대부분은, 본딩 와이어(150) 바로 아래에서 직선적으로 연장하게 되기 때문에, 제1 에미터 전극(17)의 추출 저항의 증대를 방지할 수 있다. That is, the bonding wire 150 is wire-bonded at the position of ○ indicated by the broken line in the separation region b, and the second emitter electrode 17, the second base electrode 16, and the external terminal 200 are respectively connected. . In the present embodiment, when the bonding wire 150 is fixed as shown in FIG. 3, the first emitter electrode 7 having a single-shape shape is disposed perpendicularly to one side of the chip 10 on which the external terminal 200 is disposed. do. That is, since most of the first emitter electrodes 7 extend linearly directly under the bonding wire 150, it is possible to prevent an increase in the extraction resistance of the first emitter electrodes 17.

따라서 본딩 와이어(150)는 필요 최소한의 길이로도 되어, 넓은 면적의 제2 에미터 전극(17)과 함께 에미터 저항의 저감에 기여할 수 있다. Therefore, the bonding wire 150 may be the minimum length required, and may contribute to the reduction of the emitter resistance together with the second emitter electrode 17 having a large area.

또한, 제1 에미터 전극의 추출 저항의 증가를 억제할 수 있으므로, 칩 단부에 와이어 본딩할 수 있어, 박형 패키지에 실장할 수 있다. 구체적으로 설명하면, 와이어 본딩 위치를 칩 단부로 함으로써 와이어 본딩의 루프를 낮출 수 있으며, 예를 들면 패키지 두께를 0.75㎜ 정도까지 박형화할 수 있다. In addition, since the increase in the extraction resistance of the first emitter electrode can be suppressed, wire bonding can be performed at the chip end portion, and the package can be mounted in a thin package. Specifically, the loop of the wire bonding can be lowered by setting the wire bonding position at the chip end, and the package thickness can be reduced to about 0.75 mm, for example.

이들의 효과는, 분리 영역 a 측에 외부 단자(200)가 있고, 분리 영역 a 측에 와이어 본딩하는 경우에도 완전히 마찬가지이다. These effects are completely the same even when the external terminal 200 exists in the isolation | separation area a side, and wire bonding to the isolation | separation area a side.

이상, 본 실시예에서는 npn형 바이폴라 트랜지스터에 대하여 설명했지만, pnp 형이어도 마찬가지로 실시 가능하여, 마찬가지의 효과가 얻어진다. As mentioned above, although the npn type bipolar transistor was demonstrated in this example, even if it is a pnp type, it can implement similarly and the same effect is acquired.

본 발명에 따르면 이하의 효과가 얻어진다. According to the present invention, the following effects are obtained.

첫째, 제2 베이스 전극에 돌출부를 형성하여, 돌출부에 제1 베이스 컨택트홀 BC1, 및 제2 베이스 컨택트홀 BC2를 형성함으로써, 종래에는 제2 베이스 전극으로부터 먼 위치에 있는 셀 C 및 그 주변의 셀의 베이스 영역으로부터 제2 베이스 전극까지의 거리를 짧게 할 수 있다. 이에 의해, 트랜지스터 오프 시의 베이스 영역의 소수 캐리어의 방출을 빠르게 할 수 있어, 트랜지스터의 고속화를 도모할 수 있다. First, a protrusion is formed in the second base electrode to form a first base contact hole BC1 and a second base contact hole BC2 in the protrusion, thereby conventionally a cell C and a cell in the vicinity of the second base electrode. The distance from the base region to the second base electrode can be shortened. As a result, the release of minority carriers in the base region when the transistor is turned off can be made faster, and the transistor can be made faster.

둘째, 돌출부에 의해 제2 에미터 전극의 일부를 거의 균등하게 분리함으로써, 각 셀의 베이스 영역으로부터 제2 베이스 전극까지의 거리의 차를 전체적으로 작게 할 수 있다. 이에 따라 소수 캐리어의 방출 시간의 변동도 억제할 수 있으므로, 고속 동작에 유리하게 된다. Second, by separating the part of the second emitter electrode almost evenly by the protrusions, the difference in distance from the base region of each cell to the second base electrode can be made small as a whole. As a result, fluctuations in the release time of the minority carriers can be suppressed, which is advantageous for high speed operation.

셋째, 칩 단부에 와이어 본딩할 수 있으므로, 패키지의 박형화에 기여할 수 있다. Third, since the wire bonding can be performed at the chip end, it can contribute to the thinning of the package.

Claims (7)

콜렉터 영역으로 되는 일 도전형 반도체 기판과, A conductive semiconductor substrate serving as a collector region, 상기 기판 위에 형성된 역도전형의 베이스 영역과, A base region of reverse conductivity type formed on the substrate; 상기 베이스 영역 표면에 격자 형상으로 형성된 일 도전형의 에미터 영역과, An emitter region of one conductivity type formed in a lattice shape on the surface of the base region; 상기 베이스 영역과 컨택트하는 제1 베이스 전극과, A first base electrode contacting the base region; 상기 에미터 영역과 컨택트하는 제1 에미터 전극과, A first emitter electrode in contact with the emitter region, 상기 제1 베이스 전극 및 상기 제1 에미터 전극 위에 절연막을 개재하여 형성되고 상기 제1 베이스 전극과 접속하는 하나의 제2 베이스 전극과, A second base electrode formed on the first base electrode and the first emitter electrode via an insulating film and connected to the first base electrode; 상기 제1 베이스 전극 및 상기 제1 에미터 전극 위에 상기 절연막을 개재하여 형성되고 상기 제1 에미터 전극과 접속하는 하나의 제2 에미터 전극을 구비하고, A second emitter electrode formed on the first base electrode and the first emitter electrode via the insulating film, and connected to the first emitter electrode; 상기 제2 에미터 전극 하방의 제1 베이스 전극 및 제1 에미터 전극은 병행하게 복수 배치되며, 해당 복수의 제1 베이스 전극은 단부에서 묶여 상기 제2 베이스 전극에 접속되고, A plurality of first base electrodes and a first emitter electrode below the second emitter electrode are disposed in parallel, and the plurality of first base electrodes are bundled at an end and connected to the second base electrode, 상기 제2 베이스 전극은, 상기 제2 에미터 전극의 일부를 분리하여 상기 병행한 제1 베이스 전극 및 제1 에미터 전극과 직교하여 연장되는 돌출부를 갖는 트랜지스터. And the second base electrode has a protrusion that separates a part of the second emitter electrode and extends perpendicularly to the parallel first base electrode and the first emitter electrode. 제1항에 있어서, The method of claim 1, 상기 제2 베이스 전극 하방의 상기 제1 에미터 전극은 격자 형상을 갖는 트랜지스터. And the first emitter electrode below the second base electrode has a lattice shape. 제1항에 있어서, The method of claim 1, 상기 돌출부에 의해 분리된 영역은, 적어도 상기 제2 에미터 전극에 접속되는 접속 수단이 고착 가능한 면적을 갖는 트랜지스터. And a region separated by the protruding portion has an area capable of fixing at least connection means connected to the second emitter electrode. 반도체 기판에 콜렉터 영역과 베이스 영역과 에미터 영역을 형성하고, 상기 베이스 영역에 컨택트하는 제1 베이스 전극과 상기 에미터 영역에 컨택트하는 제1 에미터 전극과, 상기 제1 베이스 전극 및 제1 에미터 전극 위에 절연막을 개재하여 형성된 제2 베이스 전극 및 제2 에미터 전극을 갖는 반도체 칩과, Forming a collector region, a base region and an emitter region on a semiconductor substrate, a first base electrode contacting the base region, a first emitter electrode contacting the emitter region, the first base electrode and a first emitter A semiconductor chip having a second base electrode and a second emitter electrode formed over an insulating film via an insulating film; 상기 반도체 칩의 하나의 변을 따라 배치된 베이스 단자 및 에미터 단자와, A base terminal and an emitter terminal disposed along one side of the semiconductor chip; 상기 베이스 단자와 상기 제2 베이스 전극 및 상기 에미터 단자와 제2 에미터 전극을 각각 접속하는 접속 수단을 구비하고, Connection means for connecting the base terminal, the second base electrode, the emitter terminal, and the second emitter electrode, respectively; 상기 제2 에미터 전극 하방의 상기 제1 베이스 전극 및 제1 에미터 전극은 상기 하나의 변에 수직으로 배치되고, The first base electrode and the first emitter electrode below the second emitter electrode are disposed perpendicular to the one side, 상기 제2 에미터 전극 하방의 상기 제1 베이스 전극 및 제1 에미터 전극은 병행하게 복수 배치되며, 복수의 상기 제1 베이스 전극은 단부에서 묶여져 상기 제2 베이스 전극에 접속되며,A plurality of the first base electrode and the first emitter electrode under the second emitter electrode are arranged in parallel, the plurality of first base electrodes are tied at the end and connected to the second base electrode, 상기 제2 베이스 전극은 상기 제2 에미터 전극의 일부를 분리하여 상기 하나의 변에 병행하게 연장되는 돌출부를 갖는 트랜지스터. And the second base electrode has a protrusion that separates a portion of the second emitter electrode and extends in parallel to the one side. 제4항에 있어서, The method of claim 4, wherein 상기 접속 수단은, 상기 하나의 변을 따라 상기 반도체 칩의 단부 부근에 고착되는 트랜지스터. And the connecting means is fixed near an end of the semiconductor chip along the one side. 제1항 또는 제4항에 있어서, The method according to claim 1 or 4, 상기 돌출부에 의해, 상기 제2 에미터 전극의 일부는 거의 균등하게 분리되는 트랜지스터. By means of the protrusion, a portion of the second emitter electrode is almost evenly separated. 제1항 또는 제4항에 있어서, The method according to claim 1 or 4, 상기 돌출부 아래의 상기 절연막에는 상기 제1 베이스 전극과 컨택트하는 컨택트홀이 형성되는 트랜지스터. And a contact hole contacting the first base electrode in the insulating layer under the protrusion.
KR1020050013947A 2004-03-29 2005-02-21 Transistor KR100616395B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00094686 2004-03-29
JP2004094686A JP4425034B2 (en) 2004-03-29 2004-03-29 Semiconductor device

Publications (2)

Publication Number Publication Date
KR20060042135A KR20060042135A (en) 2006-05-12
KR100616395B1 true KR100616395B1 (en) 2006-08-29

Family

ID=35050090

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050013947A KR100616395B1 (en) 2004-03-29 2005-02-21 Transistor

Country Status (4)

Country Link
JP (1) JP4425034B2 (en)
KR (1) KR100616395B1 (en)
CN (1) CN100413088C (en)
TW (1) TWI244208B (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010080925A (en) 2008-08-26 2010-04-08 Sanyo Electric Co Ltd Semiconductor device
JP5341435B2 (en) 2008-08-26 2013-11-13 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー Semiconductor device
JP2018107364A (en) * 2016-12-28 2018-07-05 ルネサスエレクトロニクス株式会社 Semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5138879A (en) * 1974-09-27 1976-03-31 Hitachi Ltd
JP2912906B1 (en) * 1998-03-30 1999-06-28 エヌティティエレクトロニクス株式会社 Semiconductor device
JP3510797B2 (en) * 1998-07-24 2004-03-29 三洋電機株式会社 Transistor electrode structure
JP3515473B2 (en) * 2000-03-17 2004-04-05 三洋電機株式会社 Semiconductor device
JP2003069015A (en) * 2001-08-22 2003-03-07 Sanyo Electric Co Ltd Semiconductor device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
없음

Also Published As

Publication number Publication date
JP2005285910A (en) 2005-10-13
TW200532912A (en) 2005-10-01
CN1677689A (en) 2005-10-05
TWI244208B (en) 2005-11-21
JP4425034B2 (en) 2010-03-03
KR20060042135A (en) 2006-05-12
CN100413088C (en) 2008-08-20

Similar Documents

Publication Publication Date Title
US8004008B2 (en) Semiconductor device
JP5031985B2 (en) Metal oxide semiconductor field effect transistor device capable of forming multiple body contact regions
US20040012030A1 (en) Structure of a light emitting diode and method of making the same
KR20070010188A (en) Vertical conduction flip-chip device with bump contacts on single surface
US7598521B2 (en) Semiconductor device in which the emitter resistance is reduced
KR100616395B1 (en) Transistor
JP7343315B2 (en) silicon carbide semiconductor device
KR100422028B1 (en) LED array and method of forming the same
KR20120011174A (en) Light emitting module and package comprising the same
JP4115197B2 (en) Light emitting element array
KR100616050B1 (en) Transistor
JP7010692B2 (en) Semiconductor light emitting device
US11201262B2 (en) Light-emitting element
US7880271B2 (en) Semiconductor device with emitter contact holes in a first layer not overlaid by emitter through holes in a second layer
KR101910556B1 (en) Light emitting diode having gallium nitride substrate
JP4446774B2 (en) Semiconductor device
JP2000031543A (en) Semiconductor light emitting device
US6762437B2 (en) Light emitting semiconductor device
JP2015162483A (en) Solar battery cell, solar battery sub cell and solar battery module
CN217387195U (en) Flip-chip type MICROLED chip structure
CN114026700B (en) Power semiconductor device with reflow intermetallic dielectric layer
CN115295531B (en) HBT device and protection circuit integrated structure and preparation method thereof
JP3063790B2 (en) Transistor
JP2000294830A (en) Light emitting element array
JP2022054739A (en) Tvs diode and manufacturing method for tvs diode

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120727

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130729

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee