JP4446774B2 - Semiconductor device - Google Patents

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Description

本発明は半導体装置に係り、特に第２ベース-エミッタ間電極離間距離を保ちつつ高速化に有利となる半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device that is advantageous in speeding up while maintaining a second base-emitter electrode separation distance.

図５を参照して従来の半導体装置を、ｎｐｎ型トランジスタを例に説明する。   A conventional semiconductor device will be described with reference to FIG. 5 by taking an npn transistor as an example.

図５（Ａ）は半導体素子１００の全体の概要図であり、図４（Ｂ）は、１層目の電極構造の平面図であり、図５（Ｃ）は図５（Ｂ）のＤ−Ｄ線断面図である。   5A is a schematic view of the entire semiconductor element 100, FIG. 4B is a plan view of the first-layer electrode structure, and FIG. 5C is a cross-sectional view of FIG. It is D line sectional drawing.

ｎ＋型シリコン半導体基板５１上に、例えばｎ型エピタキシャル層を積層するなどしてコレクタ領域５２を設ける。コレクタ領域５２表面にはｐ型不純物領域であるベース領域５３を設け、ベース領域５３表面には格子状にｎ＋型不純物を拡散して、エミッタ領域５４が形成される。これによりベース領域５３は島状に分離され、エミッタ領域５４と交互に配置される。尚、島状に分離されているのは表面的な構造であり、エミッタ領域５４より深く形成されるベース領域５３は、深い領域で１つの連続した領域となっている。 A collector region 52 is provided on the n + -type silicon semiconductor substrate 51 by, for example, laminating an n-type epitaxial layer. A base region 53 that is a p-type impurity region is provided on the surface of the collector region 52, and an emitter region 54 is formed on the surface of the base region 53 by diffusing n + -type impurities in a lattice shape. As a result, the base regions 53 are separated into island shapes and are alternately arranged with the emitter regions 54. It is to be noted that the island structure is separated from the surface structure, and the base region 53 formed deeper than the emitter region 54 is one continuous region in a deep region.

このように島状に分割されたベース領域とその周辺のエミッタ領域で形成されるトランジスタを、以下セルと称し、多数のセルが配置された領域を動作領域５８と称する。   A transistor formed of the base region divided into islands and the emitter region around the island is hereinafter referred to as a cell, and a region where a large number of cells are arranged is referred to as an operation region 58.

ベース領域５３およびエミッタ領域５４に接続するベース電極およびエミッタ電極はそれぞれ２層構造となっている。   Each of the base electrode and the emitter electrode connected to the base region 53 and the emitter region 54 has a two-layer structure.

１層目となる第１ベース電極５６は、島状または短冊状に設けられ、第１絶縁膜２５に設けた第１ベースコンタクトホールＢＣ１を介してベース領域５３とコンタクトする。第１エミッタ電極５７は、格子状に設けられ、第１絶縁膜２５に設けた第１エミッタコンタクトホールＥＣ１を介してエミッタ領域５４とコンタクトする。   The first base electrode 56 which is the first layer is provided in an island shape or a strip shape, and is in contact with the base region 53 via the first base contact hole BC1 provided in the first insulating film 25. The first emitter electrode 57 is provided in a lattice shape and is in contact with the emitter region 54 through the first emitter contact hole EC1 provided in the first insulating film 25.

これら第１のベース電極５６およびエミッタ電極５７上に、２層目となる第２ベース電極６６および第２エミッタ電極６７が設けられ、第２絶縁膜２６に設けた第２ベースコンタクトホール（ここでは不図示）、第２エミッタコンタクトホールＥＣ２（ここでは不図示）を介して接続する。   A second base electrode 66 and a second emitter electrode 67 which are second layers are provided on the first base electrode 56 and the emitter electrode 57, and a second base contact hole (here, the second insulating film 26). And a second emitter contact hole EC2 (not shown here) for connection.

第２ベース電極６６は、すべての島状の第１ベース電極５６と短冊状の第１ベース電極５６の一部上に設けられてこれらとコンタクトする。第２エミッタ電極６７は短冊状の第１ベース電極５６上方に設けられ、第１エミッタ電極５７とコンタクトする。   The second base electrode 66 is provided on and in contact with a part of all the island-shaped first base electrodes 56 and the strip-shaped first base electrodes 56. The second emitter electrode 67 is provided above the strip-shaped first base electrode 56 and is in contact with the first emitter electrode 57.

このように、第２ベース電極６６および第２エミッタ電極６７を第１層目の電極を平板状に覆う形状とし、これらの２層目の電極にワイヤボンドすることで、ワイヤボンドが可能な領域を拡大することができ、組み立て時の汎用性が高まる。また、第２ベース電極６６と第２エミッタ電極６７は、それぞれの矩形の１辺で隣り合うのみであるので、マスクの合わせずれや、所望のレジストパターンを得るための離間距離はこの部分のみを考慮すればよい（例えば特許文献１参照。）。
特開２０００−４０７０３号公報 As described above, the second base electrode 66 and the second emitter electrode 67 are shaped so as to cover the first layer electrode in a flat plate shape and wire bonded to these second layer electrodes, thereby enabling wire bonding. The versatility at the time of assembly increases. In addition, since the second base electrode 66 and the second emitter electrode 67 are adjacent to each other only on one side of the respective rectangles, the mask misalignment and the separation distance for obtaining a desired resist pattern are limited to this portion. What is necessary is just to consider (for example, refer patent document 1).
JP 2000-40703 A

図６には、上記の半導体チップ１００を実装する場合を示す。   FIG. 6 shows a case where the semiconductor chip 100 is mounted.

組み立て工程において、例えば図６（Ａ）の如く、チップの１つの辺（図ではチップの下辺となる辺）側にベースおよびエミッタの両端子を配置する場合がある。このような場合には、１つのチップ辺に沿って並んだ外部端子（例えばリード）２００と、第２エミッタ電極６７および第２ベース電極６６とを接続するので、平板状の電極構造であれば図のごとくボンディングワイヤ１５０により接続できる。   In the assembly process, for example, as shown in FIG. 6A, there are cases where both terminals of the base and the emitter are arranged on one side of the chip (the lower side in the figure). In such a case, since the external terminals (for example, leads) 200 arranged along one chip side are connected to the second emitter electrode 67 and the second base electrode 66, a flat electrode structure can be used. It can be connected by the bonding wire 150 as shown.

ここで、バイポーラトランジスタの特性向上のためにはエミッタ抵抗の低減が望ましい。このため例えば第２エミッタ電極６７の面積を大きく確保したり、ボンディングワイヤをなるべく短くするなどの工夫がなされる。   Here, it is desirable to reduce the emitter resistance in order to improve the characteristics of the bipolar transistor. For this reason, for example, the area of the second emitter electrode 67 is ensured to be large, or the bonding wire is made as short as possible.

また、特に、パッケージの薄型化に伴い、ボンディングワイヤのループを低くする要望がある。このとき低いループがチップ端部に接触しないように、ワイヤボンド位置を図の如くチップの端部付近にする場合がある。   In particular, as the package becomes thinner, there is a desire to reduce the bonding wire loop. At this time, the wire bond position may be near the end of the chip as shown in the figure so that the low loop does not contact the end of the chip.

しかし、電流経路となる部分は第１エミッタ電極５７と第２エミッタ電極６７の２層部分と第２エミッタ電極６７だけの１層部分があり、ワイヤボンド位置がチップ端部になると、例えば図では上辺側の第１エミッタ電極５７からワイヤボンド位置までのエミッタ抵抗が高くなってしまう。このため、エミッタ抵抗の低減またはチップの薄型化が進まない問題があった。   However, the current path portion has a two-layer portion of the first emitter electrode 57 and the second emitter electrode 67 and a one-layer portion of only the second emitter electrode 67. When the wire bond position is at the chip end, for example, in the figure The emitter resistance from the first emitter electrode 57 on the upper side to the wire bond position is increased. For this reason, there has been a problem that the emitter resistance is not reduced or the chip is not thinned.

そこで、このような場合には、２層目の電極を平板状とし、図６（Ｂ）の破線のごとく、外部端子２００が配置されるチップ辺（図では上辺または下辺）に対して垂直方向に第１エミッタ電極５７を形成し、第１エミッタ電極と第２エミッタ電極の２層の電極によりワイヤボンド位置まで接続すると、エミッタ抵抗を低減できる。   Therefore, in such a case, the second layer electrode is formed in a flat plate shape, and is perpendicular to the chip side (upper side or lower side in the figure) on which the external terminal 200 is arranged as shown by the broken line in FIG. If the first emitter electrode 57 is formed on the first and second layers of the first emitter electrode and the second emitter electrode and connected to the wire bond position, the emitter resistance can be reduced.

図６（Ｃ）は、図６（Ｂ）の一部拡大図であり、実線で１層目の電極構造を示し、一点鎖線で２層目の電極構造を示す。   FIG. 6C is a partially enlarged view of FIG. 6B, showing a first layer electrode structure with a solid line and a second layer electrode structure with a one-dot chain line.

第２エミッタ電極６７下方の第１ベース電極５６は、例えば図の縦方向に並んだ島状の複数のベース領域５３と、第１の絶縁膜に設けた第１ベースコンタクトホールＢＣ１を介して連続してコンタクトし、動作領域５８外で束ねられてはしご状のパターンとなり、第２ベース電極６６側まで延在されて第２の絶縁膜に設けた第２ベースコンタクトホールＢＣ２を介して第２ベース電極６６とコンタクトする。また第２ベース電極６６下方では島状の第１ベース電極５６が設けられ、第２ベースコンタクトホールＢＣ２を介して第２ベース電極６６とコンタクトする。   The first base electrode 56 below the second emitter electrode 67 is continuous through, for example, a plurality of island-shaped base regions 53 arranged in the vertical direction in the drawing and a first base contact hole BC1 provided in the first insulating film. Then, they are bundled outside the operation region 58 to form a ladder-like pattern, and extend to the second base electrode 66 side through the second base contact hole BC2 provided in the second insulating film. Contact the electrode 66. An island-shaped first base electrode 56 is provided below the second base electrode 66 and is in contact with the second base electrode 66 through the second base contact hole BC2.

第１エミッタ電極は、第２エミッタ電極６７下方では短冊状に設けられ、第２ベース電極６６下方では格子状に設けられる。それらの一部は連続しており、第２の絶縁膜に設けた第２エミッタコンタクトホールＥＣ２を介して第２エミッタ電極６７とコンタクトする。   The first emitter electrode is provided in a strip shape below the second emitter electrode 67 and is provided in a lattice shape below the second base electrode 66. Some of them are continuous and contact the second emitter electrode 67 through the second emitter contact hole EC2 provided in the second insulating film.

これにより、ワイヤボンド位置がチップ端部となっても、ワイヤボンド位置から最も遠い第１エミッタ電極５７までのエミッタ抵抗を低減できる。また図５（Ａ）に示した場合のようにボンディングワイヤの短縮化も図れてエミッタ抵抗の低減に寄与でき、ボンディングワイヤのループを低くできるので薄型パッケージへの実装も可能となる。   Thereby, even when the wire bond position becomes the chip end, the emitter resistance to the first emitter electrode 57 farthest from the wire bond position can be reduced. Further, as shown in FIG. 5A, the bonding wire can be shortened to contribute to the reduction of the emitter resistance, and the bonding wire loop can be lowered, so that it can be mounted on a thin package.

ここで、上記のごとく、第２ベース電極６６および第２エミッタ電極６７は、第１ベース電極５６および第１エミッタ電極５７上に設けた第２の絶縁膜に第２ベースコンタクトホールＢＣ２、第２エミッタコンタクトホールＥＣ２を形成し、その上に金属層を形成している。そして、第２ベースコンタクトホールＢＣ２と第２ベース電極６６間、第２エミッタコンタクトホールＥＣ２と第２エミッタ電極６７間は所定のオーバーラップＯＲが必要である。   Here, as described above, the second base electrode 66 and the second emitter electrode 67 are formed on the second insulating film provided on the first base electrode 56 and the first emitter electrode 57 in the second base contact hole BC2 and the second base electrode. An emitter contact hole EC2 is formed, and a metal layer is formed thereon. A predetermined overlap OR is required between the second base contact hole BC2 and the second base electrode 66, and between the second emitter contact hole EC2 and the second emitter electrode 67.

一方動作領域は、不純物の拡散領域であるので、高度なフォトリソグラフィ技術を適用することにより微細化を進めることができる。この微細化は、金属層のフォトリソグラフィの限界を超えるものであり、動作領域だけで有ればセルサイズを更にシュリンクすることが可能となっている。セルサイズの縮小はチップサイズの縮小や、チップサイズを従来通りとすれば多数のセルを組み込むことが可能となり、特性の向上を図ることができる。   On the other hand, since the operation region is an impurity diffusion region, miniaturization can be promoted by applying an advanced photolithography technique. This miniaturization exceeds the limit of photolithography of the metal layer, and the cell size can be further shrunk if it is only in the operation region. The cell size can be reduced by reducing the chip size or by incorporating a large number of cells if the chip size is the same as the conventional one, and the characteristics can be improved.

つまり、動作領域を微細化し、また金属層とコンタクトホール間のオーバーラップＯＲも十分確保すると、図のごとく、第２ベース電極６６と第２エミッタ電極６７間の離間距離ＭＭがプロセス上必要な間隔よりも狭くなってしまう。   That is, if the operating region is miniaturized and the overlap OR between the metal layer and the contact hole is sufficiently secured, as shown in the figure, the separation distance MM between the second base electrode 66 and the second emitter electrode 67 is an interval necessary for the process. It becomes narrower than.

ここで、図６（Ａ）の電極構造の場合には、格子状の第１エミッタ電極５７とのコンタクトを少し短くして第２エミッタ電極を狭めるなどして離間距離ＭＭを広げることができる。しかし、パッケージの薄型化およびエミッタ抵抗の低減を図るため図６（Ｂ）の如き電極構造にする場合では、第１層目の電極は十分な離間距離を確保することができても、その第１層目の電極構造のパターンにより離間距離ＭＭは例えばプロセス上必要な距離の１０分の１程度となってしまう問題がある。   Here, in the case of the electrode structure of FIG. 6A, the distance MM can be increased by shortening the contact with the grid-like first emitter electrode 57 slightly to narrow the second emitter electrode. However, in the case of using the electrode structure as shown in FIG. 6B in order to reduce the thickness of the package and reduce the emitter resistance, even if the first layer electrode can secure a sufficient separation distance, Due to the pattern of the electrode structure of the first layer, there is a problem that the separation distance MM becomes, for example, about 1/10 of the distance necessary for the process.

例えば、拡散領域である動作領域５８のセルピッチを拡大すれば所定の離間距離ＭＭは確保できるが、素子の特性が劣化するため適当ではない。そこで、図６（Ｂ）の電極構造において、第２エミッタ電極６７と隣り合う第２ベース電極６６においてはセル１列分（矢印ａ）のベースコンタクトホールＢＣ２を設けないなどして対処しており、セルが無駄になるため高速スイッチングに不利な電極パターンとなる問題があった。   For example, if the cell pitch of the operation region 58, which is a diffusion region, is increased, a predetermined separation distance MM can be secured, but this is not appropriate because the characteristics of the element deteriorate. Therefore, in the electrode structure of FIG. 6B, the second base electrode 66 adjacent to the second emitter electrode 67 is dealt with by not providing the base contact hole BC2 for one column (arrow a). There is a problem that the cell is wasted and an electrode pattern is disadvantageous for high-speed switching.

本発明は上述した種々の問題点に鑑みてなされたものであり、第１に、コレクタ領域となる一導電型半導体基板と、前記基板上に設けられた逆導電型のベース領域と、前記ベース領域表面に設けられた一導電型のエミッタ領域と、前記ベース領域とコンタクトする複数の第１ベース電極と、前記第１ベース電極と交互に配置され前記エミッタ領域とコンタクトする複数の第１エミッタ電極と、前記第１ベース電極および前記第１エミッタ電極上に絶縁膜を介して設けられ前記第１ベース電極と接続する１つの第２ベース電極と、前記第１ベース電極および前記第１エミッタ電極上に絶縁膜を介して設けられ前記第１エミッタ電極と接続する１つの第２エミッタ電極とを具備し、前記第２エミッタ電極下方の第１ベース電極および第１エミッタ電極は並行に複数配置され、該複数の第１ベース電極は端部で束ねられて前記第２ベース電極に接続し、前記第２ベース電極および前記第２エミッタ電極は、互いに隣接する１つの辺にそれぞれ凹凸部を設け該凹凸部を交互に配置することにより解決するものである。   The present invention has been made in view of the various problems described above. First, a one-conductivity-type semiconductor substrate serving as a collector region, a reverse-conductivity-type base region provided on the substrate, and the base An emitter region of one conductivity type provided on the surface of the region, a plurality of first base electrodes in contact with the base region, and a plurality of first emitter electrodes arranged alternately with the first base electrode and in contact with the emitter region A second base electrode provided on the first base electrode and the first emitter electrode via an insulating film and connected to the first base electrode; and on the first base electrode and the first emitter electrode And a second emitter electrode connected to the first emitter electrode via an insulating film, and a first base electrode and a first emitter below the second emitter electrode A plurality of poles are arranged in parallel, the plurality of first base electrodes are bundled at an end portion and connected to the second base electrode, and the second base electrode and the second emitter electrode are adjacent to each other. This is solved by providing uneven portions on each of the two and arranging the uneven portions alternately.

第２に、半導体基板にコレクタ領域とベース領域とエミッタ領域を設け、前記ベース領域にコンタクトする第１ベース電極と前記エミッタ領域にコンタクトする第１エミッタ電極と、前記第１ベース電極および第１エミッタ電極上に絶縁膜を介して設けられた第２ベース電極および第２エミッタ電極とを有する半導体チップと、前記半導体チップの１つの辺に沿って配置されたベース端子およびエミッタ端子と、前記ベース端子と前記第２ベース電極および前記エミッタ端子と第２エミッタ電極とをそれぞれ接続する接続手段とを具備し、前記第２エミッタ電極下方の前記第１ベース電極および第１エミッタ電極は前記１つの辺に垂直に配置され、前記第２ベース電極および前記第２エミッタ電極は、互いに隣接する１つの辺にそれぞれ凹凸部を設け該凹凸部を交互に配置することにより解決するものである。   Second, a semiconductor substrate is provided with a collector region, a base region, and an emitter region, a first base electrode that contacts the base region, a first emitter electrode that contacts the emitter region, the first base electrode, and the first emitter A semiconductor chip having a second base electrode and a second emitter electrode provided on the electrode via an insulating film; a base terminal and an emitter terminal arranged along one side of the semiconductor chip; and the base terminal And a connecting means for connecting the second base electrode and the emitter terminal to the second emitter electrode, respectively, and the first base electrode and the first emitter electrode below the second emitter electrode are on the one side. The second base electrode and the second emitter electrode are arranged vertically, and are uneven on one side adjacent to each other. It solves by alternately arranging the uneven portion provided.

また、前記接続手段は、前記１つの辺に沿った前記半導体チップの端部付近に固着されることを特徴とするものである。   The connecting means is fixed to the vicinity of the end of the semiconductor chip along the one side.

また、前記第２ベース電極の凹部と前記第２エミッタ電極の凸部とをかみ合わせて配置することを特徴とするものである。   Further, the concave portion of the second base electrode and the convex portion of the second emitter electrode are arranged in mesh with each other.

また、前記第２ベース電極の凸部に前記第１ベース電極とのコンタクトホールを設けることを特徴とするものである。   Further, a contact hole with the first base electrode is provided in the convex portion of the second base electrode.

また、前記第２エミッタ電極の凸部に前記第１エミッタ電極とのコンタクトホールを設けることを特徴とするものである。   Further, a contact hole with the first emitter electrode is provided in the convex portion of the second emitter electrode.

また、前記第２エミッタ電極および第２ベース電極の凹部においては、前記第１エミッタ電極または前記第１ベース電極の１層の電極構造であることを特徴とするものである。   The concave portions of the second emitter electrode and the second base electrode have a single-layer electrode structure of the first emitter electrode or the first base electrode.

また、前記第２ベース電極の凹部に配置された前記第１ベース電極は、隣り合う前記第２ベース電極の１つの凸部まで延在されて接続することを特徴とするものである。   In addition, the first base electrode disposed in the concave portion of the second base electrode extends to one convex portion of the adjacent second base electrode and is connected thereto.

本発明によれば、第１に動作領域のセルピッチを拡大することなく、第２ベース電極および第２エミッタ電極を、プロセス上必要な離間距離を確保して配置できる。   According to the present invention, first, the second base electrode and the second emitter electrode can be arranged while ensuring a separation distance necessary for the process without increasing the cell pitch of the operation region.

第２に、第２ベース電極とベースコンタクトホール間および第２エミッタ電極とエミッタコンタクトホール間とのオーバーラップも十分確保することができる。   Secondly, sufficient overlap can be ensured between the second base electrode and the base contact hole and between the second emitter electrode and the emitter contact hole.

第３に、すべてのセルのベース領域が第１および第２ベース電極とコンタクトできるので、セルを無駄にすることなく、高速スイッチングに有利となる。   Third, since the base regions of all cells can be in contact with the first and second base electrodes, it is advantageous for high-speed switching without wasting cells.

すなわち、セルピッチを変えることなく、第２ベース電極−第２エミッタ電極間距離および第２ベース電極、第２エミッタ電極とそれぞれのコンタクトホール間のオーバーラップを十分確保でき、高速スイッチングに有利な半導体装置を提供できる。   That is, a semiconductor device that is advantageous for high-speed switching because it can sufficiently ensure the distance between the second base electrode and the second emitter electrode and the overlap between the second base electrode and the second emitter electrode and each contact hole without changing the cell pitch. Can provide.

第４に、チップ端部にワイヤボンドできるので、パッケージの薄型化に寄与できる。   Fourth, since wire bonding can be performed at the chip end, it can contribute to thinning of the package.

図１から図４を参照して本発明の実施の形態をｎｐｎ型のバイポーラトランジスタを例に詳述する。   The embodiment of the present invention will be described in detail with reference to FIGS. 1 to 4 by taking an npn bipolar transistor as an example.

図１は本発明の実施形態である半導体装置の構造を示す。図１（Ａ）は２層目の電極構造を示す平面図であり、図１（Ｂ）は１層目の電極構造と拡散領域を示す平面図である。   FIG. 1 shows the structure of a semiconductor device according to an embodiment of the present invention. FIG. 1A is a plan view showing a second-layer electrode structure, and FIG. 1B is a plan view showing a first-layer electrode structure and a diffusion region.

本実施形態のｎｐｎ型バイポーラトランジスタは、コレクタ領域と、ベース領域と、エミッタ領域と、第１ベース電極と、第１エミッタ電極と、第２ベース電極と、第２エミッタ電極と、ベース電極凸部と、ベース電極凹部と、エミッタ電極凸部と、エミッタ電極凹部と、ベースコンタクトホールと、エミッタコンタクトホールとから構成される。   The npn-type bipolar transistor of this embodiment includes a collector region, a base region, an emitter region, a first base electrode, a first emitter electrode, a second base electrode, a second emitter electrode, and a base electrode convex portion. And a base electrode concave portion, an emitter electrode convex portion, an emitter electrode concave portion, a base contact hole, and an emitter contact hole.

ベース領域３は、コレクタ領域２表面に設けられた１つのｐ型拡散領域である。ベース領域３表面には、格子状にｎ＋型不純物を拡散してエミッタ領域４を形成する。これによりベース領域３は図中の正方形状に示す島状に分離される。尚、島状に分離されているのは表面的な構造であり、エミッタ領域４より深く形成されるベース領域３は、深い領域で１つの連続した領域となっている。島状に分割されたベース領域３とその周辺のエミッタ領域４で形成されるセルが多数配置されて動作領域８を構成する。   Base region 3 is one p-type diffusion region provided on the surface of collector region 2. An emitter region 4 is formed on the surface of the base region 3 by diffusing n + -type impurities in a lattice pattern. As a result, the base region 3 is separated into island shapes shown in a square shape in the figure. It is to be noted that the island structure is separated from the surface structure, and the base region 3 formed deeper than the emitter region 4 is one continuous region in a deep region. A large number of cells formed by the base region 3 divided into island shapes and the emitter region 4 around the base region 3 are arranged to constitute the operation region 8.

ベース領域３およびエミッタ領域４に接続するベース電極およびエミッタ電極はそれぞれ２層構造となっている。また、図示は省略するがコレクタ領域２はコレクタ電極に電気的に接続する。   Each of the base electrode and the emitter electrode connected to the base region 3 and the emitter region 4 has a two-layer structure. Although not shown, the collector region 2 is electrically connected to the collector electrode.

図１（Ａ）のごとく、２層目となる第２ベース電極１６および第２エミッタ電極１７は第１ベース電極６および第１エミッタ電極７上に第２の絶縁膜を介してそれぞれ１つづつ設けられる。第２ベース電極１６と第２エミッタ電極１７は隣接して配置され、第２ベース電極１６および第２エミッタ電極１７は略平板状にそれぞれ１つづつ設けられ、両者が隣接する境界はそれぞれに凹凸形状となっている。すなわち、第２ベース電極１６は、ベース電極凸部１６ａとベース電極凹部１６ｂとを有し、第２エミッタ電極１７はエミッタ電極凸部１７ａとエミッタ電極凹部１７ｂを有している。そして各凹部および凸部とはかみ合わせるように配置され、それぞれの凸部下方の第２の絶縁膜には、第１層目の電極とのコンタクトホールＢＣ２、ＥＣ２が配置される。   As shown in FIG. 1A, the second base electrode 16 and the second emitter electrode 17 which are the second layer are respectively provided on the first base electrode 6 and the first emitter electrode 7 via the second insulating film. Provided. The second base electrode 16 and the second emitter electrode 17 are arranged adjacent to each other, and the second base electrode 16 and the second emitter electrode 17 are provided in a substantially flat shape one by one. It has a shape. That is, the second base electrode 16 has a base electrode convex portion 16a and a base electrode concave portion 16b, and the second emitter electrode 17 has an emitter electrode convex portion 17a and an emitter electrode concave portion 17b. And it arrange | positions so that each recessed part and a convex part may mesh | engage, and contact holes BC2 and EC2 with a 1st layer electrode are arrange | positioned in the 2nd insulating film under each convex part.

図１（Ｂ）のごとく、第１ベース電極６は３つのパターンからなる。すなわち島状のベース領域３と重畳するような島状のパターンと、複数のベース領域３を短冊状に連結したパターンと、複数の島状のベース領域３を例えば縦の串で連結し、各串を動作領域８外で束ねてはしご状にしたパターンである。串を束ねた部分は第２ベース電極１６下方まで延在される。   As shown in FIG. 1B, the first base electrode 6 has three patterns. That is, an island-shaped pattern that overlaps the island-shaped base region 3, a pattern in which a plurality of base regions 3 are connected in a strip shape, and a plurality of island-shaped base regions 3 are connected by, for example, vertical skewers, This is a pattern in which skewers are bundled outside the operation area 8 to form a ladder. The portion where the skewers are bundled extends to the lower side of the second base electrode 16.

第２ベース電極１６下方は島状と短冊状の第１ベース電極６が配置され、第２エミッタ電極１７下方ははしご状の第１ベース電極６が配置される。そして、各第１ベース電極６は、第１の絶縁膜に設けた第１ベースコンタクトホールＢＣ１を介してベース領域３とコンタクトする。   Below the second base electrode 16 are island-shaped and strip-shaped first base electrodes 6, and below the second emitter electrode 17 are ladder-shaped first base electrodes 6. Each first base electrode 6 is in contact with the base region 3 through a first base contact hole BC1 provided in the first insulating film.

第１エミッタ電極７は２つのパターンからなる。すなわち、はしご状の第１ベース電極６の間に配置される短冊状のパターンと、島状の第１ベース電極６の間に配置される縦横のパターンであり、縦横のパターンは短冊状のパターンの一部に接続する。そして、各第１エミッタ電極７は、第１の絶縁膜に設けた第１エミッタコンタクトホールＥＣ１を介してエミッタ領域４とコンタクトする。   The first emitter electrode 7 has two patterns. That is, a strip-shaped pattern disposed between the ladder-shaped first base electrodes 6 and a vertical and horizontal pattern disposed between the island-shaped first base electrodes 6. The vertical and horizontal patterns are strip-shaped patterns. Connect to a part of. Each first emitter electrode 7 is in contact with the emitter region 4 through a first emitter contact hole EC1 provided in the first insulating film.

図２は、図１の一部拡大図であり、２層目の電極はハッチングで示す。また図２（B）は、図２（A）のＡ−Ａ線断面図であり、図２（Ｃ）は図２（Ａ）のＢ−Ｂ線断面図である。   FIG. 2 is a partially enlarged view of FIG. 1, and the second-layer electrode is indicated by hatching. 2B is a cross-sectional view taken along the line AA in FIG. 2A, and FIG. 2C is a cross-sectional view taken along the line BB in FIG.

第１エミッタ電極７ａ、７ｂは第２絶縁膜２６に設けた第２エミッタコンタクトホールＥＣ２を介して第２エミッタ電極１７に接続する。
第１ベース電極６ａ、６ｂは第２絶縁膜２６に設けた第２ベースコンタクトホールＢＣ２を介して第２ベース電極１６とコンタクトする。またはしご状の第１ベース電極６ｃは、第２ベース電極１６側に延在され、第２ベースコンタクトホールＢＣ２により第２ベース電極１６とコンタクトする。 The first emitter electrodes 7a and 7b are connected to the second emitter electrode 17 through a second emitter contact hole EC2 provided in the second insulating film 26.
The first base electrodes 6a and 6b are in contact with the second base electrode 16 through a second base contact hole BC2 provided in the second insulating film 26. Alternatively, the ladder-shaped first base electrode 6c extends to the second base electrode 16 side, and contacts the second base electrode 16 through the second base contact hole BC2.

さらに詳細には第２ベース電極１６と第２エミッタ電極１７の境界において、短冊状の第１ベース電極６ｂの一部は、第２ベースコンタクトホールＢＣ２を介してベース電極凸部１６aとコンタクトする。第１ベース電極６ｂの他の部分は第２ベース電極１６が配置されないベース電極凹部１６ｂに延在される。すなわち、ベース電極凹部１６ｂにおいては第１ベース電極６ｂの１層の電極構造となる。なお、本実施形態ではベース電極凸部１６aおよびベース電極凹部１６ｂの下方にはそれぞれ１つのベース領域３が配置されるが、これらは複数でも良い。   More specifically, at the boundary between the second base electrode 16 and the second emitter electrode 17, a part of the strip-shaped first base electrode 6b contacts the base electrode convex portion 16a through the second base contact hole BC2. The other part of the first base electrode 6b extends to the base electrode recess 16b where the second base electrode 16 is not disposed. That is, the base electrode recess 16b has a one-layer electrode structure of the first base electrode 6b. In the present embodiment, one base region 3 is disposed below the base electrode protrusion 16a and the base electrode recess 16b, but a plurality of these may be provided.

また境界において変則の格子状の第１エミッタ電極７ｂは、第２エミッタコンタクトホールＥＣ２を介してエミッタ電極凸部１７ａとコンタクトする。第２エミッタ電極１７が配置されないエミッタ電極凹部１７ｂでは、第１エミッタ電極７ｂの１層の電極構造となる。   In addition, the irregular first lattice-shaped emitter electrode 7b contacts the emitter electrode convex portion 17a via the second emitter contact hole EC2. The emitter electrode recess 17b where the second emitter electrode 17 is not disposed has a one-layer electrode structure of the first emitter electrode 7b.

このように、本実施形態では、第２ベース電極１６および第２エミッタ電極１７の境界において、第２ベースコンタクトホールＢＣ２および第２エミッタコンタクトホールＥＣ２が近接しないようにずらして配置し、それぞれのコンタクトホール上のみに第２層目の金属電極を設け、コンタクトホールが配置されない箇所には第２層目の金属電極を設けないようにパターニングしている。   Thus, in the present embodiment, the second base contact hole BC2 and the second emitter contact hole EC2 are arranged so as not to be close to each other at the boundary between the second base electrode 16 and the second emitter electrode 17, and the respective contacts are arranged. The second layer metal electrode is provided only on the hole, and patterning is performed so that the second layer metal electrode is not provided in the portion where the contact hole is not disposed.

すなわち、ベース電極凸部１６ａとエミッタ電極凹部１７ｂ、ベース電極凹部１６ｂとエミッタ電極凸部１７ａとを互いにかみ合わせて配置することにより、動作領域８のセルピッチを拡大することなく、また第２ベースコンタクトホールＢＣ２と第２ベース電極１６間および第２エミッタコンタクトホールＥＣ２と第２エミッタ電極１７間のオーバーラップＯＲを十分確保したまま、隣り合う第２ベース電極１６と第２エミッタ電極１７との離間距離ＭＭもプロセス上必要な値を確保できるものである。   That is, by arranging the base electrode convex portion 16a and the emitter electrode concave portion 17b and the base electrode concave portion 16b and the emitter electrode convex portion 17a to be engaged with each other, the cell pitch of the operation region 8 is not increased, and the second base contact hole is formed. The separation distance MM between the adjacent second base electrode 16 and the second emitter electrode 17 while sufficiently ensuring the overlap OR between the BC2 and the second base electrode 16 and between the second emitter contact hole EC2 and the second emitter electrode 17. The value necessary for the process can be secured.

図３を用いて１層目の電極構造と拡散領域について説明する。なお破線は２層目の電極を示す。図３（Ａ）は平面図であり、図３（Ｂ）は、図３（Ａ）のＣ−Ｃ線断面図である。   The first-layer electrode structure and the diffusion region will be described with reference to FIG. The broken line indicates the second layer electrode. 3A is a plan view, and FIG. 3B is a cross-sectional view taken along the line CC of FIG. 3A.

第１エミッタ電極７ａは、第１絶縁膜２５に設けた第１エミッタコンタクトホールＥＣ１を介して、エミッタ領域４と接続する。すなわち、第２エミッタ電極１７下方では、エミッタ領域４は、第１および第２エミッタコンタクトホールＥＣ１、ＥＣ２を介してほぼダイレクトに、第２エミッタ電極１７と接続する。   The first emitter electrode 7a is connected to the emitter region 4 through a first emitter contact hole EC1 provided in the first insulating film 25. That is, below the second emitter electrode 17, the emitter region 4 is connected to the second emitter electrode 17 almost directly through the first and second emitter contact holes EC1 and EC2.

第１エミッタ電極７ｂも、第１エミッタコンタクトホールＥＣ１を介してエミッタ領域４にコンタクトする。第１エミッタ電極７ｂはその大部分が第２ベース電極１６下方に配置されるが、一部が境界まで延在され、エミッタ電極凸部１７ａとコンタクトする。   The first emitter electrode 7b is also in contact with the emitter region 4 via the first emitter contact hole EC1. Although most of the first emitter electrode 7b is disposed below the second base electrode 16, a part of the first emitter electrode 7b extends to the boundary and contacts the emitter electrode protrusion 17a.

第１ベース電極６ａは、第１ベースコンタクトホールＢＣ１を介して、ベース領域３とコンタクトする。すなわち、第２ベース電極１６下方では、ベース領域３は、第１および第２ベースコンタクトホールＢＣ１、ＢＣ２を介してほぼダイレクトに、第２ベース電極１６と接続する。   The first base electrode 6a is in contact with the base region 3 through the first base contact hole BC1. That is, below the second base electrode 16, the base region 3 is connected to the second base electrode 16 almost directly through the first and second base contact holes BC1 and BC2.

短冊状の第１ベース電極６ｂは、境界付近のみに配置される。すなわち、境界に配置される隣り合う複数（ここでは２つ）のベース領域３は、１つの第１ベース電極６ｂにより連結される。連結されたベース領域３の１つはベース電極凸部１６ａ下方に配置され、第１および第２ベースコンタクトホールＢＣ１、ＢＣ２を介して第２ベース電極（ベース電極凸部１６ａ）にほぼダイレクトにコンタクトする。一方第１ベース電極６ｂにより連結された他のベース領域３は、ベース電極凹部１６ｂに配置され、第１ベース電極６ｂを介して第２ベース電極１６とコンタクトする構造となる。   The strip-shaped first base electrode 6b is disposed only near the boundary. That is, a plurality of (two in this case) adjacent base regions 3 arranged at the boundary are connected by one first base electrode 6b. One of the connected base regions 3 is arranged below the base electrode convex portion 16a, and is in direct contact with the second base electrode (base electrode convex portion 16a) through the first and second base contact holes BC1 and BC2. To do. On the other hand, the other base region 3 connected by the first base electrode 6b is disposed in the base electrode recess 16b and is in contact with the second base electrode 16 through the first base electrode 6b.

このように、本実施形態では第２ベース電極１６が配置されないベース電極凹部１６ｂにおいて、ベース領域３を第２ベース電極１６にコンタクトさせるために第１ベース電極６ｂで連結しており、ここに第１エミッタ電極７ｂは配置されない。従って、第１エミッタ電極７ｂはこの部分がパターニングされない変則の格子状パターンとなる。第２ベース電極１６下方のエミッタ領域４は、第１ベース電極６ｂ間に延在される第１エミッタ電極７ｂを介して第２エミッタ電極１７とコンタクトできる。   Thus, in this embodiment, in the base electrode recess 16b in which the second base electrode 16 is not disposed, the base region 3 is connected by the first base electrode 6b in order to contact the second base electrode 16, and the first base electrode 6b is connected here. One emitter electrode 7b is not disposed. Therefore, the first emitter electrode 7b has an irregular lattice pattern in which this portion is not patterned. The emitter region 4 below the second base electrode 16 can be in contact with the second emitter electrode 17 via the first emitter electrode 7b extending between the first base electrodes 6b.

これにより本実施形態では、セルピッチ拡大することなく、第２層目の金属層とコンタクトホール間のオーバーラップＯＲを確保し、さらに第２層目の金属電極間距離をプロセス上必要な距離で離間できる。また、境界のセルは、いずれも第２層目の電極にコンタクトできるので、セルを有効活用できる。   As a result, in this embodiment, the overlap OR between the second metal layer and the contact hole is secured without increasing the cell pitch, and the distance between the second metal electrodes is separated by a distance necessary for the process. it can. In addition, since any cell at the boundary can contact the second layer electrode, the cell can be used effectively.

ここで、本実施形態では図の如く連結するベース領域３は２つとしたが、それ以上でもよく、その場合は、第２ベース電極１６とほぼダイレクトにコンタクトするベース領域３が増えるようにベース電極凸部１６ａを拡大するとよい。しかし、ベース電極凸部１６ａが増えると、その分、エミッタ電極凸部１７ａを設ける領域が確保できなくなり、エミッタコンタクト抵抗が増えるおそれがある。バイポーラトランジスタにおいてエミッタ抵抗はその特性に大きく影響するため、それらを考慮して凹凸形状をパターニングする。   Here, in the present embodiment, two base regions 3 are connected as shown in the figure, but the number may be more than that. In this case, the base electrode 3 is increased so that the base region 3 that is in direct contact with the second base electrode 16 is increased. The convex portion 16a may be enlarged. However, when the base electrode convex portion 16a is increased, it is not possible to secure a region where the emitter electrode convex portion 17a is provided, and the emitter contact resistance may increase. In the bipolar transistor, the emitter resistance greatly affects the characteristics, and therefore, the uneven shape is patterned in consideration of them.

図４は上記の半導体素子１０をパッケージに実装する場合を示す。図は一例であり外部端子としてリードを採用しているが、これに限らず、例えばセラミックなどの絶縁性基板に導電パターンを設けたチップサイズパッケージなどでも同様に適用できる。   FIG. 4 shows a case where the semiconductor element 10 is mounted on a package. The figure is an example, and leads are adopted as external terminals. However, the present invention is not limited to this, and the present invention can be similarly applied to, for example, a chip size package in which a conductive pattern is provided on an insulating substrate such as ceramic.

図の如く外部端子２００が、チップの１つの辺（例えばチップ下辺）に沿って複数設けられ、更に、ベース端子およびエミッタ端子が共にその同一辺側の外部端子として導出するように実装する場合には、本実施形態の電極構造が有利となる。   As shown in the figure, when a plurality of external terminals 200 are provided along one side of the chip (for example, the lower side of the chip), and the base terminal and the emitter terminal are both led out as external terminals on the same side. The electrode structure of this embodiment is advantageous.

すなわち、破線の位置にボンディングワイヤ１５０をワイヤボンドし、第２エミッタ電極および第２ベース電極と、外部端子２００とをそれぞれ接続する。本実施形態では図の如くボンディングワイヤ１５０を固着する場合、外部端子２００が配置されるチップ１０の１辺に対して垂直に短冊状の第１エミッタ電極７が配置される。つまり第１エミッタ電極７の大部分は、ボンディングワイヤ１５０直下から直線的に延在することになるため、第１エミッタ電極１７の取り出し抵抗の増大を防ぐことができる。   That is, the bonding wire 150 is wire-bonded at the position of the broken line, and the second emitter electrode and the second base electrode are connected to the external terminal 200, respectively. In the present embodiment, when the bonding wire 150 is fixed as shown in the figure, the strip-shaped first emitter electrode 7 is arranged perpendicular to one side of the chip 10 on which the external terminal 200 is arranged. That is, most of the first emitter electrode 7 linearly extends from directly below the bonding wire 150, so that it is possible to prevent an increase in the extraction resistance of the first emitter electrode 17.

従ってベース端子およびエミッタ端子に接続するボンディングワイヤ１５０はいずれも必要最小限の長さでよく、広い面積の第２エミッタ電極１７と共にエミッタ抵抗の低減に寄与できる。   Accordingly, the bonding wire 150 connected to the base terminal and the emitter terminal may have a minimum length, and can contribute to the reduction of the emitter resistance together with the second emitter electrode 17 having a large area.

更に、第１エミッタ電極の取り出し抵抗の増加を抑制できるので、チップ端部にワイヤボンドすることができ、薄型パッケージに実装することができる。具体的には、ワイヤボンド位置をチップ端部にすることによりワイヤボンドのループを低くでき、例えばパッケージ厚を０．７５ｍｍ程度まで薄型化できる。   Furthermore, since an increase in the extraction resistance of the first emitter electrode can be suppressed, wire bonding can be performed on the chip end, and the thin package can be mounted. Specifically, the wire bond loop can be lowered by setting the wire bond position to the end of the chip. For example, the package thickness can be reduced to about 0.75 mm.

以上、本実施形態ではｎｐｎ型バイポーラトランジスタについて説明したが、ｐｎｐ型でも同様に実施でき、同様の効果が得られる。


As described above, although the npn type bipolar transistor has been described in the present embodiment, it can be similarly applied to the pnp type, and the same effect can be obtained.


本発明を説明するための平面図である。It is a top view for demonstrating this invention. 本発明の２層目の電極構造を説明する（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。It is (A) top view, (B) sectional drawing, (C) sectional drawing explaining the electrode structure of the 2nd layer of this invention. 本発明の１層目の電極構造を説明する（Ａ）平面図、（Ｂ）断面図である。It is (A) top view and (B) sectional drawing explaining the electrode structure of the 1st layer of this invention. 本発明を説明する平面図である。It is a top view explaining this invention. 従来技術を説明するための（Ａ）平面図、（Ｂ）平面図、（Ｃ）断面図である。It is (A) top view, (B) top view, and (C) sectional drawing for demonstrating a prior art. 従来技術を説明するための平面図である。It is a top view for demonstrating a prior art.

符号の説明Explanation of symbols

１ 半導体基板
２ コレクタ領域
３ ベース領域
４ エミッタ領域
６ 第１ベース電極
７ 第１エミッタ電極
８ 動作領域
１６ 第２ベース電極
１６ａ ベース凸部
１６ｂ ベース凹部
１７ 第２エミッタ電極
１７ａ エミッタ凸部
１７ｂ エミッタ凹部
２５ 第１絶縁膜
２６ 第２絶縁膜
５１ 半導体基板
５２ コレクタ領域
５３ ベース領域
５４ エミッタ領域
５５ 絶縁膜
５６ 第１ベース電極
５７ 第１エミッタ電極
６６ 第２ベース電極
６７ 第２エミッタ電極
ＢＣ１ 第１ベースコンタクトホール
ＥＣ１ 第１エミッタコンタクトホール
ＢＣ２ 第２ベースコンタクトホール
ＥＣ２ 第２エミッタコンタクトホール
ＭＭ 電極間距離
ＯＲ オーバーラップ

DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Collector area | region 3 Base area | region 4 Emitter area | region 6 1st base electrode 7 1st emitter electrode 8 Operation area | region 16 2nd base electrode 16a Base convex part 16b Base recessed part 17 2nd emitter electrode 17a Emitter convex part 17b Emitter recessed part 25 First insulating film 26 Second insulating film
51 Semiconductor substrate 52 Collector region 53 Base region 54 Emitter region 55 Insulating film 56 First base electrode 57 First emitter electrode 66 Second base electrode 67 Second emitter electrode BC1 First base contact hole EC1 First emitter contact hole BC2 Second Base contact hole EC2 Second emitter contact hole MM Distance between electrodes OR Overlap

Claims (7)

半導体基板にコレクタ領域とベース領域とエミッタ領域を設け、前記ベース領域にコンタクトする第１ベース電極と前記エミッタ領域にコンタクトする第１エミッタ電極と、前記第１ベース電極および第１エミッタ電極上に絶縁膜を介して設けられた第２ベース電極および第２エミッタ電極とを有する半導体チップと、
前記半導体チップの１つの辺に沿って配置されたベース端子およびエミッタ端子と、
前記ベース端子と前記第２ベース電極および前記エミッタ端子と第２エミッタ電極とをそれぞれ接続する接続手段とを具備し、
前記第２エミッタ電極下方の前記第１ベース電極および第１エミッタ電極は前記１つの辺に垂直に配置され、
前記第２ベース電極および前記第２エミッタ電極は、互いに隣接する１つの辺にそれぞれ凹凸部を設け該凹凸部を交互に配置することを特徴とする半導体装置。 A semiconductor substrate is provided with a collector region, a base region, and an emitter region, a first base electrode that contacts the base region, a first emitter electrode that contacts the emitter region, and insulation on the first base electrode and the first emitter electrode A semiconductor chip having a second base electrode and a second emitter electrode provided via a film;
A base terminal and an emitter terminal arranged along one side of the semiconductor chip;
Connecting means for connecting the base terminal and the second base electrode and the emitter terminal and the second emitter electrode, respectively;
The first base electrode and the first emitter electrode below the second emitter electrode are disposed perpendicular to the one side,
The semiconductor device, wherein the second base electrode and the second emitter electrode are provided with uneven portions on one side adjacent to each other and the uneven portions are alternately arranged. 前記接続手段は、前記１つの辺に沿った前記半導体チップの端部付近に固着されることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1 , wherein the connection unit is fixed to the vicinity of an end portion of the semiconductor chip along the one side. 前記第２ベース電極の凹部と前記第２エミッタ電極の凸部とをかみ合わせて配置することを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the concave portion of the second base electrode and the convex portion of the second emitter electrode are engaged with each other. 前記第２ベース電極の凸部に前記第１ベース電極とのコンタクトホールを設けることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein a contact hole with the first base electrode is provided in a convex portion of the second base electrode. 前記第２エミッタ電極の凸部に前記第１エミッタ電極とのコンタクトホールを設けることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein a contact hole with the first emitter electrode is provided in a convex portion of the second emitter electrode. 前記第２エミッタ電極および第２ベース電極の凹部においては、前記第１エミッタ電極または前記第１ベース電極の１層の電極構造であることを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the recesses of the second emitter electrode and the second base electrode have a one-layer electrode structure of the first emitter electrode or the first base electrode. 前記第２ベース電極の凹部に配置された前記第１ベース電極は、隣り合う前記第２ベース電極の１つの凸部まで延在されて接続することを特徴とする請求項６に記載の半導体装置。 The semiconductor device according to claim 6 , wherein the first base electrode disposed in the concave portion of the second base electrode extends to and connects to one convex portion of the adjacent second base electrode. .
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