KR100611702B1

KR100611702B1 - 디지털 필터 장치 및 그 필터 처리 방법

Info

Publication number: KR100611702B1
Application number: KR1020050032187A
Authority: KR
Inventors: 히로유끼 고구레
Original assignee: 산요덴키가부시키가이샤
Priority date: 2004-04-20
Filing date: 2005-04-19
Publication date: 2006-08-11
Also published as: TW200536256A; US20050235022A1; KR20060047203A; CN1691503A; JP2005311601A; TWI261966B

Abstract

집적화에 적합한 디지털 필터 장치를 제공한다. 소정의 주기마다 복수 비트의 디지털 입력 신호가 입력되고, 상기 디지털 입력 신호에 대하여 소정의 필터 계수 및 필터 차수에 따른 필터 처리가 실시된 결과인 디지털 출력 신호를 출력하는 디지털 필터 장치에서, 상기 디지털 입력 신호 및/또는 상기 디지털 출력 신호를, 상기 필터 차수에 따라 상기 주기마다 순차적으로 지연시키기 위한 지연 처리부와, 상기 디지털 입력 신호 및 상기 지연 처리부에 의해 처리된 신호를, 2진 표기한 경우에 유한 소수로 되는 상기 필터 계수의 소수부 중, 「1」의 자릿수가 나타내는 지수의 절대값분 시프트 다운시키기 위한 필터 계수 처리부와, 상기 필터 계수 처리부에 의해 처리된 신호를 가산하여 해당 가산 결과를 상기 디지털 출력 신호로서 출력하는 가산 처리부를 갖는다.

디지털 출력 신호, 필터 계수, 지연 처리부, 유한 소수

Description

디지털 필터 장치 및 그 필터 처리 방법{DIGITAL FILTER DEVICE AND FILTER PROCESSING METHOD THEREOF}

도 1은 본 발명의 실시 형태에 따른 디지털 필터 장치의 구성 방법을 설명하는 도면.

도 2는 본 발명의 일 실시 형태에 따른 간이 모델을 설명하는 블록도.

도 3은 본 발명의 일 실시 형태에 따른 디지털 필터 장치의 블록도.

도 4는 본 발명의 일 실시 형태에 따른 디지털 필터 장치의 구성 방법을 설명하는 도면.

도 5는 본 발명의 일 실시 형태에 따른 디지털 필터 장치의 구성 방법을 설명하는 도면.

도 6은 본 발명의 일 실시 형태에 따른 디지털 필터 장치의 종래 구성을 설명하는 블록도.

도 7은 본 발명의 일 실시 형태에 따른 간이 모델을 설명하는 블록도.

도 8은 본 발명의 일 실시 형태에 따른 디지털 필터 장치의 구성 방법을 설명하는 도면.

도 9는 본 발명의 일 실시 형태에 따른 디지털 필터 장치의 구성 방법을 설명하는 도면.

도 10은 본 발명의 일 실시 형태에 따른 디지털 필터 장치의 블록도.

도 11은 본 발명의 일 실시 형태에 따른 디지털 필터 장치를 포함시킨 광 디스크 재생 장치에서의 서보 제어계의 시스템 구성도.

도 12는 종래의 디지털 필터 장치의 블록도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 광 디스크

20 : 광 픽업

30 : RF 증폭기

31 : 서보 제어 신호 생성부

40 : DSP(Digital Signal Processor)

41 : A/D 변환기

42 : 서보 이퀄라이저

43 : D/A 변환기

44 : BPF(Band Pass Filter)

91, 94, 400, 402, 442, 443 : 지연 레지스터

401, 403, 440, 441 : 시프트 다운기

96, 404, 444 : 가산기

97, 445, 448 : 신호 라인

446, 447 : 인버터 소자

449 : 범용 레지스터

450 : 제어 레지스터

451 : 디코더

452 : 필터 계수 전환부

50 : 서보 드라이버

60 : 마이크로컴퓨터

70 : 외란 발생기

90, 93 : 계수 레지스터

92, 95 : 승산기

<특허 문헌1> 일본 특개2003-179466호 공보

본 발명은, 디지털 필터 장치 및 그 필터 처리 방법에 관한 것이다.

디지털 필터 장치는, 소정의 샘플링 주기마다 입력되는 양자화 비트수분의 디지털 신호를 처리 대상으로 하여, 소정의 필터 계수 및 필터 차수에 따른 필터 처리에 의해, 디지털 신호에 포함되는 특정한 주파수 성분을 제거/추출하는 것이다. 예를 들면, 디지털 필터 장치로서는, FIR(Finite Impulse Responce) 필터나 IIR(Infinite Impulse Responce) 필터 등으로 구성된다.

그런데, 디지털 필터 장치의 전달 함수 H(Z)는, 「H(Z)=h(1)·Z^(-1)+h(2)· Z^(-2)+…h(n)·Z^(-n)」 등이라고 한 필터 계수 h(1)∼h(n)와 지연 신호 Z^(-1)∼Z^(-n)의 곱의 합 연산으로 표시된다. 이 때문에, 디지털 필터 장치는, 고속의 곱의 합 연산 처리가 가능한 DSP(Digital Signal Processor)에 의해 실시되는 경우가 많다(예를 들면, 상기 기재한 특허 문헌1을 참조).

도 12는, DSP에 의해 실시되는 n 차의 IIR 필터의 블록도이다. 도 12에 도시한 바와 같이 IIR 필터는, 계수 레지스터(90, 93)와, 지연 레지스터(91, 94)와, 승산기(92, 95)와, 가산기(96)로 구성된다.

계수 레지스터(90)는, 필터 계수 a0∼an을 저장하는 레지스터이고, 계수 레지스터(93)는, 필터 계수 b1∼bn을 저장하는 레지스터이다. 지연 레지스터(91)는, 디지털 입력 신호 X(Z)를 1 샘플링 주기분 지연시키기 위한 레지스터이고, 지연 레지스터(94)는, 디지털 출력 신호 Y(Z)를 1 샘플링 주기분 지연시키기 위한 레지스터이다.

승산기(92)는, 디지털 입력 신호 X(Z) 및 지연 레지스터(91)에 의해 지연된 신호에 대하여, 계수 레지스터(90)에 저장된 필터 계수 a0∼an을 각각 승산하는 것이고, 승산기(95)는, 지연 레지스터(94)에 의해 지연된 신호에 대하여, 계수 레지스터(93)에 저장된 필터 계수 b1∼bn을 각각 승산하는 것이다. 가산기(96)는, 승산기(92, 95)에서 승산된 결과를 가산하여, 디지털 출력 신호 Y(Z)를 출력하는 것이다.

이상의 구성에 의해, 도 12에 도시하는 IIR 필터의 전달 함수 H(Z)는, 「H(Z)={aO+a1·Z^(-1)+…+an·Z^(-n)}/{1+b1·Z^(-1)+…+bn·Z^(-n)}」으로서 표현 된다. 또한, n차의 FIR 필터는, 도 12에 도시하는 구성에서, 디지털 출력 신호 Y(Z)의 재귀부에 관한 계수 레지스터(93), 지연 레지스터(94), 승산기(95)를 포함하지 않는 경우로서 나타낼 수 있다.

그런데, 도 12에 도시한 바와 같은 종래의 디지털 필터 장치를 DSP로 구성한 경우, DSP 전체의 회로 규모 중에서 승산기의 점유율이 약 50%로 되는 경우가 있는 등, 승산기의 회로 규모는 그 밖의 회로 소자의 것과 비교하여 매우 크다. 예를 들면, 일반적인 승산기의 경우, 피승수 데이터와 승수 데이터의 부분 곱을 생성하기 위한 부분 곱 생성 회로와, 부분 곱을 누적 가산하기 위한 가산기에 의해 실현된다. 여기서, 부분 곱 생성 회로 및 가산기는, 피승수 데이터 및 승수 데이터의 비트수에 따른 회로 규모로 되므로, 피승수 데이터 및 승수 데이터의 비트수를 늘리는 경우에는 부분 곱의 수도 당연히 증가하여, 그 결과, DSP 전체의 회로 규모가 비약적으로 커진다. 즉, 종래의 디지털 필터 장치는, 승산기의 회로 규모가 영향을 줌으로써, DSP 등에의 집적화가 곤란했다.

또한, DSP에서는, 도 12에 도시한 계수 레지스터(90, 93)에 저장되는 필터 계수를 적절하게 변경 가능하게 하는 등, 범용성을 중시한 구성을 채용하는 경우가 많다. 그러나, 특정 용도를 위한 디지털 필터 장치 등에서는, 요구되는 필터 특성이 기본적으로 한정되는 경우가 많으므로, 범용성을 중시하는 필연성이 부족하다. 즉, 종래의 디지털 필터 장치에서는, 불필요하게 용장의 구성으로 될 가능성이 있었다.

전술한 과제를 해결하기 위한 주된 본 발명은, 소정의 주기마다 복수 비트의 디지털 입력 신호가 입력되고, 상기 디지털 입력 신호에 대하여 소정의 필터 계수 및 필터 차수에 따른 필터 처리가 실시된 결과인 디지털 출력 신호를 출력하는 디지털 필터 장치로서, 상기 디지털 입력 신호 및/또는 상기 디지털 출력 신호를, 상기 필터 차수에 따라 상기 주기마다 순차적으로 지연시키기 위한 지연 처리부와, 상기 디지털 입력 신호 및 상기 지연 처리부에 의해 처리된 신호를, 2진 표기한 경우에 유한 소수로 되는 상기 필터 계수의 소수부 중, 「1」의 자릿수가 나타내는 지수의 절대값분 시프트 다운시키기 위한 필터 계수 처리부와, 상기 필터 계수 처리부에 의해 처리된 신호를 가산하여 상기 디지털 출력 신호를 출력하는 가산 처리부를 갖는 것으로 한다.

===디지털 필터 장치(하드웨어 구성의 경우)===

<개요>

본 발명의 일 실시 형태에 따른 디지털 필터 장치는, IIR 필터 또는 FIR 필터 중 어느 하나를, DSP로 구성하는 것이다. 또한, 본 발명에 따른 디지털 필터 장치는, 필터 특성이 기본적으로 한정되는 특정 용도를 위한 필터를 대상으로 한다. 또한, 후술한 설명에서는, 본 발명에 따른 디지털 필터 장치로서, 고정 소수점 연산이 가능한 DSP에 의해 IIR 필터를 구성한 경우로 한다.

또한, 본 발명에 따른 디지털 필터 장치는, 디지털 입력 신호 및/또는 지연 신호와 필터 계수의 승산 처리를 행하기 위한 종래의 승산기를, 후술하는 시프트 다운기(401, 403, 441, 443) 및/또는 지연 신호를 그대로 또는 반전시켜 전송하는 후술하는 신호 라인(445, 448)으로 치환하는 것으로 한다.

또한, 본 발명에 따른 디지털 필터 장치를 구성하는 데 있어서, 디지털 입력 신호 및/또는 지연 신호와 필터 계수의 승산 처리를 특히 시프트 다운 처리로 치환하기 위해서는, 디지털 필터 장치에서 취급하는 필터 계수는, 2진 표기로 유한 소수이어야한다.

이 때문에, 필터 계수를 2진 표기로 유한 소수로 하는 제약 조건 하에서, 디지털 필터 설계용 시뮬레이션을 실행했을 때의 시뮬레이션 결과에 기초하여, 필터 특성의 요구 스펙을 만족하는 필터 계수 및 필터 차수를 결정한다. 또한, 필터 특성의 요구 스펙이란, 예를 들면, BPF(Band Pass Filter)의 경우, 주파수 특성의 피크의 예리함을 나타내는 Q값이나, 컷오프 주파수나, 중심 주파수, 감쇠 특성 -6dB/oct 등에 의해 설정된다.

이하에서는, 미리 결정해 둔 필터 계수 및 필터 차수에 기초하여, 종래의 승산기를 이용하여 구성된 필터 모델을, 「간이 모델」이라고 칭하는 것으로 한다. 그리고, 본 발명에서는, 이러한 간이 모델을 근거로 하여, 승산기가 불필요한 디지털 필터 장치를 실제로 구성하는 것으로 된다.

<LPF에의 적용예>

<<시프트 다운 처리 등에의 치환>>

도 1 내지 도 3에 기초하여, 본 발명의 일 실시 형태에 따른 디지털 필터 장치로서, 1차의 IIR 필터에 의해 LPF(Low Pass Filter)를 구성하는 경우를 예로 들 어 설명한다. 또한, 이 LPF의 스펙으로서, 양자화 비트수는 16 비트, 샘플링 주파수 Fs는 22.05㎑, 컷오프 주파수는 1㎑로 한다.

우선, 도 2는, 미리 구해 둔 1차의 IIR 필터의 간이 모델이다. 또한, 이 간이 모델에서, 계수 레지스터(90, 93), 지연 레지스터(91, 94), 승산기(92, 95), 가산기(96)는, 도 12에 도시한 종래 구성의 경우와 마찬가지이다. 그리고, 이 간이 모델의 전달 함수 H(Z)는, 「H(Z)={a0+a1·Z^(-1)}/{1+b1·Z^(-1)}」로서 표현할 수 있다. 또한, 필터 계수 a0, a1, b1은, 도 1에 도시한 바와 같이, 10진 표기의 경우에 각각 「0.125」, 「0.125」, 「0.75」이고, 데이터 길이가 8 비트인 2진 표기를 한 경우에 유한 소수로 된다.

여기서, 필터 계수 a0, a1은 데이터 길이가 8 비트인 2진 표기로 「0.0010000」으로 된다. 따라서, 디지털 입력 신호 X(Z)와 필터 계수 a0의 승산기(92a)에서의 승산 처리, 및 1 샘플링 주기분 지연시킨 디지털 입력 신호 X(Z)와 필터 계수 a1의 승산기(92b)에서의 승산 처리는, 필터 계수 a0, a1의 소수부 중 「1」의 자릿수가 나타내는 「2」를 밑으로 한 지수 「-3」의 절대값 「3」의 비트수분 시프트 다운시키는 처리로 치환할 수 있다.

또한, 필터 계수 b1은 데이터 길이가 8 비트인 2진 표기로 「0.1100000」로 된다. 따라서, 1 샘플링 주기분 지연시킨 디지털 출력 신호 Y(Z)와 필터 계수 b1의 승산기(95)에서의 승산 처리는, 필터 계수 b1의 소수부 중 「1」의 자릿수가 나타내는 「2」를 밑으로 한 지수 「-1」 및 「-2」의 절대값 「1」 및 「2」의 비트수분 시프트 다운시키는 처리로 치환할 수 있다. 즉, 1 비트 시프트 다운과 2 비 트 시프트 다운을 병렬 처리시키는 것으로 된다.

<<하드웨어 구성>>

따라서, 본 발명에 따른 1차의 IIR 필터에 의해 실현되는 LPF는, 도 3에 도시한 바와 같은 구성으로 된다. 즉, 1차의 IIR 필터는, 지연 레지스터(400, 402)(『지연 처리부』)와, 시프트 다운기(401, 403)(『필터 계수 처리부』)와, 가산기(404)(『가산 처리부』)로 구성된다.

지연 레지스터(400)는, 디지털 입력 신호 X(Z)를 1 샘플링 주기분 지연시키기 위한 레지스터이고, 지연 레지스터(402)는, 디지털 출력 신호 Y(Z)를 1 샘플링 주기분 지연시키기 위한 레지스터이다. 가산기(404)는, 시프트 다운기(401, 403)에서 각각 시프트 다운 처리된 신호를 가산하고, 그 가산 결과를 디지털 출력 신호 Y(Z)로서 출력하는 것이다.

시프트 다운기(401a)는, 디지털 입력 신호 X(Z)를, 필터 계수 a0에 따라 3 비트 시프트 다운시키는 것이고, 시프트 다운기(401b)는, 지연 레지스터(400)에 의해 1 샘플링 주기분 지연시킨 디지털 입력 신호 X(Z)를, 필터 계수 a1에 따라 3 비트 시프트 다운시키는 것이다. 또한, 시프트 다운기(403a, 403b)는, 지연 레지스터(402)에 의해 1 샘플링 주기분 지연시킨 디지털 출력 신호 Y(Z)를, 필터 계수 b1에 따라 1 비트 시프트 다운과 2 비트 시프트 다운을 병렬 처리시키는 것이다.

또한, 시프트 다운기(401, 403)는, 기본적으로는, 16 비트의 시프트 레지스터로 구성 가능하지만, 시프트 다운기(401b, 403a, 403b)에 대해서는, 지연 레지스터(400, 402)에 저장되는 디지털 입력 신호 X(Z), 디지털 출력 신호 Y(Z)의 16 비 트분 중, 최하위 비트 LSB(Least Significant Bit)로부터 시프트 다운을 행하는 비트수분을 제거함으로써 시프트 다운을 행하는 것이 바람직하다. 예를 들면, 시프트 다운기(401b)는, 지연 레지스터(400)에 저장된 16 비트의 디지털 입력 신호 X(Z) 중, 16 비트와, 시프트 다운을 행하는 3 비트의 차분에 상당하는 상위 13 비트를 취득함으로써, 3 비트 시프트 다운을 행하는 것으로 한다. 이것에 의해, 시프트 다운기(401b, 403a, 403b)를 시프트 레지스터로 구성한 경우와 비교하여, 회로 규모의 증대화를 억제하면서 시프트 다운을 실현할 수 있다.

이와 같이, 본 발명에 따른 1차의 IIR 필터는, 필터 계수의 처리에서, 종래의 승산기가 아니라, 시프트 다운기(401, 403)를 채용하게 된다. 여기서, 시프트 다운기(401, 403)는, 종래의 승산기와 비교한 경우, 부분 곱의 누적 가산 등의 복잡한 처리를 수반하지 않고, 시프트 다운 처리만을 행할 뿐이므로, 회로 규모가 매우 작아도 된다. 따라서, 본 발명에 따르면, 집적화에 적합한, 전술한 1차의 IIR 필터 등의 디지털 필터 장치를 제공하는 것이 가능하게 된다.

<BPF에의 적용예>

<<시프트 다운 처리 등에의 치환>>

도 4 내지 도 10에 기초하여, 본 발명의 일 실시 형태에 따른 디지털 필터 장치로서, 2차의 IIR 필터에 의해 BPF를 구성하는 경우를 예로 들어 설명한다. 또한, BPF의 요구 스펙으로서, 양자화 비트수는 16 비트, 샘플링 주파수 Fs는 11㎑로 한다. 또한, BPF의 중심 주파수는, 각각 일의로 정해지는 0.78㎑, 1.00㎑, 1.20㎑의 3개의 주파수 중, 어느 하나를 선택 가능하게 한다.

우선, 도 6은, 본 발명에 따른 2차의 IIR 필터의 종래 구성이다. 또한, 도 6에 도시하는 종래 구성에서, 계수 레지스터(90, 93), 지연 레지스터(91, 94), 승산기(92, 95), 가산기(96)는, 도 12에 도시한 것과 마찬가지인 것은 물론이다. 그리고, 이 BPF의 전달 함수 H(Z)는, 「H(Z)={a0+a1·Z^(-1)+a2·Z^(-2)}/{1+b1·Z^(-1)+b2·Z^(-2)}」으로서 표현할 수 있다. 또한, 중심 주파수가 0.78㎑, 1.00㎑, 1.20㎑ 각각의 경우에서의, 필터 계수 a0, a1, a2, b1, b2 및 Q는, 예를 들면, 도 4에 도시되는 값으로 된다.

그런데, 도 4에 도시되는 필터 계수 a0, a1, a2, b1, b2는, 10진 표기한 값이고, 2진 표기로 변환한 경우에는 유한 소수로는 되지 않고 무한 소수로 된다. 따라서, 디지털 필터 설계용 시뮬레이션의 실행 결과에 기초하여, 필터 계수 a0, a1, a2, b1, b2가 2진 표기한 경우에 유한 소수로 되는 간이 모델을 결정한다. 도 7은, 그 간이 모델의 구성을 도시하는 것이고, 도 5는 그 간이 모델에서의 필터 계수 a0, a1, a2, b1, b2를 도시하는 것이다.

여기서, 도 8에 기초하여, 도 7에 도시한 간이 모델에서, 필터 계수 a0, a2, b2에 관한 승산 처리의 시프트 다운 처리 등으로의 치환에 대하여 설명한다. 또한, 필터 계수 a1은 「0」이기 때문에 신호 라인 자체가 불필요하게 되기 때문에, 설명은 생략한다. 또한, 필터 계수 a0, a2, b2는, 중심 주파수가 0.78㎑, 1.01㎑, 1.20㎑ 각각의 경우에 공통된 값으로 되는 것이다.

우선, 필터 계수 a0은, 10진 표기로 「0.125」이고, 데이터 길이가 8 비트인 2진 표기로 「0.0010000」으로 된다. 따라서, 디지털 입력 신호 X(Z)와 필터 계수 a0의 승산기(92a)에서의 승산 처리는, 필터 계수 a0의 소수부 중 「1」의 자릿수가 나타내는 「2」를 밑으로 한 지수 「-3」의 절대값 「3」의 비트수분 시프트 다운시키는 처리로 치환할 수 있다.

필터 계수 a2는, 10진 표기로 「-0.125」이다. 여기서, 10진 표기로 마이너스로 되는 수를 2진 표기하는 경우, 2의 보수 변환을 행하는 것으로 한다. 10진 표기로 「-0.125」의 2의 보수 변환은, 절대값 「0.125」의 2진 표기 「0.0010000」을 비트 반전시키고, 또한 비트 반전 후의 최하위 비트 LSB에「1」을 가산함으로써 실시된다. 따라서, 「-0.125」의 2의 보수는, 「1.1110000」으로 된다.

따라서, 지연 레지스터(91a, 91b)에 의해 2 샘플링 주기분 지연된 디지털 입력 신호 X(Z)와 필터 계수 a2의 승산기(92c)에서의 승산 처리는, 필터 계수 a0인 경우와 마찬가지인 3 비트 시프트 다운 처리와, 비트 반전 처리와, 「1」의 가산 처리를 순차적으로 실행하는 2의 보수 변환 처리로 치환할 수 있다.

혹은, 「-0.125」의 2의 보수 「1.1110000」에 기초하여, 2 샘플링 주기분 지연된 디지털 입력 신호 X(Z)와 필터 계수 a2의 승산기(92c)에서의 승산 처리는, 「-1」에 상당하는 반전 처리와, 1 비트 시프트 다운 처리와, 2 비트 시프트 다운 처리와, 3 비트 시프트 다운 처리의 병렬 처리로 치환하는 것도 가능하다. 그러나, 이 경우, 필요한 시프트 다운기의 수가 증가하여 회로 규모가 커지기 때문에, 전술한 2의 보수 변환 처리로의 치환을 채용하는 것이 더 바람직하다.

필터 계수 b2는, 10진 표기로 「-0.9375」이기 때문에, 2의 보수 변환을 행한다. 10진 표기로 「-0.9375」의 2의 보수 변환은, 절대값 「0.9375」의 2진 표기 「0.1111000」를 비트 반전시키고, 또한 해당 비트 반전 후의 최하위 비트 LSB에 「1」을 가산함으로써, 실시된다. 따라서, 「-0.9375」의 2의 보수는, 정수부가 「-1」의 대소수인 「1.0001000」로 된다.

따라서, 지연 레지스터(94a, 94b)에 의해 2 샘플링 주기분 지연된 디지털 출력 신호 Y(Z)와 필터 계수 b2의 승산기(95b)에서의 승산 처리는, 「-1」에 상당하는 반전 처리 및 2의 보수 변환용인 「1」의 가산 처리와, 필터 계수 b2의 2의 보수 표기된 소수부 중 「1」의 자릿수가 나타내는 「2」를 밑으로 한 지수 「-4」의 절대값 「4」의 비트수분 시프트 다운시키는 처리의 병렬 처리로 치환할 수 있다.

혹은, 2 샘플링 주기분 지연된 디지털 출력 신호 Y(Z)와 필터 계수 b2의 승산기(95b)에서의 승산 처리는, 1 비트 시프트 다운 처리와, 2 비트 시프트 다운 처리와, 3 비트 시프트 다운 처리와, 4 비트 시프트 다운 처리의 병렬 처리와, 각 시프트 다운 후의 비트 반전 처리와, 「1」의 가산 처리를 순차적으로 실행하는 2의 보수 변환 처리로 치환하는 것도 가능하다. 그러나, 이 경우, 필요한 시프트 다운기의 수가 증가하여 회로 규모가 커지기 때문에, 전술한 「-1」에 상당하는 반전 처리와 4 비트 시프트 다운 처리의 병렬 처리로의 치환을 채용하는 것이 더 바람직하다.

이어서, 도 9에 기초하여, 도 7에 도시한 간이 모델에서, 필터 계수 b1에 관한 승산 처리의 시프트 다운 처리 등으로의 치환에 대하여 설명한다. 또한, 필터 계수 b1은, 중심 주파수가 0.78㎑인 경우에는 10진 표기로 「1.75」, 1.01㎑인 경우에는 10진 표기로 「1.625」, 1.20㎑인 경우에는 10진 표기로 「1.5」로 각각 상 이한 값으로 된다. 따라서, 각각 정수부가 「1」인 대소수로 되므로, 도 7에 도시하는 간이 모델에서, 지연 레지스터(94a)에서 1 샘플링 주기분 지연된 디지털 출력 신호 Y(Z)와 계수 레지스터(93a)에 저장된 필터 계수 b1의 소수부의 승산을 행하는 승산기(95a) 외에, 지연 레지스터(94a)에서 1 샘플링 주기분 지연된 디지털 출력 신호 Y(Z)를 그대로 가산기(96)에 공급하는 신호 라인을 갖는다. 이 신호 라인은, 필터 계수 b1의 정수부 「1」에 상당하는 것이다.

우선, 필터 계수 b1은, 중심 주파수가 0.78㎑인 경우에 10진 표기로 「1.75」이고, 소수부 「0.75」를 데이터 길이가 8 비트인 2진 표기를 한 경우, 「0.1100000」로 된다. 따라서, 1 샘플링 주기분 지연된 디지털 출력 신호 Y(Z)와 필터 계수 b1의 소수부의 승산기(95a)에서의 승산 처리는, 필터 계수 b1의 소수부 중 「1」의 자릿수가 나타내는 「2」를 밑으로 한 지수 「-1」 및 「-2」의 절대값 「1」 및 「2」의 비트수분 시프트 다운시키는 처리로 치환할 수 있다. 즉, 1 비트 시프트 다운과 2 비트 시프트 다운을 병렬 처리시키는 것으로 된다. 그리고, 이 상태를, 후술하는 제어 레지스터(450)에서, 「11」로서 나타내는 것으로 한다.

마찬가지로, 필터 계수 b1은, 중심 주파수가 1.01㎑인 경우에 10진 표기로 「1.625」이고, 소수부「0.625」를 데이터 길이가 8 비트인 2진 표기를 한 경우, 「0.1010000」로 된다. 따라서, 승산기(95a)에서의 승산 처리는, 1 비트 시프트 다운과 3 비트 시프트 다운의 병렬 처리로 치환할 수 있다. 그리고, 이 상태를, 후술하는 제어 레지스터(450)에서, 「10」으로서 나타내는 것으로 한다.

또한, 마찬가지로, 필터 b1은, 중심 주파수가 1.20㎑인 경우에 10진 표기로 「1.5」이고, 소수부「0.5」를 데이터 길이가 8 비트인 2진 표기를 한 경우, 「0.1000000」로 된다. 따라서, 승산기(95a)에서의 승산 처리는, 1 비트 시프트 다운으로 치환할 수 있다. 또한, 후술하는 필터 계수 전환부(452)의 구성 상, 1 비트 시프트 다운을, 2 비트 시프트 다운의 병렬 처리로 치환하는 것으로 한다. 그리고, 이 상태를, 후술한 제어 레지스터(450)에서, 「01」로서 나타내는 것으로 한다.

<<하드웨어 구성>>

따라서, 본 발명에 따른 2차의 IIR 필터에 의해 실현되는 BPF는, 도 10에 도시한 바와 같은 구성으로 된다. 즉, 2차의 IIR 필터는, 지연 레지스터(440, 442)(『지연 처리부』)와, 시프트 다운기(441, 443)(『필터 계수 처리부』)와, 가산기(444)(『가산 처리부』)와, 2의 보수 변환 처리용의 인버터 소자(446), 소정의 필터 계수의 정수부가 「1」인 경우에 상당하는 신호 라인(445)과, 소정의 필터 계수의 정수부가 「-1」인 경우에 상당하는 인버터 소자(447) 및 신호 라인(448)과, 2의 보수 변환 시의 비트 반전 후의 「1」의 가산을 일제히 행하기 위한 범용 레지스터(449)와, 제어 레지스터(450), 디코더(451), 필터 계수 전환부(452)로 구성된다.

지연 레지스터(440a)는, 디지털 입력 신호 X(Z)를 1 샘플링 주기분 지연시키기 위한 레지스터이고, 지연 레지스터(440b)는, 지연 레지스터(440a)에서 지연된 디지털 입력 신호 X(Z)를, 1 샘플링 주기분 더 지연시키기 위한 레지스터이다.

또한, 지연 레지스터(442a)는, 디지털 출력 신호 Y(Z)를 1 샘플링 주기분 지 연시키기 위한 레지스터이고, 지연 레지스터(442b)는, 지연 레지스터(442a)에서 지연된 디지털 출력 신호 Y(Z)를, 1 샘플링 주기분 더 지연시키기 위한 레지스터이다.

시프트 다운기(441a)는, 디지털 입력 신호 X(Z)를, 필터 계수 a0에 따라 3 비트 시프트 다운시키는 것이고, 시프트 다운기(441b)는, 지연 레지스터(440a, 440b)에 의해 2 샘플링 주기분 지연시킨 디지털 입력 신호 X(Z)를, 필터 계수 a2에 따라 3 비트 시프트 다운시키는 것이다.

또한, 필터 계수 a2의 처리는, 전술한 바와 같이, 3 비트 시프트 다운 후에, 2의 보수 변환을 행하기 위해, 비트 반전 처리와, 「1」의 가산 처리를 순차적으로 실행하게 된다. 따라서, 시프트 다운기(441b)와 가산기(444) 사이의 신호 라인 상에는, 비트 반전 처리용으로 인버터 소자(446)를 설치하고 있다. 또한, 이 경우의 2의 보수 변환용인 「1」의 가산 처리는, 범용 레지스터(449)로부터 논리값 「2」가 가산기(444)에 공급됨으로써 행해진다.

시프트 다운기(443a, 443b, 443c)는, 도 9에 도시한 바와 같은 필터 계수 b1에 관한 시프트 다운을 시키는 것으로, 필터 계수 전환부(452)에 공급된다. 필터 계수 전환부(452)는, 2개의 스위치 SW1, SW2를 갖고 있고, BPF로서의 3 종류의 중심 주파수(0.78㎑, 1.01㎑, 1.20㎑)에 따라, 스위치 SW1, SW2 각각에서 시프트 다운기(443a, 443b, 443c) 중 어느 하나가 선택된다. 그리고, 스위치 SW1, SW2에서 각각 선택된 시프트 다운 처리 후의 신호가, 가산기(444)에 공급된다.

또한, 필터 계수 전환부(452)에서의 스위치 SW1, SW2의 전환 제어는, 제어 레지스터(450)와 디코더(451)에 의해 행해진다. 제어 레지스터(450)는, 도 9에 도시한 바와 같이 BPF의 중심 주파수가 0.78㎑인 경우의 「11」, BPF의 중심 주파수가 1.01㎑인 경우의 「10」, BPF의 중심 주파수가 1.20㎑인 경우의 「01」 중 어느 하나가 설정된다. 그리고, 디코더(451)는, 제어 레지스터(450)에 저장된 2 비트를 해석함으로써, 스위치 SW1, SW2의 전환 제어용의 제어 신호를 필터 계수 전환부(452)에 공급하는 것이다.

예를 들면, 중심 주파수가 0.78㎑인 BPF를 실현하는 경우에는, 제어 레지스터(450)에는 「11」이 설정된다. 그리고, 디코더(451)는, 제어 레지스터(450)에 설정된 「11」에 기초하여, 스위치 SW1이 시프트 다운기(443a), 스위치 SW2가 시프트 다운기(443b)를 선택하기 위한 제어 신호를, 필터 계수 전환부(452)에 공급한다. 이 결과, 필터 계수 전환부(452)에서는, 시프트 다운기(443a)에 의해 1 비트 시프트 다운 처리된 신호와, 시프트 다운기(443b)에 의해 2 비트 시프트 다운 처리된 신호가 선택되어, 가산기(444)에 공급된다.

시프트 다운기(443d)는, 지연 레지스터(442a, 442b)에 의해 2 샘플링 주기분 지연시킨 디지털 출력 신호 Y(Z)를, 필터 계수 b2의 소수부에 따라 4 비트 시프트 다운시키는 것이다. 또한, 인버터 소자(447)는, 지연 레지스터(442a, 442b)에 의해 2 샘플링 주기분 지연시킨 디지털 출력 신호 Y(Z)를, 필터 계수 b2의 정수부 「-1」에 따라 반전 처리시키는 것이다. 그리고, 이 반전 처리된 신호는, 신호 라인(448)을 통하여, 가산기(444)에 공급된다. 또한, 이 경우의 2의 보수 변환용인 「1」의 가산 처리는, 범용 레지스터(449)로부터 논리값 「2」가 가산기(444)에 공급 됨으로써 행해진다.

즉, 필터 계수 b2에 관한 처리는, 시프트 다운기(443d)에서의 4 비트 시프트 다운 처리와, 인버터 소자(447)에서의 반전 처리가 병렬로 행해짐으로써 실현된다.

범용 레지스터(449)는, 필터 계수 a2 및 b2에서의 2의 보수 변환 처리 시에 행하는 비트 반전 후의 「1」의 가산을, 가산기(444)에서 통합하여 행하게 하기 위해 설치한 레지스터이다. 즉, 범용 레지스터(449)에는, 논리값 「2」가 설정되어 있고, 해당 논리값 「2」가 가산기(444)에 공급됨으로써, 필터 계수 a2 및 b2에서의 2의 보수 변환용인 「1」의 가산을 일제히 완료할 수 있다.

이와 같이, 본 발명에 따른 2차의 IIR 필터는, 필터 계수의 처리에서, 종래의 승산기가 아니고, 시프트 다운기(441, 443)를 채용하게 된다. 여기서, 시프트 다운기(441, 443)는, 종래의 승산기와 비교한 경우, 부분 곱의 누적 가산 등의 복잡한 처리를 수반하지 않고, 시프트 다운 처리만을 행할 뿐이므로, 회로 규모가 매우 작아도 된다. 따라서, 본 발명에 따르면, 집적화에 적합한, 전술한 2차의 IIR 필터 등의 디지털 필터 장치를 제공하는 것이 가능하게 된다.

===디지털 필터 장치(소프트웨어 구성의 경우)===

본 발명에 따른 디지털 필터 장치에서, 필터 계수의 처리에 관한 시프트 다운 처리 및 가산 처리를, 소프트웨어에 의해 실현할 수도 있다.

예를 들면, 10진 표기로 「-0.5」인 지연 신호와, 10진 표기로 「0.6」인 필터 계수의 승산 처리 「-0.5×0.6=-0.3」를 행하는 경우를 생각한다. 또한, 지연 신호 「-0.5」는, 2의 보수 및 16진 표기로 「C0(h)」이고, 필터 계수 「0.6」은, 2의 보수 및 16진 표기로 「60(h)」이기 때문에, 승산 처리 「-0.5×0.6=-0.3」은, 2의 보수 및 16진 표기로 「C0(h)×60(h)=D0(h)」로서 표현된다.

여기서, 필터 계수 「60(h)」는, 데이터 길이가 8 비트인 2진 표기로 「0.1100000=0.1000000+0.0100000」로 표현되기 때문에, 필터 계수 「60(h)」의 처리는, 「0.1000000」에 대응하는 1 비트 산술 시프트 다운과, 「0.0100000」에 대응하는 2 비트 산술 시프트 다운을 병렬 처리함으로써 실현할 수 있다.

따라서, 1 비트 산술 시프트 다운 후의 지연 신호 「C0(h)」는 「E0(h)」, 2 비트 산술 시프트 다운 후의 지연 신호 「C0(h)」는 「F0(h)」이기 때문에, 「C0(h)×60(h)」는, 「E0(h)+F0(h)」의 가산에 의해 실현할 수 있다.

이와 같이, 산술 시프트 다운+가산 처리라고 한 기본적인 연산 처리의 조합에 의해 필터 처리를 행할 수 있으므로, 고정 소수점 연산이 가능한 승산기나 DSP 등의 특별한 구조를 필요로 하지 않고, 마이크로컴퓨터가 갖는 범용적인 ALU(Arithmetic Logic Unit)의 기능을 이용하는 것만으로 충분하다. 여기서, 일반적인 제어 시스템에서는, DSP는, 마이크로컴퓨터와 조합되어 구성되지만, 본 발명에 따른 필터 처리를 채용함으로써, 해당 제어 시스템에서 DSP 또는 고정 소수점 연산 가능한 승산기가 불필요해지기 때문에, 그 만큼, 회로 규모를 저감할 수 있다.

===서보 제어용 필터===

본 발명에 따른 디지털 필터 장치를, 광 디스크 재생 장치의 서보 제어계가 갖는 서보 이퀄라이저나 그 게인 조정용 필터에 대하여 적용한 실시예에 대하여 설 명한다. 도 11은, 본 발명에 따른 디지털 필터 장치를 포함한 광 디스크 재생 장치에서의 서보 제어계의 시스템 구성도이다.

광 픽업(20)은, 레이저 소자, 광 검출기, 대물 렌즈 등(모두 도시되지 않음)을 갖고 있고, 레이저 소자로부터 대물 렌즈를 통하여 출사하는 레이저광에 의해, 광 디스크(10) 상에 기록되는 정보의 판독이나 기입을 행하는 전자 부품이다. 또한, 레이저 소자로부터 출사된 레이저광은, 광 디스크(10)의 기록면으로부터 반사된 후, 광 검출기에서 검출된다.

RF 증폭기(30)는, 광 픽업(20)의 광 검출기에 의해 검출된 광 검출 신호에 대하여 소정의 증폭율로 증폭을 행함으로써, RF 신호의 생성을 행하는 증폭기이다. 이 RF 신호는, DSP(40)가 갖는 복호화 처리부에 의해 디코드 처리됨으로써, 광 디스크(10)에 기록된 정보의 재생이 행하여진다. 또한, RF 증폭기(30)에는, 일반적으로, 트랙킹 에러 신호나 포커스 에러 신호 등의 서보 제어 신호를 생성하기 위한 서보 제어 신호 생성부(31)가 내장되어 있다.

여기서, 트랙킹 에러 신호란, 광 디스크(10) 상의 목표 트랙에 기록된 정보를 판독하는 경우에, 광 픽업(20)으로부터 출사된 레이저광을 목표 트랙에 추종시키기 위한 트랙킹 서보 제어에 이용되는 제어 신호이다. 또한, 포커스 에러 신호란, 광 픽업(20)의 대물 렌즈의 포커스 위치를 광 디스크(10) 상의 기록면에 맞추기 위한 포커스 서보 제어에 이용되는 제어 신호이다.

DSP(40)는, 디지털 서보 기능이나, 부호화/복호화 처리 기능 등의, 광 디스크용 디지털 신호 처리를 행하는 것이다. 또한, DSP(40)는, 디지털 서보 기능에 서, 특히 서보 제어 신호 생성부(31)에 의해 생성된 아날로그의 서보 제어 신호를 디지털 신호로 변환하기 위한 A/D 변환기(41)와, 서보 제어의 안정화를 도모하도록 A/D 변환 후의 서보 제어 신호의 게인 조정이나 위상 보상 등의 파형 정형을 행하는 서보 이퀄라이저(42)와, 게인/위상 보상 후의 디지털의 서보 제어 신호를 다시 아날로그 신호로 변환하는 D/A 변환기(43)를 갖는다.

또한, D/A 변환기(43)에 의해 아날로그 신호로 변환된 서보 제어 신호는, 서보 드라이버(50)에 공급됨으로써, 광 픽업(20)에 대하여 트랙킹 서보 제어나 포커스 서보 제어가 행하여진다. 또한, 마이크로컴퓨터(60)는, 도 11에 도시하는 서보 제어계를 포함한 광 디스크 재생 장치 전체의 제어를 담당하는 것이다.

여기서, 서보 이퀄라이저(42)는, 저주파수 대역에서는 광 픽업(20) 자체의 큰 변동에 수반하는 서보 제어 신호의 변동분을 흡수하기 위해 게인을 높게 설정하고, 중주파수 대역(1㎑ 부근)에서는 광 디스크(10) 상의 흠집에 의한 서보 제어 신호의 변동분을 제거하기 위해 게인을 낮게 설정하고, 고주파수 대역에서는 트랙킹 시의 미소한 변동에 대한 추종성을 향상시키기 위해 게인을 높게 설정하고 있다. 즉, 서보 이퀄라이저(42)는, 중주파수 대역의 신호를 통과시키지 않는 BEF(Band Elimination Filter)의 형태로 된다.

또한, 서보 이퀄라이저(42)의 주파수 특성은, 외란 발생기(70) 및 BPF(44)를 이용함으로써 미리 설계 시에 정해진다. 예를 들면, 외란 발생기(70)는, 1㎑의 시험용 Sin 파를 발생시켜 A/D 변환기(41)에 공급한다. 이 때, A/D 변환기(41)의 출력은, A/D 변환 후의 서보 제어 신호에 대하여 1㎑의 Sin 파에 상당하는 디지털 신 호가 중첩된 상태로 된다. BPF(44)는, 이 A/D 변환기(41)의 출력이 공급되어, 1㎑의 주파수 성분을 추출함과 함께 그 주파수 성분의 게인을 검출한다. 즉, 서보 이퀄라이저(42)의 주파수 특성은, 이 BPF(44)에 의해 검출된 주파수 성분의 게인에 기초하여 미리 설정되는 것이다.

여기서, 본 발명에 관한 디지털 필터 장치는, 서보 이퀄라이저(42)로서의 BEF나, 서보 이퀄라이저(42)의 게인 설정용의 BPF(44)에 채용할 수 있다. 이것에 의해, 서보 이퀄라이저(42)나 BPF(44)의 필터 계수의 처리에서, 종래의 승산기가 불필요해지기 때문에, DSP(40)의 회로 규모의 증대화를 억제할 수 있다. 즉, 본 발명에 따르면, DSP(40) 등의 집적화에 적합한, 디지털 필터 장치를 제공하는 것이 가능하게 된다.

이상, 본 실시의 형태에 대하여 설명했지만, 전술한 실시예는, 본 발명의 이해를 용이하게 하기 위한 것으로, 본 발명을 한정하여 해석하기 위한 것은 아니다. 본 발명은, 그 취지를 일탈하지 않고, 변경/개량될 수 있음과 함께, 본 발명에는 그 등가물도 포함된다.

본 발명에 따르면, 필터 처리에 관계된 승산기가 불필요해지고, 집적화에 적합한 디지털 필터 장치 및 그 필터 처리 방법을 제공할 수 있다.

Claims

소정의 주기마다 복수 비트의 디지털 입력 신호가 입력되고, 상기 디지털 입력 신호에 대하여 소정의 필터 계수 및 필터 차수에 따른 필터 처리가 실시된 결과인 디지털 출력 신호를 출력하는 디지털 필터 장치로서,

상기 디지털 입력 신호 및/또는 상기 디지털 출력 신호를, 상기 필터 차수에 따라 상기 주기마다 순차적으로 지연시키기 위한 지연 처리부와,

상기 디지털 입력 신호 및 상기 지연 처리부에 의해 처리된 신호를, 2진 표기한 경우에 유한 소수로 되는 상기 필터 계수의 소수부 중, 「1」의 자릿수가 나타내는 지수의 절대값분 시프트 다운시키기 위한 필터 계수 처리부와,

상기 필터 계수 처리부에 의해 처리된 신호를 가산하여 해당 가산 결과를 상기 디지털 출력 신호로서 출력하는 가산 처리부

를 갖는 것을 특징으로 하는 디지털 필터 장치.
제1항에 있어서,

상기 필터 계수 처리부는, 상기 필터 계수가, 「1」 또는 「-1」의 정수부를 갖는 대소수인 경우,

상기 정수부가 「1」일 때, 상기 디지털 입력 신호 및/또는 상기 디지털 출력 신호를 상기 가산 처리부에 그대로 공급하고,

상기 정수부가 「-1」일 때, 상기 디지털 입력 신호 및/또는 상기 디지털 출 력 신호를 상기 가산 처리부에 반전시켜 공급하는 것을 특징으로 하는 디지털 필터 장치.
제1항에 있어서,

상기 필터 계수 처리부는, 상기 필터 계수가 마이너스인 경우, 2의 보수 변환 전의 상기 필터 계수의 비트 열 또는 2의 보수 변환 후의 상기 필터 계수의 비트 열 중, 소수부에서 「1」의 자릿수가 많은 쪽에 기초하여, 상기 시프트 다운을 행하는 것을 특징으로 하는 디지털 필터 장치.
제1항에 있어서,

상기 지연 처리부는, 상기 디지털 입력 신호 및/또는 상기 디지털 출력 신호를 상기 주기마다 유지하는 레지스터이고,

상기 필터 계수 처리부는, 상기 레지스터에 저장되는 상기 디지털 입력 신호 및/또는 상기 디지털 출력 신호에서, 상기 복수 비트와 상기 지수의 절대값분의 비트의 차분에 상당하는 상위 비트 열을 취득함으로써, 상기 시프트 다운을 행하는 것을 특징으로 하는 디지털 필터 장치.
제1항에 있어서,

소정의 상기 필터 차수에 대응한 상기 필터 계수를 복수 선택 가능하게 하는 경우, 상기 복수의 필터 계수마다 설치한 복수의 상기 필터 계수 처리부를 전환하 기 위한 계수 전환부를 갖는 것을 특징으로 하는 디지털 필터 장치.
제1항에 있어서,

상기 가산 처리부는, 마이너스의 상기 필터 계수를 2의 보수 변환하는 경우에 행해지는 비트 반전 후의 「1」의 가산에 관하여, 상기 마이너스의 필터 계수의 수만큼, 상기 「1」의 가산을 통합하여 행하는 것을 특징으로 하는 디지털 필터 장치.
제1항에 있어서,

광 디스크 재생 장치에서, 서보 제어 신호의 파형 정형을 행하기 위한 서보 이퀄라이저에 이용되는 필터인 것을 특징으로 하는 디지털 필터 장치.
소정의 주기마다 복수 비트의 디지털 입력 신호가 입력되고, 상기 디지털 입력 신호에 대하여 소정의 필터 계수 및 필터 차수에 따른 필터 처리가 실시된 결과인 디지털 출력 신호를 출력하는 디지털 필터 장치에서의 필터 처리 방법으로서,

상기 디지털 입력 신호 및/또는 상기 디지털 출력 신호를, 상기 필터 차수에 따라 상기 주기마다 순차적으로 지연시키는 공정과,

상기 디지털 입력 신호 및 상기 순차적으로 지연시킨 신호를, 2진 표기한 경우에 유한 소수로 되는 상기 필터 계수의 소수부 중, 「1」의 자릿수가 나타내는 지수의 절대값분 시프트 다운시키는 공정과,

상기 시프트 다운시킨 신호를 가산하여 해당 가산 결과를 상기 디지털 출력 신호로서 출력하는 공정

을 갖는 것을 특징으로 하는 필터 처리 방법.