KR100604429B1 - 반도체메모리장치 및 실장형반도체장치 - Google Patents

반도체메모리장치 및 실장형반도체장치 Download PDF

Info

Publication number
KR100604429B1
KR100604429B1 KR1020030094544A KR20030094544A KR100604429B1 KR 100604429 B1 KR100604429 B1 KR 100604429B1 KR 1020030094544 A KR1020030094544 A KR 1020030094544A KR 20030094544 A KR20030094544 A KR 20030094544A KR 100604429 B1 KR100604429 B1 KR 100604429B1
Authority
KR
South Korea
Prior art keywords
memory
circuit
write
bank
different
Prior art date
Application number
KR1020030094544A
Other languages
English (en)
Other versions
KR20040060744A (ko
Inventor
이시카와히사시
Original Assignee
닛본 덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛본 덴끼 가부시끼가이샤 filed Critical 닛본 덴끼 가부시끼가이샤
Publication of KR20040060744A publication Critical patent/KR20040060744A/ko
Application granted granted Critical
Publication of KR100604429B1 publication Critical patent/KR100604429B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1694—Configuration of memory controller to different memory types
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • Static Random-Access Memory (AREA)

Abstract

반도체메모리장치는 종류가 다른 메모리를 단지 교체하는 것만으로 동일한 하드웨어를 사용하여 비용과 성능이 다른 메모리장치를 제공할 수 있다. 이 반도체메모리장치는 다른 뱅크사이클시간들을 제어하는 뱅크비지시간을 가변적으로 설정하여 뱅크사이클시간이 다른 메모리를 제어하기 위한 뱅크비지회로, 메모리부터 출력되는 읽기데이터를 가변입력타이밍으로 입력하기 위한 읽기데이터입력회로, 메모리에 쓰기데이터를 가변출력타이밍으로 출력하기 위한 쓰기데이터출력회로, 다른 명령인터페이스들을 제어하는 명령제어회로, 다른 쓰기마스크들을 제어하기 위한 쓰기마스크회로, 초기시퀀스가 다른 메모리들을 제어하기 위한 초기시퀀스제어회로, 및 다른 주소인터페이스들을 제어하기 위한 주소발생회로를 구비한다.
다른 종류의 메모리들, 동일 하드웨어, 제어, 뱅크비지시간, 가변입출력, 쓰기마스크

Description

반도체메모리장치 및 실장형반도체장치{Semiconductor memory device and mount-type semiconductor device}
도 1a 및 1b는 종래의 반도체메모리장치를 보여주며,
도 2는 본 발명의 실시예를 보여주는 블록도,
도 3은 뱅크비지회로를 보여주며,
도 4는 DDR2의 쓰기타임도,
도 5는 FCRAM 또는 NWRAM의 쓰기타임도,
도 6은 호환하는 메모리핀할당의 실현 방법을 보여주며,
도 7은 전원전압이 다른 메모리에 전력을 공급하는 방법을 보여주며,
도 8은 핀할당을 상세히 보여주고,
도 9는 핀할당을 상세히 보여준다.
*도면의 주요부분에 대한 부호의 설명
1 : 메모리제어회로 2 : 메모리
11 : 뱅크비지회로 12 : 명령제어회로
13 : 쓰기데이터출력회로 14 : 읽기데이터입력회로
15 : 쓰기마스크회로 16 : 주소발생회로
17 : 초기시퀀스제어회로
본 발명은 동일한 하드웨어를 사용하여 다른 종류의 메모리장치들을 제어하는 반도체메모리장치에 관한 것으로, 상세하게는 AC사양(specifications), 초기시퀀스, 용량, 케이스크기, 핀할당, 전원, 인터페이스 등이 다른 FCRAM(Fast Cycle Random Access Memory), NWRAM(NetWork RAM) 또는 DDR(Double Data rate)-DRAM(Dynamic Random Access Memory)과 같은 다른 종류의 메모리들을 제어하는 반도체메모리장치 및 실장형 반도체장치에 관한 것이다.
다른 종류의 메모리들을 제어하는 반도체메모리장치로서의 구제효율을 떨어뜨리지 않고서도 하나의 칩으로서의 유효용량을 가변적으로 바꿀 수 있는 반도체메모리장치가 있다(일본공개특허공보 제2000-132994호). 도 1a 및 1b는 이 반도체메모리장치를 보여주는 도면들이다(위 일본공개특허공보의 도 6). 이 반도체메모리는 4뱅크 256바이트/128바이트호환 SDRAM이며, 128메가바이트에 적합한 버전(version)의 퓨즈설정회로(132), 퓨즈설정회로(132)로부터 출력되는 출력신호(R12T)나 행주소신호(RAT<12>)를 선택하기 위한 선택기(133), 선택기(133)에 연결된 행주소래치회로(134), 및 래치회로(135)를 구비하며, 이것들 모두는 행주소버퍼(105) 및 구제회로(122) 사이에 연결된 주소스위치회로(131)로서 소용된다. 128메가바이트에 적합한 버전의 퓨즈설정회로(132)는 퓨즈설정회로들(121a 및 121b)을 구비한다. 그리고, 통상적으로 동작하는 메모리매트는, 주소스위치회로(131)의 행주소신호들(RABT<12> 및 RATT<12>)의 출력들에 기초하여, 개별 메모리어레이뱅크들(Bank 0 내지 Bank 3)의 비트선방향을 1/2, 1/4 등으로 분할함으로써 임의적으로 고정되어, 256메가바이트 용량을 128메가바이트 용량으로 변환된다.
그러나, 이 공보에 기재된 반도체메모리장치는 다음의 문제들을 가진다. 우선, 동일한 종류의 메모리들에 대해 용량의 절환이 가능하지만, FCRAM과 DDR과 같은 다른 종류의 메모리들에 대해 용량을 절환하는 것은 불가능하다. 이것은 이런 종래의 반도체메모리장치가 기억용량을 제외하고는 동일한 사양을 가지지 않으면 제어를 행할 수 없기 때문이다.
그래서, 메모리디바이스를 갖는 메모리장치에서는, 동일한 하드웨어를 사용하며, AC사양, 초기시퀀스, 용량, 케이스크기, 핀할당, 전원, 인터페이스가 다른 FCRAM 또는 NWRAM 및 DDR-DRAM과 같은 다른 종류의 메모리장치들을 제어하는 메모리장치의 메모리제어회로에 대한 개발이 요구되고 있다.
본 발명의 목적은 종류가 다른 메모리들 간을 동일 하드웨어를 사용하여 절환하는 것만으로 비용과 성능이 다른 메모리장치들을 제공할 수 있으며, 그래서 제품의 변화와 특성을 향상시키고 각각의 다른 메모리들에 대한 메모리장치의 개발 필요성을 없앰으로써 사용되는 부품의 종류와 개발비용을 줄일 수 있어 부품의 원가를 줄일 수 있는 반도체메모리장치 및 실장형 반도체장치를 제공함에 있다.
본 발명에 따른 반도체메모리장치는, 메모리, 및 메모리를 제어하기 위한 메 모리제어회로를구비한다. 메모리제어회로는, 다른 뱅크사이클시간들을 제어하는 뱅크비지(bank busy)시간을 가변적으로 설정하기 위한 뱅크비지회로, 메모리부터 출력되는 읽기데이터를 가변입력타이밍으로 입력하기 위한 읽기데이터입력회로, 쓰기데이터를 메모리에 가변출력타이밍으로 출력하기 위한 쓰기데이터출력회로, 뱅크비지회로로부터 출력되는 메모리명령에 기초하여 메모리에 명령을 발행하여, 다른 명령인터페이스들을 제어하는 명령제어회로, 다른 쓰기마스크들을 제어하기 위한 쓰기마스크회로, 초기시퀀스가 다른 메모리들을 제어하기 위한 초기시퀀스제어회로, 및 다른 주소인터페이스들을 제어하기 위한 주소발생회로를 구비한다. 메모리제어회로는 동일한 하드웨어를 사용하여 다른 메모리들을 제어한다.
이 반도체메모리장치에서, 예를 들면, 뱅크비지회로는, 뱅크비지시간을 가변적으로 설정하기 위한 프로그램레지스터와, 뱅크 n에의 접근이 개시될 때 프로그램레지스터에 설정된 값을 설정한 다음, 설정값을 각 클럭사이클마다 카운트 다운하는 뱅크비지카운터를 구비한다. 뱅크비지회로는 뱅크비지카운터의 논리값이 0이 될 때 뱅크비지가 해제됨을 표시하는 메모리명령을 명령제어회로에 제공하여, 뱅크사이클시간이 다른 메모리들을 제어한다.
예를 들면, 읽기데이터입력회로는 접근시간이 다른 메모리들을 제어하기 위해 상기 메모리로부터 출력되는 읽기데이터의 입력타이밍을 가변적으로 설정하기 위한 제1프로그램레지스터를 구비하며, 제1프로그램레지스터상의 설정값에 기초하여 메모리로부터 출력되는 읽기데이터를 가변입력타이밍으로 입력한다. 쓰기데이터출력회로는 메모리에 출력되는 쓰기데이터의 출력타이밍을 가변적으로 설정하기 위 한 제2프로그램레지스터를 구비하며, 제2프로그램레지스터상의 설정값에 기초하여 쓰기데이터출력타이밍을 조정할 수 있다.
뱅크비지회로는 스위치를 사용하여 뱅크비지시간을 절환하여도 좋다.
예를 들면, 쓰기마스크회로는 메모리에 출력되는 쓰기데이터에 대한 마스크제어에 관련되며, FCRAM 또는 NWRAM이 사용되는 경우의 가변쓰기기능을 이용한 쓰기동작의 마스킹과 DDR-SDRAM이 사용되는 경우의 데이터마스크기능을 이용한 쓰기동작의 마스킹 사이를 절환하기 위한 프로그램레지스터를 가진다.
다르게는, 쓰기마스크회로는 상기 메모리에 출력되는 쓰기데이터에 대한 마스크제어에 관련되며, FCRAM 또는 NWRAM이 사용되는 경우의 가변쓰기기능을 이용한 쓰기동작의 마스킹과 DDR-SDRAM이 사용되는 경우의 데이터마스크기능을 이용한 쓰기동작의 마스킹 사이를 절환하기 위한 스위치를 가져도 좋다.
예를 들면, 주소발생회로는 주소할당이 다른 메모리들의 주소발생에 관련되며, 주소발생논리를 절환하기 위한 프로그램레지스터를 구비한다.
다르게는, 주소발생회로는 주소할당이 다른 메모리들의 주소발생에 관련되며, 주소발생논리를 절환하기 위한 스위치를 구비한다.
더구나, 초기시퀀스제어회로는 초기시퀀스가 다른 메모리들의 제어에 관련되고, 예컨대, 모드레지스터설정, 확장모드레지스터설정, 자동리프레시, 및 모든 뱅크프리차지를 포함한 명령들의 발행시퀀스를 가변적으로 변경하기 위한 그리고 모드레지스터 및 확장모드레지스터의 설정값들을 가변적으로 변경하기 위한 프로그램레지스터를 구비하며, 초기시퀀스가 다른 메모리들을 동일한 회로를 사용하여 제어 하고, 모드레지스터설정, 확장모드레지스터설정, 자동리프레시, 및 모든 뱅크프리차지를 포함한 초기시퀀스명령을 명령제어회로에 발행한다.
다르게는, 초기시퀀스제어회로는 다른 초기시퀀스들을 갖는 메모리들의 제어에 관련되고, 모드레지스터설정, 확장모드레지스터설정, 자동리프레시, 및 모든 뱅크프리차지를 포함한 명령들의 발행시퀀스를 가변적으로 변경하기 위한 그리고 모드레지스터 및 확장모드레지스터의 설정값들을 가변적으로 변경하기 위한 스위치를 구비하며, 초기시퀀스가 다른 상기 메모리들을 동일한 회로를 사용하여 제어하고, 모드레지스터설정, 확장모드레지스터설정, 자동리프레시, 및 모든 뱅크프리차지를 포함한 초기시퀀스명령을 상기 명령제어회로에 발행하여도 좋다.
예를 들면, 반도체메모리장치는 메모리에 공급되는 전원출력레벨을 조정할 수 있는 전원을 포함한다. 이런 식으로, 다른 전원전압을 갖는 메모리를 위한 전원에 관해서는, 다른 메모리가 탑재(실장)되는 경우에도 전원을 변경할 필요가 없다. 다르게는, 다른 메모리의 탑재는 메모리를 탑재하는 기판의 변경 없이 전원부의 메모리전력공급을 변경함으로써 다루어질 수 있다.
본 발명에 따른 실장형 반도체장치는 전술한 반도체메모리장치를 기판에 탑재하기 위한 것이다. 메모리는 패키지크기 또는 핀할당이 다르며, 메모리를 탑재하기 위한 기판만이 변경되고, 패키지크기 또는 핀할당이 다른 메모리가 탑재되는 경우 한 종류의 마더보드가 메모리를 탑재하는 기판을 연결하는데 사용된다.
메모리를 탑재하는 기판은 예컨대 DIMM(Dual Inline Memory Module)이다.
본 발명에 따른 실장형 반도체장치는 전술한 반도체메모리장치를 기판에 탑 재하기 위한 실장형 반도체장치이다. 메모리는 종단저항기가 내장되어 있는지가 다르고, 종단저항기가 내장되어 있는지가 다른 메모리가 탑재되는 경우, 종단저항기를 내장한 메모리에 대해서는 종단저항기가 DIMM상에 탑재되지 않고, 종단저항기를 내장하지 않은 메모리에 대해서는 종단저항기는 DIMM에 부착되며, 한 종류의 마더보드가 메모리를 탑재하는 기판에의 연결을 위해 제공된다.
첨부 도면들을 참조하여 본 발명의 실시예들이 구체적으로 설명된다.
도 2는 본 발명의 실시예에 따른 반도체메모리장치를 보여주는 블록도이다. 메모리제어회로(1)는 이 반도체메모리장치의 메모리(2)를 제어한다. 메모리제어회로(1)의 뱅크비지회로(11)는 다른 뱅크사이클시간들을 제어하기 위해 뱅크비지시간을 가변적으로 설정하여, 다른 뱅크사이클시간들을 갖는 메모리들을 제어할 수 있다. 읽기데이터입력회로(14)는 메모리(2)로부터 출력되는 읽기데이터의 입력타이밍을 가변적으로 바꾼다. 쓰기데이터출력회로(13)는 메모리에 출력되는 쓰기데이터의 출력타이밍을 가변적으로 바꾼다. 명령제어회로(12)는 다른 명령인터페이스들을 제어할 수 있다. 쓰기마스크회로(15)는 다른 쓰기마스크들을 제어할 수 있다. 초기시퀀스회로(17)는 다른 초기시퀀스들을 갖는 메모리들을 제어할 수 있다. 주소발생회로(16)는 다른 주소인터페이스들을 제어할 수 있다. 도 5에 보인 신호들이 메모리제어회로(1)에 접속되는 경우, 메모리제어회로(1)는 동일한 하드웨어를 사용하여 다른 메모리들(2)을 제어할 수 있다.
도 3은 뱅크비지회로(11)의 구체적인 구성을 보여주는 블록도이다. 뱅크사이클시간이 다른 메모리들을 제어하는 뱅크비지회로(11)는, 뱅크비지시간을 가변적으 로 설정가능한 프로그램레지스터(31)와, 뱅크 n(n≥1)에의 접근이 개시될 때 프로그램레지스터에 설정된 값을 설정(set)하고 설정값을 클록사이클마다 카운트 다운하는 뱅크비지카운터(32)를 구비한다. 이런 식으로, 뱅크비지카운터(32)의 카운트값이 논리 0이 되는 경우, 뱅크비지는 해제되며, 따라서 뱅크비지회로(11)는 명령제어회로(12)에 메모리명령을 발행한다. 뱅크비지카운터(32)의 값이 논리 0이 아닌 경우, 그 상태는 뱅크비지이므로, 뱅크비지회로(11)는 메모리명령을 발행하지 않음으로써 뱅크사이클을 제어한다.
읽기데이터입력회로(14)는 접근시간이 다른 메모리들을 제어하기 위해 메모리(2)로부터 출력되는 읽기데이터의 입력타이밍을 가변적으로 설정하기 위한 제1프로그램레지스터(미도시)를 구비하며, 메모리로부터 출력되는 읽기데이터를 제1프로그램레지스터의 설정값에 기초하여 입력받는다. 쓰기데이터출력회로(13)는 메모리에 출력되는 쓰기데이터의 출력타이밍을 가변적으로 설정하기 위한 제2프로그램레지스터(미도시)를 구비하며, 쓰기데이터출력타이밍을 제2프로그램레지스터상의 설정값에 기초하여 조정한다. 그 결과, 대기시간(latency)이 다른 메모리제어가 가능하다.
쓰기마스크회로(15)는 메모리로의 쓰기데이터의 마스크제어에 관련되며, FCRAM 또는 NWRAM이 사용되는 경우 쓰기동작을 마스크하기 위한 가변쓰기신호를 명령회로(12)에 출력하고, DDR-SDRAM이 사용되는 경우 쓰기동작을 마스크하기 위한 데이터마스크신호를 출력한다. 이런 식으로, 메모리는 쓰기마스크동작 중에 제어된다.
명령제어회로(12)는 쓰기마스크회로(15)로부터 가변쓰기신호를 입력받아, DDR-SDRAM이 사용되는 경우 도 4의 타임도에 보여진 신호를 출력하고, FCRAM 또는 NWRAM이 사용되는 경우 도 5의 타임도에 보인 신호를 출력한다. 이런 식으로, 쓰기마스크회로(15)는 DDR-SDRAM이 사용될 때 데이터마스크기능을 이용하여 쓰기데이터를 마스크하고, FCRAM 또는 NWRAM이 사용될 때 가변쓰기기능을 이용하여 쓰기동작을 마스크한다. 이 경우, 핀할당의 대응관계는 도 6에 보인바와 같은 스위칭에 의해 제어된다.
주소발생회로(16)는 주소할당이 다른 메모리장치들을 위한 주소발생에 관련되며, 프로그램레지스터(미도시)를 사용하여 주소발생논리를 절환한다.
초기시퀀스제어회로(17)는 초기시퀀스가 다른 메모리장치들의 제어에 관련되며, 모드레지스터설정, 확장모드레지스터설정, 자동리프레시, 모든 뱅크의 프리차지를 포함한 명령들의 발행시퀀스를 가변적으로 제어하기 위한 그리고 모드레지스터 및 확장모드레지스터의 설정값들을 가변적으로 바꾸기 위한 프로그램레지스터(미도시)를 구비하며, 동일한 회로를 사용하여 초기시퀀스가 다른 메모리들을 제어하고, 모드레지스터설정, 확장모드레지스터설정, 자동리프레시, 모든 뱅크의 프리차지를 포함한 초기시퀀스명령을 명령제어회로(12)에 발행한다.
다른 전원전압을 필요로 하는 메모리장치에 전력이 공급될 때, 도 7에 보인바와 같이 메모리에 공급되는 전원출력레벨을 조정할 수 있는 전원(21)이 배치된다면, 다른 메모리장치(24)가 탑재된 경우에도 전원을 바꾸는 것은 필요하지 않다. 참조번호 22는 기판을 나타내며, 23은 기판 내의 메모리장치용 전원층, 25는 DIMM(Dual Inline Memory Module) 그리고 26은 메모리제어LSI이다.
이런 식으로, 동일한 하드웨어를 사용하지만 1.8V를 요하는 DDR2와 2.5V를 요하는 FCRAM 또는 NWRAM과 같은 전원전압이 다른 메모리들을 탑재하는 것이 가능하다.
다르게는, 메모리전원만이 전원부에서 변경된다면, 메모리 탑재용의 기판을 변경하지 않고서도 전원전압이 다른 메모리장치에 전력을 공급하는 것이 가능하다.
패키지크기 또는 핀할당(배치)이 다른 메모리장치가 탑재되는 경우, DIMM과 같은 기판만이 메모리를 탑재하기 위해 변경되고, 동일한 종류의 마더보드가 메모리탑재용 기판을 연결하기 위해 사용된다.
도 8과 도 9는 핀할당(I/O핀정의)을 보여준다. 도 8은 512Mb×8, 4-BANK, BL4 FCRAM을 보여주고, 도 9는 512Mb×8, 4-BANK, BL4 DDR2를 보여준다.
FCRAM(NWRAM)과 DDR2의 핀조합에서, 행주소입력들은 FCRAM에 대해서는 RDA와 WRA라 하고, DDR2에 대해서는 ACT, MRS 및 REF라 한다. 열주소입력들은 FCRAM에 대해서는 LAL, REF 및 MRS라 하고, DDR2에 대해서는 RDA 및 WTA라 한다.
도 8 및 9에 보인바와 같이, CLK 및 CLK´은 FCRAM 및 DDR2 둘 다에 대해 동일한 하드웨어를 사용하여 실현될 수 있고, DQ핀도 FCRAM 및 DDR2 둘 다에 대해 동일한 하드웨어를 사용하여 실현될 수 있다. CS핀은 행주소입력 중에 FCRAM 및 DDR2 둘 다에 대해 "L"출력을 요구하고 열주소입력 중에는 DDR2에 대해서만 "L"출력을 요구하므로, CS핀은 하드웨어량 및 지연의 관점에서 용이하게 제어될 수 있다.
읽기/쓰기를 위해 WE 및 FN핀들의 극성을 단순히 반전하는 제어가 FCRAM 및 DDR2에서의 행주소입력 및 열주소입력 각각을 위해 사용될 수 있으므로, WE 및 FN핀들은 하드웨어량 및 지연의 면에서 쉽사리 제어될 수 있다. CKE 및 PD핀들에 대해 파워온 시에 "L"을 보장하고 일정 기간 경과 후에 "H"를 보장하는 것이 필요하고, 동일한 하드웨어는 FCRAM 및 DDR2 둘 다에 이 제어를 실현할 수 있다. 동일한 하드웨어는 FCRAM 및 DDR2 둘 다에 대해 BA핀들을 위한 제어를 실현할 수 있다. FCRAM 및 DDR2는 다른 수의 핀들을 AD핀들로서 요구하므로, 도 8 및 9에 보인 핀할당들은 핀들의 수를 줄일 수 있다. DM핀의 존재유무에 관해서는, DM핀은 DDR2에 대한 쓰기마스크기능에 사용되는 반면 FCRAM에 대해서는 사용되지 않는다. FCRAM이 사용되는 경우, A0-1필드와 A13-A14가 전반 및 후반을 위한 개별 쓰기마스크들을 지정하기 위해 사용된다. 전술한 제어에 의하면, 두 종류의 메모리장치들이 작은 량의 하드웨어를 사용하여 지연의 면에서 쉽사리 제어될 수 있다.
종단저항기를 내장한 메모리와 종단저항기를 내장하지 않은 메모리의 탑재에 관해서는, 종단저항기를 내장한 메모리의 경우 종단저항기가 DIMM에 탑재되지 않고, 종단저항기를 내장하지 않은 메모리의 경우 종단저항기가 DIMM에 탑재되어, 기판에 연결된 한 종류의 마더보드만이 메모리 탑재를 위해 사용된다.
이런 식으로 구성된 반도체장치에서, 동일한 하드웨어는 AC사양, 초기시퀀스, 용량, 케이스크기, 핀할당, 전원, 인터페이스 등이 다른 FCRAM 또는 NWRAM과 DDR-DRAM과 같은 다양한 종류의 메모리들을 제어할 수 있다.
전술한 실시예에 따른 프로그램레지스터들 대신, 스위치들이 뱅크비지시간, 쓰기동작에 적용되는 마스크기능, 주소발생논리 등을 절환하는 하드웨어로서 사용 되어도 좋다.
또한, 핀인터페이스가 다른 메모리들을 위한 핀할당은 항상 고정되는 것은 아니다.
이상 설명한 바와 같이, 본 발명에 따르면, 성능과 가격이 다른 메모리들을 동일한 하드웨어를 사용하여 구성하는 것이 가능하므로, 제품의 변화가 증대될 수 있다. 더구나, 다른 종류의 메모리들을 한 제품군에 포함시키는 전용메모리장치들을 개발하는 것이 필요하였지만, 본 발명에 따르면 다른 종류의 메모리들을 동일한 하드웨어에 사용하는 것이 가능하므로, 개발비용의 감소와 부품들의 종류 감소에 의해 부품들의 원가 절감과 같은 효과를 제공한다.

Claims (14)

  1. 메모리; 및
    상기 메모리를 제어하기 위한 메모리제어회로를 포함하며,
    상기 메모리제어회로는,
    다른 뱅크사이클시간들을 제어하는 뱅크비지시간을 가변적으로 설정하기 위한 뱅크비지회로;
    상기 메모리부터 출력되는 읽기데이터를 가변입력타이밍으로 입력받기 위한 읽기데이터입력회로;
    상기 메모리에 쓰기데이터를 가변출력타이밍으로 출력하기 위한 쓰기데이터출력회로;
    상기 뱅크비지회로로부터 출력되는 메모리명령에 기초하여 상기메모리에 명령을 발행하여, 다른 명령인터페이스들을 제어하는 명령제어회로;
    다른 쓰기마스크들을 제어하기 위한 쓰기마스크회로;
    초기시퀀스가 다른 메모리들을 제어하기 위한 초기시퀀스제어회로; 및
    다른 주소인터페이스들을 제어하기 위한 주소발생회로를 구비하고,
    상기 메모리제어회로는 동일한 하드웨어를 사용하여 다른 메모리들을 제어하는 반도체메모리장치.
  2. 제1항에 있어서, 상기 뱅크비지회로는,
    뱅크비지시간을 가변적으로 설정하기 위한 프로그램레지스터; 및
    상기 프로그램레지스터에 설정된 값을 설정한 다음, 뱅크 n에의 접근이 개시될 때 설정값을 각 클럭사이클마다 카운트 다운하는 뱅크비지카운터를 구비하고,
    상기 뱅크비지회로는 상기 뱅크비지카운터의 논리값이 0이 될 때 상기 명령제어회로에 뱅크비지가 해제됨을 표시하는 메모리명령을 제공하여, 뱅크사이클시간이 다른 메모리들을 제어하는 반도체메모리장치.
  3. 제1항에 있어서, 상기 읽기데이터입력회로는 접근시간이 다른 메모리들을 제어하기 위해 상기 메모리로부터 출력되는 읽기데이터의 입력타이밍을 가변적으로 설정하기 위한 제1프로그램레지스터를 구비하며, 제1프로그램레지스터상의 설정값에 기초하여 상기 메모리로부터 출력되는 읽기데이터를 가변입력타이밍으로 입력하고,
    상기 쓰기데이터출력회로는 상기 메모리에 출력되는 쓰기데이터의 출력타이밍을 가변적으로 설정하기 위한 제2프로그램레지스터를 구비하며, 제2프로그램레지스터상의 설정값에 기초하여 쓰기데이터출력타이밍을 조정하는 반도체메모리장치.
  4. 제1항에 있어서, 상기 뱅크비지회로는 스위치를 사용하여 뱅크비지시간을 절환하는 반도체메모리장치.
  5. 제1항에 있어서, 상기 쓰기마스크회로는 상기 메모리에 출력되는 쓰기데이터 에 대한 마스크제어에 관련되며, FCRAM 또는 NWRAM이 사용되는 경우의 가변쓰기기능을 이용한 쓰기동작의 마스킹과 DDR-SDRAM이 사용되는 경우의 데이터마스크기능을 이용한 쓰기동작의 마스킹 사이를 절환하기 위한 프로그램레지스터를 가지는 반도체메모리장치.
  6. 제1항에 있어서, 상기 쓰기마스크회로는 상기 메모리에 출력되는 쓰기데이터에 대한 마스크제어에 관련되며,
    FCRAM 또는 NWRAM이 사용되는 경우의 가변쓰기기능을 이용한 쓰기동작의 마스킹과 DDR-SDRAM이 사용되는 경우의 데이터마스크기능을 이용한 쓰기동작의 마스킹 사이를 절환하기 위한 스위치를 가지는 반도체메모리장치.
  7. 제1항에 있어서, 상기 주소발생회로는 주소할당이 다른 메모리들의 주소발생에 관련되며, 주소발생논리를 절환하기 위한 프로그램레지스터를 구비하는 반도체메모리장치.
  8. 제1항에 있어서, 상기 주소발생회로는 주소할당이 다른 메모리들의 주소발생에 관련되며, 주소발생논리를 절환하기 위한 스위치를 구비하는 반도체메모리장치.
  9. 제1항에 있어서, 상기 초기시퀀스제어회로는 초기시퀀스가 다른 메모리들의 제어에 관련되고, 모드레지스터설정, 확장모드레지스터설정, 자동리프레시, 및 모 든 뱅크프리차지를 포함한 명령들의 발행시퀀스를 가변적으로 변경하기 위한 그리고 모드레지스터 및 확장모드레지스터의 설정값들을 가변적으로 변경하기 위한 프로그램레지스터를 구비하며, 초기시퀀스가 다른 상기 메모리들을 동일한 회로를 사용하여 제어하고, 모드레지스터설정, 확장모드레지스터설정, 자동리프레시, 및 모든 뱅크프리차지를 포함한 초기시퀀스명령을 상기 명령제어회로에 발행하는 반도체메모리장치.
  10. 제1항에 있어서, 상기 초기시퀀스제어회로는 다른 초기시퀀스들을 갖는 메모리들의 제어에 관련되고,
    모드레지스터설정, 확장모드레지스터설정, 자동리프레시, 및 모든 뱅크프리차지를 포함한 명령들의 발행시퀀스를 가변적으로 변경하기 위한 그리고 모드레지스터 및 확장모드레지스터의 설정값들을 가변적으로 변경하기 위한 스위치를 구비하며, 초기시퀀스가 다른 상기 메모리들을 동일한 회로를 사용하여 제어하고, 모드레지스터설정, 확장모드레지스터설정, 자동리프레시, 및 모든 뱅크프리차지를 포함한 초기시퀀스명령을 상기 명령제어회로에 발행하는 반도체메모리장치.
  11. 제1항에 있어서, 상기 메모리에 공급되는 전원출력레벨을 조정할 수 있는 전원을 포함하는 반도체메모리장치.
  12. 제1항 내지 제11항 중 어느 한 항에 따른 반도체메모리장치를 기판에 탑재하 기 위한 실장형 반도체장치에 있어서,
    상기 메모리는 패키지크기 또는 핀할당이 다르며, 메모리를 탑재하기 위한 기판만이 변경되고, 패키지크기 또는 핀할당이 다른 메모리가 탑재되는 경우 한 종류의 마더보드가 메모리를 탑재하는 기판을 연결하는데 사용되는 실장형 반도체장치.
  13. 제12항에 있어서, 메모리를 탑재하는 기판은 DIMM(Dual Inline Memory Module)인 실장형 반도체장치.
  14. 제1항 내지 제11항 중 어느 한 항에 따른 반도체메모리장치를 기판에 탑재하기 위한 실장형 반도체장치에 있어서,
    상기 메모리는 종단저항기가 내장되어 있는지가 다르고, 종단저항기가 내장되어 있는지가 다른 메모리가 탑재되는 경우, 종단저항기를 내장한 메모리에 대해서는 종단저항기가 DIMM상에 탑재되지 않고, 종단저항기를 내장하지 않은 메모리에 대해서는 종단저항기는 DIMM에 부착되며, 한 종류의 마더보드가 메모리를 탑재하는 기판에의 연결을 위해 제공되는 실장형 반도체장치.
KR1020030094544A 2002-12-27 2003-12-22 반도체메모리장치 및 실장형반도체장치 KR100604429B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00382326 2002-12-27
JP2002382326A JP2004213337A (ja) 2002-12-27 2002-12-27 半導体記憶装置及び実装型半導体装置

Publications (2)

Publication Number Publication Date
KR20040060744A KR20040060744A (ko) 2004-07-06
KR100604429B1 true KR100604429B1 (ko) 2006-07-25

Family

ID=32501156

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030094544A KR100604429B1 (ko) 2002-12-27 2003-12-22 반도체메모리장치 및 실장형반도체장치

Country Status (6)

Country Link
US (1) US20040136258A1 (ko)
EP (1) EP1437660A3 (ko)
JP (1) JP2004213337A (ko)
KR (1) KR100604429B1 (ko)
AU (1) AU2003271387A1 (ko)
CA (1) CA2453695A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6728150B2 (en) * 2002-02-11 2004-04-27 Micron Technology, Inc. Method and apparatus for supplementary command bus
US7093156B1 (en) * 2002-05-13 2006-08-15 Virage Logic Corp. Embedded test and repair scheme and interface for compiling a memory assembly with redundancy implementation
JP2006059046A (ja) * 2004-08-19 2006-03-02 Nec Computertechno Ltd メモリの制御方式およびメモリ制御回路
JP2007066026A (ja) * 2005-08-31 2007-03-15 Renesas Technology Corp 半導体装置とその試験方法及び製造方法
KR100843142B1 (ko) * 2006-09-19 2008-07-02 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US8004884B2 (en) * 2009-07-31 2011-08-23 International Business Machines Corporation Iterative write pausing techniques to improve read latency of memory systems
US8719516B2 (en) 2009-10-21 2014-05-06 Micron Technology, Inc. Memory having internal processors and methods of controlling memory access
US8374040B2 (en) 2011-02-25 2013-02-12 International Business Machines Corporation Write bandwidth in a memory characterized by a variable write time
CN103810123B (zh) * 2014-02-18 2017-12-29 龙芯中科技术有限公司 内存控制装置及方法
US20150234726A1 (en) * 2014-02-19 2015-08-20 Brian P. Moran Apparatus, system and method to provide platform support for multiple memory technologies
US9495242B2 (en) 2014-07-30 2016-11-15 International Business Machines Corporation Adaptive error correction in a memory system

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0212541A (ja) * 1988-04-29 1990-01-17 Internatl Business Mach Corp <Ibm> コンピユーテイング・システム及びその動作方法
US5418924A (en) * 1992-08-31 1995-05-23 Hewlett-Packard Company Memory controller with programmable timing
US5721860A (en) * 1994-05-24 1998-02-24 Intel Corporation Memory controller for independently supporting synchronous and asynchronous DRAM memories
US5982655A (en) * 1998-09-29 1999-11-09 Cisco Technology, Inc. Method and apparatus for support of multiple memory types in a single memory socket architecture
US6438670B1 (en) * 1998-10-02 2002-08-20 International Business Machines Corporation Memory controller with programmable delay counter for tuning performance based on timing parameter of controlled memory storage device
JP2000132994A (ja) * 1998-10-28 2000-05-12 Hitachi Ltd 半導体記憶装置
KR100351053B1 (ko) * 2000-05-19 2002-09-05 삼성전자 주식회사 종단저항을 내장하는 메모리 모듈 및 이를 포함하여 다중채널구조를 갖는 메모리 모듈
US6681293B1 (en) * 2000-08-25 2004-01-20 Silicon Graphics, Inc. Method and cache-coherence system allowing purging of mid-level cache entries without purging lower-level cache entries
JP4025002B2 (ja) * 2000-09-12 2007-12-19 株式会社東芝 半導体記憶装置
US6621754B1 (en) * 2002-07-10 2003-09-16 Micro-Star Int'l Co., Ltd. Memory interface control circuit

Also Published As

Publication number Publication date
EP1437660A3 (en) 2006-10-04
EP1437660A2 (en) 2004-07-14
US20040136258A1 (en) 2004-07-15
CA2453695A1 (en) 2004-06-27
AU2003271387A1 (en) 2004-07-15
JP2004213337A (ja) 2004-07-29
KR20040060744A (ko) 2004-07-06

Similar Documents

Publication Publication Date Title
US6338113B1 (en) Memory module system having multiple memory modules
CN112384977B (zh) 用于可配置存储器阵列存储体架构的设备及方法
US5901304A (en) Emulating quasi-synchronous DRAM with asynchronous DRAM
US10553272B2 (en) Method of operating a semiconductor device having CAL latency function
US6526473B1 (en) Memory module system for controlling data input and output by connecting selected memory modules to a data line
US6981100B2 (en) Synchronous DRAM with selectable internal prefetch size
US7221617B2 (en) Backwards-compatible memory module
US6724679B2 (en) Semiconductor memory device allowing high density structure or high performance
KR100711100B1 (ko) 메모리 모듈 및 이를 구비하는 메모리 시스템
KR20040098147A (ko) 듀얼 뱅크 시스템, 이 시스템에 사용을 위한 메모리, 및이 메모리의 온 다이 종단 방법
JP4080892B2 (ja) マルチビットプリフェッチ出力データパス
KR100604429B1 (ko) 반도체메모리장치 및 실장형반도체장치
US8988952B2 (en) Semiconductor device having ODT function
JP3883087B2 (ja) 半導体記憶装置及び半導体メモリ回路
CN111650991B (zh) 用于以时钟发射操作模式的设备和方法
US11449086B2 (en) Power voltage selection circuit
US6888760B2 (en) System and method for multiplexing data and data masking information on a data bus of a memory device
KR100625294B1 (ko) 전원 공급 제어 회로 및 전원 공급 회로의 제어 방법
KR100490657B1 (ko) 메모리 출력능력의 가변제어 장치 및 방법
KR20090004494A (ko) 반도체 메모리 장치
KR100237986B1 (ko) Ras 신호를 어드레스선으로 사용하는 메모리 카드에 의해 수신된 신호를 수정하는 방법
CN117037875A (zh) 输入/输出电路的阻抗控制
KR100543205B1 (ko) 데이터 프리페치 방식을 달리하는 복수 소자를 지원할 수 있는 단일의 컬럼 카운터 회로
KR19990048155A (ko) 저 전원 전압으로 동작하는 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee