KR100602865B1 - 플립 칩 실장체 및 플립 칩 실장 방법 - Google Patents

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Abstract

본 발명은 저렴한 비용으로 반도체 장치의 미세화에 대응할 수 있는 플립 칩 실장체 및 플립 칩 실장 방법을 제공하는 것을 목적으로 한다.
반도체 장치(7)의 일평면에 배열된 복수개의 외부 접속 단자(11)가 땜납(13)을 통하여 실장 기판(1)의 배선 패턴(3)에 전기적으로 접속된 플립 칩 실장체에 있어서, 실장 기판(1)의 배선 패턴(3) 형성면에 외부 접속 단자(11)에 대응하는 개구부(9a)를 구비하는 절연성 재료층(9)이 형성되어 있고, 개구부(9a) 내에 형성된 땜납(13)에 의하여 외부 접속 단자(11)와 배선 패턴(3)이 전기적으로 접속되어 있다.
배선 패턴, 땜납, 접속 단자, 절연성 재료층, 풀립 칩 실장체

Description

플립 칩 실장체 및 플립 칩 실장 방법 {A FLIP CHIP MOUNTING DEVICE AND A FLIP CHIP MOUNTING METHOD}
도 1a 내지 1c는 플립 칩 실장체의 일 실시예를 개략적으로 나타내는 도면으로서, 도 1a는 반도체 장치의 실장 영역의 평면도, 도 1b는 도 1a의 X－X위치에서의 단면도, 도 1c는 도 1b의 절선 원으로 둘러싸인 부분을 확대하여 나타내는 단면도.
도 2a 내지 2f는 플립 칩 실장 방법의 일 실시예를 개략적으로 나타내는 공정 단면도.
도 3a, 3b는 플립 칩 실장체의 다른 실시예에서의 땜납 형성 영역을 개략적으로 나타내는 도면으로서, 도 3a는 평면도, 도 3b는 도 3a의 Y－Y위치에서의 단면도.
　　* 도면의 주요 부분에 대한 부호의 설명 *
　　1　　　 실장 기판
　　3　　　 배선 패턴
　　5　　　 재료 패턴
　　7　　　 반도체 장치
　　9　　　 절연성 재료층
　　9a, 9b, 9c　　 개구부
　　11, 23 외부 접속 단자
　　13, 25 땜납
　　15　　　 포팅재(potting material)
　　17　　　 땜납 인쇄 마스크
　　17a　　 개구부
　　19　　　 스퀴지(squeegee)
　　21　　　 땜납 페이스트
본 발명은 반도체 장치의 일평면에 배열된 복수개의 외부 접속 단자가 땜납에 의하여 실장 기판의 배선 패턴에 전기적으로 접속된 플립 칩 실장체, 및 일평면에 복수개의 외부 접속 단자가 배열된 반도체 장치를 배선 패턴이 형성된 실장 기판상에 탑재하기 위한 플립 칩 실장 방법에 관한 것이다.
예컨대, BGA(Ball Grid Array:볼 그리드 어레이)나 CSP(Chip Size Package:칩 사이즈 패키지), WLCSP(Wafer Level CSP:웨이퍼 레벨 CSP), 베어 칩(Bare Chip) 등 일평면에 복수개의 외부 접속 단자가 배열된 반도체 장치를 실장 기판에 전기적으로 접속시킬 때, 반도체 장치의 외부 접속 단자를 실장 기판상에 직접 접속하는 플립 칩 실장체가 이용되고 있다(예컨대, 일본 특허 공보 제 2833272호 참조). 플 립 칩 실장체는 종래 사용되어 온 와이어 본딩에 비해 배선 길이가 짧고 전기적 특성이 뛰어나 실장 면적을 작게 할 수 있다는 등의 특징을 갖고 있다.
플립 칩 실장체를 실현하기 위한 플립 칩 실장 방법으로서 반도체 장치의 전극 패드상에 언더 볼 야금으로 불리는 토대를 통하여 탑재된 땜납 볼을 이용하는 방법(C4(Controlled Collapse Chip Connection) 공법이라고 함)이 있다. 땜납 볼의 형성 방법은 예컨대, 일본 특허 공개 공보 2002－289637호에 개시되어 있다.
C4 공법에서는 반도체 장치의 외부 접속 단자로서 땜납 볼을 이용하지만, 서로 인접하는 땜납 볼이 접속되는 것을 방지하기 위하여, 반도체 장치의 패드 피치에 제약을 받아 반도체 장치의 미세화를 방해한다는 문제가 있었다.
이에, 본 발명은 반도체 장치의 미세화에 대응할 수 있는 플립 칩 실장체 및 플립 칩 실장 방법을 제공하는 것을 목적으로 하는 것이다.
본 발명의 플립 칩 실장체는 반도체 장치의 일평면에 배열된 복수개의 외부 접속 단자가 땜납에 의하여 실장 기판의 배선 패턴에 전기적으로 접속된 플립 칩 실장체이며, 실장 기판의 배선 패턴 형성면에 적어도 상기 외부 접속 단자에 대응하는 개구부를 구비하는 절연성 재료층이 형성되어 있고 상기 개구부내에 형성된 땜납에 의하여 상기 외부 접속 단자와 상기 배선 패턴이 전기적으로 접속되는 것이다.
본 발명의 플립 칩 실장 방법은 일평면에 복수개의 외부 접속 단자가 배열된 반도체 장치를 배선 패턴이 형성된 실장 기판상에 탑재하기 위한 플립 칩 실장 방법에 있어서, 아래의 공정 (A) 내지 (C)를 포함한다.
(A) 실장 기판의 배선 패턴 형성면에 적어도 상기 외부 접속 단자에 대응하는 개구부를 구비하는 절연성 재료층을 형성하는 공정,
(B) 상기 개구부내에 땜납 페이스트를 충전하는 공정,
(C) 상기 절연성 재료층을 잔존시킨 상태에서 반도체 장치를 상기 배선 패턴의 위치에 맞추어 실장 기판상에 탑재한 후, 리플로우 처리를 실시하여 상기 외부 접속 단자와 상기 배선 패턴을 땜납에 의하여 전기적으로 접속시키는 공정.
본 발명의 플립 칩 실장체 및 플립 칩 실장 방법에 의하면, 반도체 장치가 서로 인접하는 외부 접속 단자 간에 절연성 재료층을 잔존시킬 수 있어 C4 등 종래의 플립 칩 실장 방법에 비하여 패드 피치를 작게 할 수 있으므로, 반도체 장치의 미세화에 대응할 수 있다.
나아가, 절연성 재료층의 두께에 따라 반도체 장치의 외부 접속 단자, 실장 기판의 배선 패턴 간의 땜납의 높이를 제어할 수 있으므로, 종래 기술에 비해 땜납의 높이를 높게 할 수 있다. 땜납의 높이를 높게 함으로써 열팽창이나 외력에 따른 응력을 완화시킬 수 있다.
나아가, 종래 기술과 같이 반도체 장치의 패드상에 땜납 볼을 형성하는 공정이 필요 없기 때문에, 제조 비용의 절감을 도모할 수 있다.
나아가, 절연성 재료층의 개구부에 땜납 페이스트를 충전 시의 땜납 인쇄 마스크의 정밀도, 인쇄 마스크 위치 맞춤의 정밀도를 반도체 장치에 땜납 볼을 탑재 하는 경우에 비해 완화시킬 수 있으므로, 제조 비용의 절감을 도모할 수 있고 프로세스 마진(제품 수율)을 향상시킬 수 있다.
나아가, 콘덴서나 저항 등의 칩 부품과 같은 프로세스에 의해 반도체 장치를 실장할 수 있으므로, 제조 비용을 절감시킬 수 있다.
나아가, 종래 기술에서는 반도체 장치에 땜납 범프를 탑재하기 위하여, 패드 형상은 정방형이나 대략 정방형에 제약되어 있었지만, 본 발명의 플립 칩 실장체 및 플립 칩 실장 방법에서는 반도체 장치에 땜납 범프를 탑재할 필요가 없기 때문에, 패드 형상을 원형이나 직사각형 등 소망의 형상으로 형성할 수 있어 범용성이 향상된다.
본 발명의 플립 칩 실장체에 있어서, 상기 절연성 재료층은 반도체 장치의 상기 일평면과는 간격을 두고 형성되어 있는 것이 바람직하다. 그 결과, 절연성 재료층이 열팽창 시에 반도체 장치의 상기 일평면을 밀어 올리는 것을 방지할 수 있다.
여기서, 상기 절연성 재료층에 대하여 열팽창 계수가 큰 것을 이용하도록 하면, 땜납의 리플로우 처리의 과열시에 절연성 재료층의 팽창에 의하여 절연성 재료층 윗면으로 반도체 장치의 상기 일평면을 밀어 올릴 수 있어 냉각 시에 절연성 재료층의 수축에 의하여 반도체 장치의 상기 일평면과 절연성 재료층 윗면 간에 간격을 용이하게 형성할 수 있다.
나아가, 상기 개구부내에 형성된 땜납은 상기 개구부의 내벽과는 간격을 두고 형성되어 있는 것이 바람직하다. 그 결과, 절연성 재료층이 열팽창되었을 때에 개구부의 내벽이 땜납에 접촉하는 것을 방지할 수 있다.
또, 상기 외부 접속 단자의 평면 형상이 대략 직사각형인 경우, 상기 개구부는 상기 외부 접속 단자의 평면 형상에 대응하여 대략 직사각형으로 형성되어 있는 것이 바람직하다. 그 결과, 평면 형상이 대략 직사각형인 외부 접속 단자를 구비한 반도체 장치의 플립 칩 실장에 대응할 수 있어 반도체 장치의 외부 접속 단자의 형상 및 배치를 변경하지 않아도 외부 접속 단자를 배선 패턴에 전기적으로 접속시킬 수 있다. 이 경우, 개구부내에 복수의 배선 패턴을 배치하도록 하면, 배선 패턴과 땜납 사이에 복수개의 아치형의 접속점을 형성할 수 있어 땜납에 의한 응력 완화의 기능을 향상시킬 수 있다. 다만, 본 발명에서 외부 접속 단자 및 상기 개구부의 평면 형상은 대략 직사각형에 한정되는 것은 아니다.
나아가, 실장 기판에 실장된 반도체 장치는 포팅재에 의하여 덮여 있고 상기 배선 패턴 형성면에 상기 포팅재를 튀기는 재료 패턴이 반도체 장치의 실장 영역을 둘러싸고 형성되어 있으며 상기 재료 패턴상에는 상기 절연성 재료층이 형성되지 않도록 하는 것이 바람직하다. 그 결과, 반도체 장치의 실장 영역을 포팅재로 덮을 때에, 포팅재는 반도체 장치의 실장 영역을 둘러싸고 형성된 재료 패턴에 의하여 튀어 반도체 장치의 실장 영역에서 반도체 장치와 실장 기판의 사이에는 침입되지 않기 때문에, 반도체 장치와 실장 기판 간의 포팅재에 기인하는 문제점, 예컨대 포팅재의 열팽창으로 인한 반도체 장치 패드의 파괴 등을 방지할 수 있다.
실시예
도 1a 내지 1c는 플립 칩 실장체의 일 실시예를 개략적으로 나타내는 도면으 로서, 도 1a는 반도체 장치의 실장 영역의 평면도, 도 1b는 도 1a의 X－X위치에서의 단면도, 도 1c는 도 1b의 절선 원으로 둘러싸인 부분을 확대하여 나타내는 단면도이다. 도 1a에서는 포팅재의 도시는 생략되어 있다.
실장 기판(1)상에 배선 패턴(3) 및 재료 패턴(5)이 형성되어 있다. 배선 패턴(3) 및 재료 패턴(5)은 동일한 재료, 예컨대 동에 의하여 형성되고 표면에는 금이 도금되어 있다. 재료 패턴(5)은 반도체 장치(7)의 실장 영역을 둘러싸고 띠 모양으로 형성되어 있고 배선 패턴(3)과 교차하는 부분에서는 분단되어 배선 패턴(3)과는 절연되어 있다. 배선 패턴(3)의 선 폭은 예컨대 50 ㎛(마이크로 미터)이며, 재료 패턴(5)의 선 폭은 예컨대 100 ㎛이다.
실장 기판(1)의 배선 패턴(3) 및 재료 패턴(5)의 형성면에 절연성 재료층(9)이 형성되어 있다. 절연성 재료층(9)은 레지스터라고도 한다. 다만, 본 발명을 구성하는 절연성 재료층은 레지스터에 한정되는 것은 아니다.
절연성 재료층(9)에는 반도체 장치(7)의 외부 접속 단자(11)에 대응하여 평면 형상이 원형인 개구부(9a)가 형성되어 있다. 개구부(9a)의 형성 위치는 배선 패턴(3)의 단부에도 대응되어 있다.
절연성 재료층(9)에는 재료 패턴(5)의 형성 영역에 대응하는 개구부(9b)도 형성되어 있다. 개구부(9b)는 반도체 장치(7)의 실장 영역을 둘러싼 연속적인 홈 모양으로 형성되어 있고, 배선 패턴(3)의 일부분 위에도 형성되어 있다.
절연성 재료층(9)의 높이는 예컨대 100 ㎛, 개구부(9a)의 구멍 치수는 예컨대 80 ㎛, 개구부(9b)의 폭 치수는 예컨대 100 ㎛이다.
개구부(9a)내에 배선 패턴(3)과 외부 접속 단자(11)를 전기적으로 접속시키기 위한 땜납(13)이 형성되어 있다. 땜납(13)은 개구부(9a)의 내벽과는 간격을 두고 형성되어 있다. 반도체 장치(7)의 외부 접속 단자(11)는 예컨대 무전해 도금에 의하여 형성된 것이고, 평면 치수는 직경이 60 ㎛이다. 다만, 외부 접속 단자(11)는 무전해 도금에 의하여 형성된 돌기 전극에 한정되는 것은 아니고, 예컨대 와이어 본더(wire bonder)를 이용한 금 범프 등 다른 외부 접속 단자이어도 좋다.
또, 땜납(13)은 절연성 재료층(9)보다 높게 형성되어 있고 반도체 장치(7)는 절연성 재료층(9)과는 간격을 두고 배치되어 있다. 반도체 장치(7)의 외부 접속 단자(11) 형성면과 절연성 재료층(9) 윗면의 간격은 예컨대 10 ㎛이다.
실장 기판(1)상에 반도체 장치(7)를 덮는 포팅재(15)가 형성되어 있다. 포팅재(15)는 도전성 재료 패턴(5)상과, 반도체 장치(7)와 절연성 재료층(9) 사이, 및 개구부(9a) 내에는 형성되어 있지 않다. 포팅재(15)로서는 금 도금된 재료 패턴(5)에 대하여 습성(濕性)이 나쁜 것, 예컨대 에폭시계의 R1006(나가세켐텍스 주식회사의 제품)을 들 수 있다. 다만, 포팅재(15)는 이것에 한정되는 것은 아니고, 실리콘계나 아크릴계의 것이라도 좋다.
도 2a 내지 2f는 플립 칩 실장 방법의 일 실시예를 개략적으로 나타내는 공정 단면도이다. 도 1a∼1c 및 도 2a∼2f를 참조하여 이 실시예를 설명한다.
(1) 배선 패턴(3)과 반도체 장치의 실장 영역을 둘러싸는 재료 패턴(도시는 생략, 도 1a∼1c의 부호 5 참조)이 형성되고, 나아가 개구부(9a) 및 개구부(도시는 생략, 도 1a∼1c의 부호 9b 참조)를 구비하는 절연성 재료층(9)이 형성된 실장 기 판(1)을 땜납 페이스트 인쇄기에 배치한다(도 2a 참조).
(2) 절연성 재료층(9)의 개구부(9a)에 대응하는 개구부(17a)가 형성된 땜납 인쇄 마스크(17)를 준비하고, 개구부(9a)와 개구부(17a)의 위치를 맞추어 땜납 인쇄 마스크(17)를 절연성 재료층(9)상에 배치한다. 땜납 인쇄 마스크(17)에는 반도체 장치의 실장 영역을 둘러싸는 재료 패턴상의 개구부(도 1a∼1c의 부호 9b 참조)에 대응하는 개구부는 형성되어 있지 않다(도 2b 참조).
(3) 땜납 인쇄 마스크(17)상에 땜납 페이스트를 재치하고 스퀴지(19)를 이동시켜 땜납 페이스트를 인쇄하여 개구부(9a, 17a)내에 땜납 페이스트(21)를 충전한다(도 2c 참조).
(4) 땜납 인쇄 마스크(17)를 실장 기판(1)으로부터 떼어낸다. 이 때, 땜납 페이스트(21)는 땜납 인쇄 마스크(17)의 두께만큼 절연성 재료층(9)의 윗면으로부터 돌출되어 있다(도 2d 참조).
(5) 땜납 페이스트(21)와 외부 접속 단자(11)의 위치를 맞추어 반도체 장치(7)를 실장 기판(1)에 탑재한다(도 2e 참조).
(6) 반도체 장치(7)를 탑재한 실장 기판(1)을 리플로우 노(爐)에 투입하여 땜납 페이스트(21)의 리플로우를 실시한다. 이 때, 절연성 재료층(9)은 열팽창하므로 절연성 재료층(9)의 윗면은 반도체 장치(7)를 밀어 올리고, 개구부(9a)의 내벽은 땜납 페이스트(21)를 개구부(9a)의 중앙측으로 누른다. 또, 땜납 페이스트(21)는 플럭스(flux) 성분이 증발하여 수축됨으로써 땜납(13)이 형성된다. 리플로우한 후, 온도 저하에 수반하여 절연성 재료층(9)이 수축하고, 반도체 장치(7)와 절연성 재료층(9) 사이, 및 땜납(13)과 개구부(9a) 내벽의 사이에 간격이 형성된다(도 2f 참조).
(7) 반도체 장치(7)의 실장 영역을 포함한 실장 기판(1)상에 포팅재(15)를 형성한다. 이 때, 포팅재(15)는 재료 패턴(5)에 튀기어 반도체 장치(7)와 절연성 재료층(9)의 사이에는 침입되지 않는다. 이 실시예에서는 반도체 장치(7)와 절연성 재료층(9)의 사이에 언더 필 재료는 충전되어 있지 않다(도 1b 참조).
이상의 공정에 의하여 반도체 장치(7)의 실장이 완료된다.
상기한 실시예에 있어서, 절연성 재료층(9)으로서 열팽창 계수가 높은 것, 특히 높이 방향으로 열팽창 계수가 높은 것을 이용하는 것이 바람직하다. 이것에 의하여, 반도체 장치(7)와 절연성 재료층(9)의 간격을 크게 할 수 있어 실장 기판(1)의 휨 응력에 대하여 여유를 갖게 할 수 있다. 나아가, 땜납(13)의 높이를 높게 할 수도 있다. 또, 실제 사용상의 온도는 땜납 페이스트(21)의 리플로우 시와 같은 정도의 온도까지는 상승되지 않기 때문에, 절연성 재료층(9)이 반도체 장치(7)를 밀어 올리는 일은 없다고 생각된다.
나아가, 개구부(9a)내에 형성된 땜납(13)은 개구부(9a)의 내벽과는 간격을 두고 형성되어 있으므로, 절연성 재료층(9)이 열팽창했을 때에 개구부(9a)의 내벽이 땜납(13)에 접촉되는 것을 방지할 수 있다.
또, 절연성 재료층(9)은 경도가 낮고, 탄성이 높은 것이 바람직하다. 이것에 의하여 굽힘 시험 등을 실시할 때에, 반도체 장치(7)와 절연성 재료층(9)이 접촉했을 경우에도, 절연성 재료층(9)이 반도체 장치(7)에 주는 응력을 완화시킬 수 있다. 나아가, 반도체 장치(7) 아래에 언더 필이 충전되어 있는 경우에는, 언더 필에 포함되는 실리카 방울에 응력이 집중하여 반도체 장치(7)의 특성을 변동시키는 경우가 있지만, 경도가 낮고 탄성이 높은 절연성 재료층(9)을 이용함으로써, 언더 필 중의 실리카 방울에 기인하는 응력을 완화시킬 수 있다. 나아가, 절연성 재료층(9)의 패턴이 가늘어져도 쉽게 갈라지지 않도록 할 수 있다.
또, 절연성 재료층(9)은 광투과성이 높은 것이 바람직하다. 이것에 의하여, 절연성 재료층(9)의 막두께를 두껍게 하여도 개구부(9a) 및 개구부(9b)를 정밀도 높게 형성할 수 있다.
상기한 실시예에서는 반도체 장치(7)가 서로 인접하는 외부 접속 단자(11) 간에 절연성 재료층(9)을 존재시킬 수 있다. 이것에 의하여 C4 등의 종래의 플립 칩 실장 방법과 비교하여 반도체 장치의 패드 피치를 작게 할 수 있으므로, 반도체 장치의 미세화에 대응할 수 있다.
나아가, 절연성 재료층(9)의 두께에 따라 땜납(13)의 높이를 제어할 수 있으므로, 종래 기술에 비하여 땜납(13)의 높이를 높게 할 수 있다. 땜납(13)의 높이를 높게 함으로써, 열팽창이나 외력에 의한 응력을 완화시킬 수 있다.
나아가, 종래 기술과 같이 반도체 장치의 패드상에 땜납 볼을 형성하는 공정은 필요 없기 때문에, 제조 비용의 절감을 도모할 수 있다.
나아가, 절연성 재료층(9)의 개구부(9a)에 땜납 페이스트(21)를 충전할 때의 땜납 인쇄 마스크(17)의 정밀도, 인쇄 마스크(17)의 위치 맞춤 정밀도를 반도체 장치에 땜납 볼을 탑재하는 경우에 비하여 완화시킬 수 있으므로, 제조 비용의 절감을 도모할 수 있고 프로세스 마진을 향상시킬 수 있다.
나아가, 콘덴서나 저항 등의 칩 부품과 같은 프로세스에 의해 반도체 장치(7)를 실장할 수 있으므로, 제조 비용을 절감시킬 수 있다.
나아가, 실장 기판(1)과 반도체 장치(7)의 사이에는 포팅재(15)가 침입되지 않기 때문에, 실장 기판(1)과 반도체 장치(7) 간의 포팅재로 인한 문제점, 예컨대 포팅재의 열팽창으로 인한 반도체 장치(7) 패드의 파괴 등을 방지할 수 있다.
또, 실장 기판(1)과 반도체 장치(7)의 사이에 언더 필을 충전하는 경우, 언더 필은 실리콘 수지 등 유연하고 탄성이 있는 재료가 바람직하다.
또, 실장 기판(1)의 재료는 유연하고 탄성이 있는 재료가 바람직하다. 이것에 의하여 충격으로 인한 반도체 장치(7) 패드의 파괴 등을 방지할 수 있다. 실장 기판(1)의 구성예로서 예컨대, 유리 에폭시 다층 재료(기판 코어재), 빌드업용 재료(패턴 접착재), 절연성 재료층(기판 표면 절연재)을 들 수 있다.
상기한 실시예에서는 절연성 재료층(9)의 개구부(9a)의 평면 형상은 반도체 장치(7)의 외부 접속 단자(11)의 형상에 맞추어 원형으로 형성되어 있지만, 본 발명은 이것에 한정되는 것은 아니고, 개구부(9a)의 평면 형상은 예컨대, 대략 정방형이나 대략 직사각형, 타원형 등 임의의 형상으로 변경할 수 있다. 이것에 의하여, 반도체 장치의 외부 접속 단자의 형상에 맞추어 절연성 재료층의 개구부 및 땜납의 형상을 변경할 수 있어 범용성이 향상된다.
또, 상기한 실시예에서는 외부 접속 단자(9)별로 개구부(9a)를 마련하고 있지만, 본 발명은 이것에 한정되는 것은 아니고, 절연성 재료층의 개구부는 복수개의 상기 외부 접속 단자의 배치 위치에 대응하여 연통적으로 형성되어 있어도 좋다.
도 3a, 3b는 플립 칩 실장체의 다른 실시예에서의 땜납 형성 영역을 개략적으로 나타내는 도면으로서, 도 3a는 평면도, 도 3b는 도 3a의 Y－Y위치에서의 단면도를 나타낸다. 도 1a∼1c와 같은 기능을 수행하는 부분에는 동일 부호를 부여한다.
반도체 장치(7)에 평면 형상이 대략 직사각형인 외부 접속 단자(23)가 형성되어 있다. 실장 기판(1)상에 외부 접속 단자(23)에 대응하여 배선 패턴(3, 3)이 형성되어 있다. 실장 기판(1)의 배선 패턴(3) 형성면에 절연성 재료층(9)이 형성되어 있다. 절연성 재료층(9)에는 반도체 장치(7)의 외부 접속 단자(23)에 대응하여 평면 형상이 대략 직사각형인 개구부(9c)가 형성되어 있다. 개구부(9c)의 형성 위치는 배선 패턴(3, 3)의 단부에도 대응되어 있다.
개구부(9c)내에 배선 패턴(3, 3)과 외부 접속 단자(23)를 전기적으로 접속시키기 위한 땜납(25)이 형성되어 있다. 땜납(25)은 배선 패턴(3, 3) 및 외부 접속 단자(23)와 공통으로 형성되어 있다. 또, 땜납(25)은 개구부(9c)의 내벽과는 간격을 두고 형성되어 있다. 또한, 땜납(25)은 절연성 재료층(9)보다 높게 형성되어 있고, 반도체 장치(7)는 절연성 재료층(9)과는 간격을 두고 배치되어 있다.
이와 같이, 평면 형상이 대략 직사각형인 외부 접속 단자(23) 및 2개의 배선 패턴(3, 3)에 대응하여 절연성 재료층(9)에 평면 형상이 대략 직사각형인 개구부(9c)를 형성함으로써 외부 접속 단자(23)의 평면 형상이 대략 직사각형인 경우에도, 외부 접속 단자(23)의 형상 및 배치를 변경하지 않고도 외부 접속 단자(23)를 2개의 배선 패턴(3, 3)에 전기적으로 접속시킬 수 있다.
나아가, 개구부(9c)내에 2개의 배선 패턴(3, 3)을 배치함으로써, 배선 패턴(3, 3)과 땜납(25)의 사이에 아치형의 접속점을 형성할 수 있고(도 3b 참조), 땜납(25)에 의한 응력 완화의 기능을 향상시킬 수 있다.
이 실시예에서는 외부 접속 단자(23)에 대한 배선 패턴으로서 2개의 배선 패턴(3, 3)을 이용하고 있지만, 본 발명은 이것에 한정되는 것은 아니고, 외부 접속 단자에 대한 배선 패턴은 1개이어도 좋고, 3개 이상이어도 좋다. 외부 접속 단자에 대응하여 3개 이상의 배선 패턴을 배치한 경우에는, 도 3b에 나타낸 실시예와 마찬가지로, 배선 패턴과 땜납의 사이에 아치형의 접속점을 형성할 수 있다. 또, 접속 구멍내에 배치되는 배선 패턴은 막대 모양의 것에 한정되는 것은 아니고, 예컨대 평판 모양이나 띠 모양 등 다른 형상이어도 좋다.
또, 이 실시예에서는 평면 형상이 대략 직사각형인 외부 접속 단자(23)에 대응하여 평면 형상이 대략 직사각형인 개구부(9c)를 마련하고 있지만, 본 발명은 이것에 한정되는 것은 아니고, 평면 형상이 대략 직사각형인 외부 접속 단자에 대한 개구부의 평면 형상은 대략 정방형이나 타원형 등 다른 형상이어도 좋다.
또, 반도체 장치의 외부 접속 단자의 평면 형상은 원형이나 대략 직사각형에 한정되는 것은 아니고, 예컨대 대략 정방형이나 타원형, 다각형 등 다른 형상이어도 좋다. 그 경우, 절연성 재료층의 개구부의 평면 형상을 외부 접속 단자의 형상에 맞추어 형성할 수 있다.
이상, 본 발명의 실시예를 설명했지만, 본 발명은 이들에 한정되는 것은 아니고, 특허 청구 범위에 기재된 본 발명의 범위내에서 여러 가지로 변경이 가능하다.
청구항 1에 기재의 플립 칩 실장체에서는 실장 기판의 배선 패턴 형성면에 적어도 외부 접속 단자에 대응하는 개구부를 구비하는 절연성 재료층이 형성되어 있고 개구부내에 형성된 땜납에 의하여 외부 접속 단자와 배선 패턴이 전기적으로 접속되어 있도록 하고,
청구항 6에 기재된 플립 칩 실장 방법에서는 실장 기판의 배선 패턴 형성면에 적어도 외부 접속 단자에 대응하는 개구부를 구비하는 절연성 재료층을 형성하는 공정(A), 개구부내에 땜납 페이스트를 충전하는 공정(B), 절연성 재료층을 잔존시킨 상태에서 반도체 장치를 배선 패턴에 대하여 위치 맞춤하여 실장 기판상에 탑재한 후, 리플로우 처리를 수행하여 외부 접속 단자와 배선 패턴을 땜납에 의하여 전기적으로 접속하는 공정(C)을 포함하도록 했으므로, 반도체 장치가 서로 인접하는 외부 접속 단자의 사이에 절연성 재료층을 존재시킬 수 있어 반도체 장치의 미세화에 대응할 수 있다.
나아가, 종래 기술에 비해 땜납의 높이를 높게 할 수 있어 열팽창이나 외력에 의한 응력을 완화시킬 수 있다.
나아가, 종래 기술과 같이 반도체 장치의 패드상에 땜납 볼을 형성하는 공정은 필요없기 때문에, 제조 비용의 절감을 도모할 수 있다. 나아가, 절연성 재료층의 개구부에 땜납 페이스트를 충전할 때의 땜납 인쇄 마스크의 정밀도, 인쇄 마스크 위치 맞춤 정밀도를 반도체 장치에 땜납 볼을 실장하는 경우에 비해 완화시킬 수 있으므로, 제조 비용의 절감을 도모할 수 있고 프로세스 마진(제품 수율)을 향상시킬 수 있다.
나아가, 콘덴서나 저항 등의 칩 부품과 같은 프로세스로 반도체 장치를 실장할 수 있으므로, 제조 비용을 절감시킬 수 있다.
나아가, 반도체 장치에 땜납 범프를 실장할 필요는 없기 때문에, 패드 형상을 원형이나 직사각형 등 소망의 형상으로 형성할 수 있어 범용성이 향상된다.
청구항 2에 기재의 플립 칩 실장체에서는 절연성 재료층은 반도체 장치의 일평면과는 간격을 두고 형성되어 있도록 했으므로, 절연성 재료층이 열팽창했을 때에 반도체 장치의 일평면을 밀어 올리는 것을 방지할 수 있다.
청구항 3에 기재의 플립 칩 실장체에서는 개구부내에 형성된 땜납은 개구부의 내벽과는 간격을 두고 형성되어 있도록 했으므로, 절연성 재료층이 열팽창했을 때에 개구부의 내벽이 땜납에 접촉하는 것을 방지할 수 있다.
청구항 4에 기재의 플립 칩 실장체에서는 외부 접속 단자는 평면 형상이 대략 직사각형으로 형성되어 있고 개구부는 상기 외부 접속 단자의 평면 형상에 대응하여 대략 직사각형으로 형성되어 있도록 했으므로, 평면 형상이 대략 직사각형인 외부 접속 단자를 구비한 반도체 장치의 플립 칩 실장에 대응할 수 있어 반도체 장치의 외부 접속 단자의 형상 및 배치를 변경하지 않아도 외부 접속 단자를 배선 패턴에 전기적으로 접속시킬 수 있다.
청구항 5에 기재의 플립 칩 실장체에서는 실장 기판에 실장된 반도체 장치는 포팅재에 의하여 덮여 있고, 배선 패턴 형성면에 포팅재를 튀기는 재료 패턴이 반도체 장치의 실장 영역을 둘러싸고 형성되어 있으며, 재료 패턴상에는 절연성 재료층은 형성되어 있지 않도록 했으므로, 반도체 장치의 실장 영역을 포팅재로 덮을 때에, 포팅재는 반도체 장치의 실장 영역을 둘러싸고 형성된 재료 패턴에 의하여 튀므로 반도체 장치의 실장 영역에서 반도체 장치와 실장 기판의 사이에는 침입되지 않기 때문에, 반도체 장치, 실장 기판간의 포팅재에 기인하는 문제점을 방지할 수 있다.

Claims (6)

  1. 반도체 장치의 일평면에 배열된 복수개의 외부 접속 단자가 땜납에 의하여 실장 기판의 배선 패턴에 전기적으로 접속된 플립 칩 실장체에 있어서,
    상기 실장 기판의 배선 패턴 형성면에 적어도 상기 외부 접속 단자에 대응하는 개구부를 구비하는 절연성 재료층이 형성되어 있고, 상기 개구부내에 형성된 땜납에 의하여 상기 외부 접속 단자와 상기 배선 패턴이 전기적으로 접속되어 있는 것을 특징으로 하는 플립 칩 실장체.
  2. 제1항에 있어서,
    상기 절연성 재료층은 상기 반도체 장치의 상기 일평면과는 간격을 두고 형성되어 있는 것을 특징으로 하는 플립 칩 실장체.
  3. 제1항에 있어서,
    상기 개구부내에 형성된 땜납은 상기 개구부의 내벽과는 간격을 두고 형성되어 있는 것을 특징으로 하는 플립 칩 실장체.
  4. 제1항에 있어서,
    상기 개구부의 평면 형상은 상기 외부 접속 단자의 평면 형상에 대응하여 형성되는 것을 특징으로 하는 플립 칩 실장체.
  5. 제1항에 있어서,
    상기 실장 기판에 실장된 상기 반도체 장치는 포팅(potting)재에 의하여 덮여 있고, 상기 배선 패턴 형성면에 상기 포팅재를 튀겨 내는 재료 패턴이 상기 반도체 장치의 실장 영역을 둘러싸고 형성되어 있으며, 상기 재료 패턴상에는 상기 절연성 재료층이 형성되어 있지 않는 것을 특징으로 하는 플립 칩 실장체.
  6. 일평면에 복수개의 외부 접속 단자가 배열된 반도체 장치를 배선 패턴이 형성된 실장 기판상에 탑재하기 위한 플립 칩 실장 방법에 있어서,
    상기 실장 기판의 배선 패턴 형성면에 적어도 상기 외부 접속 단자에 대응하는 개구부를 구비하는 절연성 재료층을 형성하는 공정과,
    상기 개구부내에 땜납 페이스트를 충전하는 공정, 및
    상기 절연성 재료층을 잔존시킨 상태에서 상기 반도체 장치를 상기 배선 패턴에 대하여 위치를 맞추어 상기 실장 기판상에 탑재한 후, 리플로우 처리를 실시하여 상기 외부 접속 단자와 상기 배선 패턴을 땜납에 의하여 전기적으로 접속시키는 공정을 포함하는 것을 특징으로 하는 플립 칩 실장 방법.
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