KR100599949B1 - Method for forming thin film resistor of semiconductor device - Google Patents

Method for forming thin film resistor of semiconductor device Download PDF

Info

Publication number
KR100599949B1
KR100599949B1 KR1020040117193A KR20040117193A KR100599949B1 KR 100599949 B1 KR100599949 B1 KR 100599949B1 KR 1020040117193 A KR1020040117193 A KR 1020040117193A KR 20040117193 A KR20040117193 A KR 20040117193A KR 100599949 B1 KR100599949 B1 KR 100599949B1
Authority
KR
South Korea
Prior art keywords
forming
layer
pattern
thin film
semiconductor device
Prior art date
Application number
KR1020040117193A
Other languages
Korean (ko)
Other versions
KR20060077677A (en
Inventor
윤준호
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040117193A priority Critical patent/KR100599949B1/en
Publication of KR20060077677A publication Critical patent/KR20060077677A/en
Application granted granted Critical
Publication of KR100599949B1 publication Critical patent/KR100599949B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 선택적 LPD 방법을 이용하여 레지스터 영역을 정의하고 상기 레지스터 영역에 박막 레지스터를 형성함으로써 불투명한 TaN층을 레지스터 물질층으로 사용하는 경우에도 별도의 정렬키 포토 및 식각 공정을 생략할 수 있다. 본 발명에 따른 반도체 소자의 박막 레지스터 제조 방법은 반도체 기판 상부에 하부 금속 배선을 포함하는 절연막을 형성하는 단계와, 전체 표면 상부에 확산 방지막 및 층간 산화막을 순차적으로 형성하는 단계와, 상기 층간 산화막 상부에 레지스터 예정 영역을 도포하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 산화막 형성 마스크로 선택적 LPD 공정을 수행하여 상기 노출된 층간 산화막 표면에 실리콘 산화막 패턴을 형성하는 단계와, 상기 감광막 패턴을 제거하여 상기 실리콘 산화막 패턴에 의해 정의되는 레지스터 영역을 형성하는 단계와, 전체 표면 상부에 레지스터 물질층 및 식각 정지층을 형성하는 단계와, 상기 실리콘 산화막 패턴이 노출될 때까지 상기 식각 정지층 및 레지스터 물질층을 평탄화 식각하여 상기 레지스터 영역에 레지스터 패턴을 형성하는 단계와, 전체 표면 상부에 층간 절연막을 형성하는 단계 및 상기 하부 금속 배선 및 레지스터 패턴에 각각 접속되는 비아 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.According to the present invention, a separate alignment key photo and etching process may be omitted even when an opaque TaN layer is used as a resist material layer by defining a register region using a selective LPD method and forming a thin film resistor in the register region. A method of manufacturing a thin film resistor of a semiconductor device according to the present invention includes the steps of forming an insulating film including a lower metal wiring on a semiconductor substrate, sequentially forming a diffusion barrier and an interlayer oxide film over the entire surface, and the upper interlayer oxide film Forming a photoresist pattern on the surface of the exposed interlayer oxide layer by forming a photoresist pattern on the surface of the exposed interlayer oxide layer by forming a photoresist pattern for coating a predetermined region on the resist; Forming a resist region defined by the silicon oxide pattern, forming a resist material layer and an etch stop layer over the entire surface, and forming the resist stop layer and the resist material until the silicon oxide pattern is exposed. Planar etching of the layer to the register region Forming a resistor pattern, forming an interlayer insulating film over the entire surface, and forming a via plug connected to the lower metal wiring and the resistor pattern, respectively.

Description

반도체 소자의 박막 레지스터 제조 방법{METHOD FOR FORMING THIN FILM RESISTOR OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING THIN FILM RESISTOR OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 박막 레지스터 제조 방법을 도시한 단면도들.1A to 1D are cross-sectional views illustrating a method of manufacturing a thin film resistor of a semiconductor device according to the prior art.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 박막 레지스터 제조 방법을 도시한 단면도들.2A to 2F are cross-sectional views illustrating a method of manufacturing a thin film resistor of a semiconductor device according to the present invention.

본 발명은 반도체 소자의 박막 레지스터 제조 방법에 관한 것으로, 선택적 LPD 방법을 이용하여 레지스터 영역을 정의하고 상기 레지스터 영역에 박막 레지스터를 형성함으로써 불투명한 TaN층을 레지스터 물질층으로 사용하는 경우에도 별도의 정렬키 포토 및 식각 공정을 생략할 수 있어 공정이 단순화되며 TaN층의 식각 공정을 생략할 수 있어 식각시 발생하는 폴리머를 방지할 수 있는 반도체 소자의 박막 레지스터 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a thin film resistor of a semiconductor device, by using a selective LPD method to define a resistor area and forming a thin film resistor in the resistor area, even when using an opaque TaN layer as a resistor material layer The present invention relates to a method of manufacturing a thin film resistor of a semiconductor device capable of eliminating a key photo and an etching process, thereby simplifying a process, and eliminating an etching process of a TaN layer, thereby preventing a polymer generated during etching.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 박막 레지스터 제조 방법을 도시한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a thin film resistor of a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(미도시) 상부에 절연막(10)을 형성한 후 절연막(10)을 식각 및 매립하여 소정의 하부 금속 배선(20)을 형성한다. 다음에는, 전체 표면 상부에 확산 방지막(30) 및 층간 산화막(40)을 순차적으로 형성한다. 그 다음에, 층간 산화막을 식각하여 정렬키(50)를 형성한다. 정렬키(50)는 TaN 레지스터 물질층이 불투명하므로 후속 공정에서 정렬이 어렵다는 점을 극복하기 위하여 형성하는 것이다.Referring to FIG. 1A, after forming an insulating film 10 on a semiconductor substrate (not shown), a predetermined lower metal wire 20 is formed by etching and embedding the insulating film 10. Next, the diffusion barrier 30 and the interlayer oxide film 40 are sequentially formed on the entire surface. Next, the interlayer oxide film is etched to form the alignment key 50. The alignment key 50 is formed to overcome the difficulty of alignment in the subsequent process since the TaN resistor material layer is opaque.

도 1b 및 도 1c를 참조하면, 전체 표면 상부에 레지스터 물질층(60) 및 식각 정지층(17)을 형성한 후 패터닝하여 레지스터 영역에 레지스터 물질층 패턴(60a) 및 식각 정지층 패턴(70a)의 적층 구조로 이루어진 레지스터 패턴을 형성한다.1B and 1C, after the resist material layer 60 and the etch stop layer 17 are formed over the entire surface, the resist material layer pattern 60a and the etch stop layer pattern 70a are formed on the register region. A resist pattern made of a laminated structure is formed.

도 1d를 참조하면, 전체 표면 상부에 층간 절연막(70)을 형성한 후 비아 식각하여 비아 플러그(80)를 형성한다.Referring to FIG. 1D, after the interlayer insulating layer 70 is formed over the entire surface, via etching is performed to form the via plug 80.

상기 종래 기술에 따른 반도체 소자의 박막 레지스터 제조 방법은 레지스터 물질층을 불투명한 TaN층으로 형성하므로 정렬키가 보이지 않아 추가적인 정렬키 포토/식각 공정을 수행하여야 하므로 공정이 복잡해지고 생산 단가가 증가된다는 문제가 있으며, 정렬키 식각시 하부 금속층이 노출되고 폴리머가 발생한다는 문제점이 있다. 또한, TaN식각시 발생한 폴리머는 제거가 어려워 소자의 특성이 열화된다는 문제점이 있다.The method of manufacturing a thin film resistor of a semiconductor device according to the prior art forms a resist material layer as an opaque TaN layer, so that an alignment key is not visible and an additional alignment key photo / etching process is required, thereby increasing the complexity and cost of production. There is a problem that the lower metal layer is exposed and the polymer is generated when the alignment key is etched. In addition, the polymer generated during TaN etching is difficult to remove the problem that the characteristics of the device is deteriorated.

상기 문제점을 해결하기 위하여, 선택적 LPD 방법을 이용하여 레지스터 영역을 정의하고 상기 레지스터 영역에 박막 레지스터를 형성함으로써 불투명한 TaN층 을 레지스터 물질층으로 사용하는 경우에도 별도의 정렬키 포토 및 식각 공정을 생략할 수 있어 공정이 단순화되며 TaN층의 식각 공정을 생략할 수 있어 식각시 발생하는 폴리머를 방지할 수 있는 반도체 소자의 박막 레지스터 제조 방법을 제공하는 것을 그 목적으로 한다.In order to solve the above problem, a separate alignment key photo and etching process are omitted even when an opaque TaN layer is used as a resist material layer by defining a register region using a selective LPD method and forming a thin film resistor in the register region. The purpose of the present invention is to provide a method for manufacturing a thin film resistor of a semiconductor device capable of simplifying the process and eliminating the etching process of the TaN layer, thereby preventing the polymer generated during etching.

본 발명에 따른 반도체 소자의 박막 레지스터 제조 방법은 반도체 기판 상부에 하부 금속 배선을 포함하는 절연막을 형성하는 단계와, 전체 표면 상부에 확산 방지막 및 층간 산화막을 순차적으로 형성하는 단계와, 상기 층간 산화막 상부에 레지스터 예정 영역을 도포하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 산화막 형성 마스크로 선택적 LPD 공정을 수행하여 상기 노출된 층간 산화막 표면에 실리콘 산화막 패턴을 형성하는 단계와, 상기 감광막 패턴을 제거하여 상기 실리콘 산화막 패턴에 의해 정의되는 레지스터 영역을 형성하는 단계와, 전체 표면 상부에 레지스터 물질층 및 식각 정지층을 형성하는 단계와, 상기 실리콘 산화막 패턴이 노출될 때까지 상기 식각 정지층 및 레지스터 물질층을 평탄화 식각하여 상기 레지스터 영역에 레지스터 패턴을 형성하는 단계와, 전체 표면 상부에 층간 절연막을 형성하는 단계 및 상기 하부 금속 배선 및 레지스터 패턴에 각각 접속되는 비아 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a thin film resistor of a semiconductor device according to the present invention includes the steps of forming an insulating film including a lower metal wiring on a semiconductor substrate, sequentially forming a diffusion barrier and an interlayer oxide film over the entire surface, and the upper interlayer oxide film Forming a photoresist pattern on the surface of the exposed interlayer oxide layer by forming a photoresist pattern on the surface of the exposed interlayer oxide layer by forming a photoresist pattern for coating a predetermined region on the resist; Forming a resist region defined by the silicon oxide pattern, forming a resist material layer and an etch stop layer over the entire surface, and forming the resist stop layer and the resist material until the silicon oxide pattern is exposed. Planar etching of the layer to the register region Forming a resistor pattern, forming an interlayer insulating film over the entire surface, and forming a via plug connected to the lower metal wiring and the resistor pattern, respectively.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 박막 레지스터 제조 방법 을 도시한 단면도들이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a thin film resistor of a semiconductor device according to the present invention.

도 2a를 참조하면, 반도체 기판(미도시) 상부에 절연막(100)을 형성한 후 절연막(100)을 식각 및 매립하여 소정의 하부 금속 배선(110)을 형성한다. 다음에는, 전체 표면 상부에 확산 방지막(120) 및 층간 산화막(130)을 순차적으로 형성한다. 여기서, 층간 산화막(130)은 PECVD 방법을 이용하여 3000 내지 4000Å의 TEOS층으로 형성하는 것이 바람직하다.Referring to FIG. 2A, after forming an insulating film 100 on a semiconductor substrate (not shown), a predetermined lower metal wiring 110 is formed by etching and embedding the insulating film 100. Next, the diffusion barrier 120 and the interlayer oxide film 130 are sequentially formed on the entire surface. Here, the interlayer oxide film 130 is preferably formed of a TEOS layer of 3000 to 4000 GPa using a PECVD method.

도 2b를 참조하면, 층간 산화막(130) 상부에 레지스터 예정 영역을 도포하는 감광막 패턴(140)을 형성한다.Referring to FIG. 2B, a photosensitive film pattern 140 is formed on the interlayer oxide film 130 to apply a resist predetermined region.

도 2c를 참조하면, 감광막 패턴(140)을 산화막 형성 마스크로 선택적 LPD(Liquid Phase Deposition) 공정을 수행하여 상기 노출된 층간 산화막(130)의 표면에 실리콘 산화막 패턴(150)을 형성한다. 여기서, 상기 선택적 LPD 공정은 상온의 과포화된 H2SiF6에 H3BO3를 첨가한 수용액에 상기 반도체 기판을 침적시켜 상기 노출된 층간 산화막(130) 상부에 실리콘 산화막을 선택적으로 형성시키는 공정이다. 실리콘 산화막 패턴(150)은 1500 내지 2000Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 2C, a silicon oxide layer pattern 150 is formed on a surface of the exposed interlayer oxide layer 130 by performing a selective liquid phase deposition (LPD) process using the photoresist layer pattern 140 as an oxide layer forming mask. In this case, the selective LPD process is a process of selectively forming a silicon oxide film on the exposed interlayer oxide film 130 by depositing the semiconductor substrate in an aqueous solution of H 3 BO 3 added to supersaturated H 2 SiF 6 at room temperature. . The silicon oxide film pattern 150 is preferably formed to a thickness of 1500 to 2000 kPa.

도 2d를 참조하면, 감광막 패턴(140)을 제거하여 실리콘 산화막 패턴(150)에 의해 정의되는 레지스터 영역을 형성한다. 다음에는, 전체 표면 상부에 레지스터 물질층(160) 및 식각 정지층(170)을 형성한다. 여기서, 레지스터 물질층(160)은 500 내지 1000Å 두께의 TaN층으로 형성하고 식각 정지층(170)은 500 내지 1000Å 두께의 질화막으로 형성하는 것이 바람직하다.Referring to FIG. 2D, the photoresist pattern 140 is removed to form a register region defined by the silicon oxide pattern 150. Next, a resist material layer 160 and an etch stop layer 170 are formed over the entire surface. Here, it is preferable that the resist material layer 160 is formed of a TaN layer having a thickness of 500 to 1000 GPa and the etch stop layer 170 is formed of a nitride film having a thickness of 500 to 1000 GPa.

도 2e를 참조하면, 실리콘 산화막 패턴(150)이 노출될 때까지 식각 정지층(170) 및 레지스터 물질층(160)을 평탄화 식각하여 상기 레지스터 영역에 레지스터 물질층 패턴(160a) 및 식각 정지층 패턴(170a)의 적층 구조로 이루어진 레지스터 패턴을 형성한다.Referring to FIG. 2E, the etch stop layer 170 and the resist material layer 160 are planarized and etched until the silicon oxide layer pattern 150 is exposed, so that the resist material layer pattern 160a and the etch stop layer pattern are disposed in the register region. A resist pattern formed of a stacked structure of 170a is formed.

도 2f를 참조하면, 전체 표면 상부에 층간 절연막(180)을 형성한다. 여기서, 층간 절연막(180)은 PECVD 방법을 이용하여 3000 내지 4000Å 두께의 TEOS층으로 형성하는 것이 바람직하다. 다음에는, 층간 절연막(180), 실리콘 산화막 패턴(150) 및 층간 산화막(130)을 식각하여 확산 방지막(120)및 식각 정지층 패턴(170a)을 노출시키는 비아홀을 형성한다. 여기서, 층간 절연막(180), 실리콘 산화막 패턴(150) 및 층간 산화막(130)의 식각 공정은 CF8 또는 C5F8 가스에 CH2F 2를 첨가하여 폴리머가 발생하도록 수행하는 것이 바람직하다. 구체적으로는. 20 내지 40℃의 바텀 온도, 30 내지 50mT의 압력하에서 1800 내지 2000w의 소스 파워, 1500 내지 1700w의 바이어스 파워를 인가하고 가스의 유량을 15 내지 25sccm의 C5F8 가스, 2 내지 3sccm의 CH2F2, 10 내지 20sccm의 O2 및 400 내지 600 sccm의 Ar로 설정하여 수행하는 것이 바람직하다.Referring to FIG. 2F, an interlayer insulating layer 180 is formed on the entire surface. Herein, the interlayer insulating layer 180 is preferably formed of a TEOS layer having a thickness of 3000 to 4000 GPa using a PECVD method. Next, a via hole exposing the diffusion barrier layer 120 and the etch stop layer pattern 170a is formed by etching the interlayer insulating layer 180, the silicon oxide layer pattern 150, and the interlayer oxide layer 130. Here, the etching process of the interlayer insulating layer 180, the silicon oxide layer pattern 150, and the interlayer oxide layer 130 is preferably performed by adding CH 2 F 2 to CF 8 or C 5 F 8 gas to generate a polymer. Specifically. A bottom temperature of 20 to 40 ° C., a source power of 1800 to 2000 watts, a bias power of 1500 to 1700 watts under a pressure of 30 to 50 mT, and a gas flow rate of 15 to 25 sccm of C 5 F 8 gas, 2 to 3 sccm of CH 2 It is preferably performed by setting F 2 , O 2 of 10-20 sccm and Ar of 400-600 sccm.

다음에는, 상기 비아홀을 통하여 노출된 확산 방지막(120) 및 식각 정지층(170a)을 식각하여 하부 금속 배선(110) 및 상기 레지스터 물질층 패턴(160a)을 노출시킨다. 여기서, 노출된 확산 방지막(120) 및 식각 정지층(170a)의 식각 공정은 CHF3, CF4, O2 및 Ar 혼합 가스를 이용하여 수행하는 것이 바람직하며, 구체적으로는, 50 내지 70mT의 압력하에서 800 내지 1200w의 소스 파워, 200 내지 300w의 바이어스 파워를 인가하고 가스의 유량을 10 내지 20sccm의 CHF3 가스, 50 내지 80sccm의 CH4, 10 내지 20sccm의 O2 및 400 내지 600 sccm의 Ar로 설정하여 수행하는 것이 바람직하다.Next, the diffusion barrier layer 120 and the etch stop layer 170a exposed through the via hole are etched to expose the lower metal line 110 and the resistor material layer pattern 160a. The etching process of the exposed diffusion barrier layer 120 and the etch stop layer 170a may be performed using a mixture of CHF 3 , CF 4 , O 2, and Ar, and specifically, a pressure of 50 to 70 mT. Under a source power of 800 to 1200 watts, a bias power of 200 to 300 watts and flow rate of the gas to 10 to 20 sccm CHF 3 gas, 50 to 80 sccm CH 4 , 10 to 20 sccm O 2 and 400 to 600 sccm Ar It is desirable to set up and perform.

그 다음에, 상기 비아홀을 매립하여 하부 금속 배선(110) 및 상기 레지스터 패턴에 각각 접속되는 비아 플러그(190)를 형성한다.Next, the via hole is filled to form a via plug 190 connected to the lower metal wiring 110 and the resistor pattern, respectively.

본 발명에 따른 반도체 소자의 박막 레지스터 제조 방법은 선택적 LPD 방법을 이용하여 레지스터 영역을 정의하고 상기 레지스터 영역에 박막 레지스터를 형성함으로써 불투명한 TaN층을 레지스터 물질층으로 사용하는 경우에도 별도의 정렬키 포토 및 식각 공정을 생략할 수 있어 공정이 단순화되며 TaN층의 식각 공정을 생략할 수 있어 식각시 발생하는 폴리머를 방지할 수 있는 효과가 있다.In the method of manufacturing a thin film resistor of a semiconductor device according to the present invention, a resistive layer is defined by using an optional LPD method and a thin film resistor is formed in the register area, even when an opaque TaN layer is used as a resistor material layer. And since the etching process can be omitted, the process is simplified and the etching process of the TaN layer can be omitted, there is an effect that can prevent the polymer generated during etching.

Claims (9)

반도체 기판 상부에 하부 금속 배선을 포함하는 절연막을 형성하는 단계;Forming an insulating film including a lower metal wiring on the semiconductor substrate; 전체 표면 상부에 확산 방지막 및 층간 산화막을 순차적으로 형성하는 단계;Sequentially forming a diffusion barrier and an interlayer oxide film over the entire surface; 상기 층간 산화막 상부에 레지스터 예정 영역을 도포하는 감광막 패턴을 형성하는 단계;Forming a photoresist pattern on the interlayer oxide layer, the resist predetermined region being coated; 상기 감광막 패턴을 산화막 형성 마스크로 선택적 LPD 공정을 수행하여 상기 노출된 층간 산화막 표면에 실리콘 산화막 패턴을 형성하는 단계;Performing a selective LPD process using the photoresist pattern as an oxide film forming mask to form a silicon oxide film pattern on the exposed interlayer oxide film surface; 상기 감광막 패턴을 제거하여 상기 실리콘 산화막 패턴에 의해 정의되는 레지스터 영역을 형성하는 단계;Removing the photoresist pattern to form a register region defined by the silicon oxide pattern; 전체 표면 상부에 레지스터 물질층 및 식각 정지층을 형성하는 단계;Forming a resist material layer and an etch stop layer over the entire surface; 상기 실리콘 산화막 패턴이 노출될 때까지 상기 식각 정지층 및 레지스터 물질층을 평탄화 식각하여 상기 레지스터 영역에 레지스터 패턴을 형성하는 단계;Forming a resist pattern in the register region by planarizing etching of the etch stop layer and the resist material layer until the silicon oxide pattern is exposed; 전체 표면 상부에 층간 절연막을 형성하는 단계; 및Forming an interlayer insulating film over the entire surface; And 상기 하부 금속 배선 및 레지스터 패턴에 각각 접속되는 비아 플러그를 형성하는 단계Forming a via plug connected to the lower metal wiring and the resistor pattern, respectively; 를 포함하는 것을 특징으로 하는 반도체 소자의 박막 레지스터 제조 방법.Thin film resistor manufacturing method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 층간 산화막 및 층간 절연막은 각각 PECVD 방법을 이용하여 TEOS층을 3000 내지 4000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 박막 레지스터 제조 방법.The interlayer oxide film and the interlayer insulating film are each formed using a PECVD method to form a TEOS layer with a thickness of 3000 to 4000 GPa. 제1항에 있어서,The method of claim 1, 상기 선택적 LPD 공정은 상온의 과포화된 H2SiF6에 H3BO3를 첨가한 수용액에 상기 반도체 기판을 침적시켜 상기 노출된 층간 산화막 상부에 실리콘 산화막을 형성시키는 공정인 것을 특징으로 하는 반도체 소자의 박막 레지스터 제조 방법.The selective LPD process is a step of forming a silicon oxide film on the exposed interlayer oxide film by depositing the semiconductor substrate in an aqueous solution in which H 3 BO 3 is added to supersaturated H 2 SiF 6 at room temperature. Thin film resistor manufacturing method. 제1항에 있어서,The method of claim 1, 상기 실리콘 산화막 패턴은 1500 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 박막 레지스터 제조 방법.The silicon oxide film pattern is a thin film resistor manufacturing method of a semiconductor device, characterized in that formed in a thickness of 1500 to 2000Å. 제1항에 있어서,The method of claim 1, 상기 레지스터 물질층은 500 내지 1000Å 두께의 TaN층으로 형성하고 상기 식각 정지층은 500 내지 1000Å 두께의 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 박막 레지스터 제조 방법.The resist material layer is a thin film resistor manufacturing method of a semiconductor device, characterized in that formed by the TaN layer of 500 to 1000 Å thickness and the etch stop layer is formed of a nitride film of 500 to 1000 Å thickness. 제1항에 있어서,The method of claim 1, 상기 비아 플러그를 형성하는 단계는Forming the via plug (a) 상기 확산 방지막 및 식각 정지층을 노출시키는 비아홀을 형성하는 단계;(a) forming a via hole exposing the diffusion barrier layer and the etch stop layer; (b) 상기 비아홀을 통하여 노출된 확산 방지막 및 식각 정지층을 식각하여 하부 금속 배선 및 레지스터 패턴을 노출시키는 단계; 및(b) etching the diffusion barrier layer and the etch stop layer exposed through the via hole to expose the lower metal lines and the resistor pattern; And 상기 비아홀을 매립하는 비아 플러그를 형성하는 단계Forming a via plug filling the via hole 를 포함하는 것을 특징으로 하는 반도체 소자의 박막 레지스터 제조 방법.Thin film resistor manufacturing method of a semiconductor device comprising a. 제6항에 있어서,The method of claim 6, 상기 (a) 단계는 CF8 또는 C5F8 가스에 CH2F2를 첨가하여 폴리머가 발생하도록 층간 산화막, 실리콘 산화막 패턴 및 층간 절연막을 식각하고 상기 (b) 단계는 CHF3, CF4, O2 및 Ar 혼합 가스를 이용하여 확산 방지막 및 식각 정지층을 식각하는 것을 특징으로 하는 반도체 소자의 박막 레지스터 제조 방법.Wherein the step (a) CF 8 or C 5 F was added to CH 2 F 2 to 8 gas by etching the inter-layer oxide film, a silicon oxide layer pattern and the interlayer insulating film to the polymer occurs, and the step (b) CHF 3, CF 4, A method of manufacturing a thin film resistor of a semiconductor device, characterized by etching the diffusion barrier and the etch stop layer using O 2 and Ar mixed gas. 제7항에 있어서,The method of claim 7, wherein 상기 (a) 단계의 식각 공정은 20 내지 40℃의 바텀 온도, 30 내지 50mT의 압력하에서 1800 내지 2000w의 소스 파워, 1500 내지 1700w의 바이어스 파워를 인가하고 가스의 유량을 15 내지 25sccm의 C5F8 가스, 2 내지 3sccm의 CH2F 2, 10 내지 20sccm의 O2 및 400 내지 600 sccm의 Ar로 설정하여 수행하는 것을 특징으로 하는 반도체 소자의 박막 레지스터 제조 방법.In the etching process of step (a), a source temperature of 1800 to 2000 watts and a bias power of 1500 to 1700 watts are applied at a bottom temperature of 20 to 40 ° C., a pressure of 30 to 50 mT, and the flow rate of gas is C 5 F of 15 to 25 sccm. 8 gas, 2 to 3 sccm CH 2 F 2 , 10 to 20 sccm O 2 and 400 to 600 sccm Ar is set to perform a thin film resistor manufacturing method of a semiconductor device. 제7항에 있어서,The method of claim 7, wherein 상기 (b) 단계의 식각 공정은 50 내지 70mT의 압력하에서 800 내지 1200w의 소스 파워, 200 내지 300w의 바이어스 파워를 인가하고 가스의 유량을 10 내지 20sccm의 CHF3 가스, 50 내지 80sccm의 CH4, 10 내지 20sccm의 O2 및 400 내지 600 sccm의 Ar로 설정하여 수행하는 것을 특징으로 하는 반도체 소자의 박막 레지스터 제조 방법.The etching process of step (b) applies a source power of 800 to 1200w, a bias power of 200 to 300w under a pressure of 50 to 70mT and the flow rate of the gas 10 to 20sccm CHF 3 gas, 50 to 80sccm CH 4 , 10 to 20 sccm O 2 and 400 to 600 sccm Ar is set to perform a thin film resistor manufacturing method of a semiconductor device.
KR1020040117193A 2004-12-30 2004-12-30 Method for forming thin film resistor of semiconductor device KR100599949B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040117193A KR100599949B1 (en) 2004-12-30 2004-12-30 Method for forming thin film resistor of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040117193A KR100599949B1 (en) 2004-12-30 2004-12-30 Method for forming thin film resistor of semiconductor device

Publications (2)

Publication Number Publication Date
KR20060077677A KR20060077677A (en) 2006-07-05
KR100599949B1 true KR100599949B1 (en) 2006-07-12

Family

ID=37169704

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040117193A KR100599949B1 (en) 2004-12-30 2004-12-30 Method for forming thin film resistor of semiconductor device

Country Status (1)

Country Link
KR (1) KR100599949B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10910367B2 (en) 2018-07-20 2021-02-02 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040001995A (en) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 Method of forming a metal line in semiconductor device
KR20040058995A (en) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 Method of forming a metal line in a semiconductor device
JP2004282081A (en) 2003-03-17 2004-10-07 Texas Instruments Inc Method of integrating thin film resistor into dual damascene structure
KR20040098214A (en) * 2003-05-14 2004-11-20 삼성전자주식회사 Manufacturing method and apparatus for semiconductor device having metal resistor and metal wire

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040001995A (en) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 Method of forming a metal line in semiconductor device
KR20040058995A (en) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 Method of forming a metal line in a semiconductor device
JP2004282081A (en) 2003-03-17 2004-10-07 Texas Instruments Inc Method of integrating thin film resistor into dual damascene structure
KR20040098214A (en) * 2003-05-14 2004-11-20 삼성전자주식회사 Manufacturing method and apparatus for semiconductor device having metal resistor and metal wire

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10910367B2 (en) 2018-07-20 2021-02-02 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Also Published As

Publication number Publication date
KR20060077677A (en) 2006-07-05

Similar Documents

Publication Publication Date Title
US7364836B2 (en) Dual damascene process
JPH01290236A (en) Method of levelling wide trench
KR100333382B1 (en) Method for forming multi-level metal interconnection of semiconductor device
KR100386621B1 (en) Method for forming dual-damascene interconnect structures
KR100599949B1 (en) Method for forming thin film resistor of semiconductor device
KR20000044892A (en) Method for forming metal wiring of semiconductor device
KR101183640B1 (en) Method for forming contact plug in semiconductor device
JP3695106B2 (en) Semiconductor device and manufacturing method thereof
KR100900773B1 (en) Method for fabricating contact hole in semiconductor device
KR100914391B1 (en) Method of forming a metal line in a semiconductor device
KR100382615B1 (en) Method for forming via hole
JPH05182885A (en) Manufacture of semiconductor device
KR100685618B1 (en) Methoe for fabricating of semiconductor device
KR100575871B1 (en) Method for forming metal line contact of semiconductor device
KR100447322B1 (en) Method of forming a metal line in semiconductor device
KR100604540B1 (en) Method for improving Damascence Process by stopper
KR0172756B1 (en) Method of forming flatted bit line
KR100871370B1 (en) Method for forming metal line of semiconductor device
KR100550776B1 (en) Method for forming Metal Line of Semiconductor devce
KR100763673B1 (en) Method for formating imd in semiconductor device
KR100600257B1 (en) Method of manufacturing metal interconnect of semiconductor device
KR100328692B1 (en) Method for forming metal line in semiconductor device
KR101068142B1 (en) method for fabricating contact plug of semiconductor device
KR100365745B1 (en) Method for forming contact hole in semiconductor device
KR20000003911A (en) Method for forming a contact hole of semiconductor devices

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130620

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140618

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150617

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160620

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170626

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180618

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190619

Year of fee payment: 14