KR100600257B1 - Method of manufacturing metal interconnect of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 자세하게는 금속 공정시 표면적을 증가함으로써, 공정 마진을 확보할 수 있는 금속배선 형성방법에 관한 것이다.The present invention relates to a metal wiring forming method of a semiconductor device, and more particularly, to a metal wiring forming method that can secure a process margin by increasing the surface area during metal processing.

본 발명의 상기 목적은 반도체 소자의 금속배선 형성방법에 있어서, 제1층간 절연막을 패터닝하여 콘택홀을 형성하는 단계; 상기 콘택홀에 금속층을 매립하여 콘택 플러그를 형성하는 단계; 상기 구조물의 상부에 제2층간 절연막을 형성하는 단계; 상기 제2층간 절연막의 상부에 포토레지스트를 패터닝하는 단계; 상기 패터닝된 포토레지스트를 마스크로 상기 제2층간 절연막을 식각하는 단계; 상기 포토레지스트를 제거하는 단계 및 상기 구조물의 상부에 금속막을 증착하고 평탄화하여 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법에 의해 달성된다.According to another aspect of the present invention, there is provided a method of forming a metal wiring of a semiconductor device, the method comprising: forming a contact hole by patterning a first interlayer insulating film; Filling a metal layer in the contact hole to form a contact plug; Forming a second interlayer insulating film on the structure; Patterning a photoresist on the second interlayer insulating film; Etching the second interlayer insulating layer using the patterned photoresist as a mask; Removing the photoresist and depositing and planarizing a metal film on top of the structure to form metal wiring.

따라서, 본 발명의 반도체 소자의 금속배선 형성방법은 콘택 형성후 층간 절연막을 더 증착하고 패터닝한 후 패터닝된 층간 절연막에 금속배선을 형성함으로써 금속배선의 표면적을 증가하여 어라인 마진을 확보하고 금속배선의 단면적 증가에 따른 저항 감소로 신호특성을 개선할 수 있는 효과가 있다.Therefore, in the method of forming a metal wiring of the semiconductor device of the present invention, by depositing and patterning an interlayer insulating film after contact formation and forming a metal wiring on the patterned interlayer insulating film, the surface area of the metal wiring is increased to secure the alignment margin and the metal wiring. There is an effect that can improve the signal characteristics by reducing the resistance according to the increase of the cross-sectional area.

금속 배선, 어라인 마진Metal wiring, array margin

Description

반도체 소자의 금속배선 형성방법{Method of manufacturing metal interconnect of semiconductor device} Method of manufacturing metal interconnect of semiconductor device             

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 금속배선 형성방법의 공정단면도.1A to 1E are cross-sectional views of a method for forming metal wirings of a semiconductor device according to the prior art.

도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 금속배선 형성방법의 공정단면도.2A to 2E are process cross-sectional views of a method for forming metal wirings of a semiconductor device according to the present invention.

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 자세하게는 금속 공정시 표면적을 증가함으로써, 공정 마진을 확보할 수 있는 금속배선 형성방법에 관한 것이다.The present invention relates to a metal wiring forming method of a semiconductor device, and more particularly, to a metal wiring forming method that can secure a process margin by increasing the surface area during metal processing.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 각 공정별 단면도로서, 이를 설명하면 다음과 같다.1A to 1E are cross-sectional views of respective processes for explaining a method for forming metal wirings of a semiconductor device according to the prior art.

먼저, 도 1a에 도시된 바와 같이, 소정의 하부 구조물이 형성된 기판에 금속 층을 증착하고 공지의 포토리소그라피 공정으로 식각해서 원하는 패턴의 금속층(11)을 형성한다.First, as shown in FIG. 1A, a metal layer is deposited on a substrate on which a predetermined lower structure is formed, and is etched by a known photolithography process to form a metal layer 11 having a desired pattern.

이어 도 1b에 도시된 바와 같이, 상기 금속층(11)의 갭을 갭필(gap fill)용 절연막(12)을 증착하여 메운다.Subsequently, as shown in FIG. 1B, the gap of the metal layer 11 is filled by depositing an insulating film 12 for gap fill.

상기 갭필용 절연막(12)은 HDP IMD(High Density Plasma Inter Metal Dielectric)이다.The gap fill insulating layer 12 is HDP IMD (High Density Plasma Inter Metal Dielectric).

이어 도 1c에 도시된 바와 같이, 상기 갭필용 절연막을 덮도록 두껍게 절연막(13)을 증착한다. 이어서 상기 절연막(13)을 CMP하고 클리닝한다.Subsequently, as shown in FIG. 1C, an insulating layer 13 is deposited to cover the gap fill insulating layer. Subsequently, the insulating film 13 is CMP and cleaned.

상기 절연막(13)은 PECVD(plasma-enhanced chemical vapor deposition)방법으로 증착된 TEOS(Tetra Ethyl Ortho Silicate)이다.The insulating layer 13 is TEOS (Tetra Ethyl Ortho Silicate) deposited by plasma-enhanced chemical vapor deposition (PECVD).

이어서 도 1d에 도시된 바와 같이 상기 절연막의 일부분을 공지의 포토리소그라피 공정으로 식각해서, 상기 실리콘 기판의 소정 부분을 노출시키는 콘택홀(또는 비아홀)을 형성한다.Subsequently, as shown in FIG. 1D, a portion of the insulating layer is etched by a known photolithography process to form a contact hole (or via hole) exposing a predetermined portion of the silicon substrate.

그 다음 스퍼터링 공정을 통해서 콘택홀의 내면 및 절연막 상에 배리어막(14), 예컨대, Ti/TiN막(Ti와 TiN이 순차적으로 증착된 막)을 균일한 두께로 증착한다. 그 다음 상기 콘택홀이 완전히 매립되도록 텅스텐막을 증착한다.Then, a barrier film 14, for example, a Ti / TiN film (a film in which Ti and TiN are sequentially deposited) is deposited on the inner surface of the contact hole and the insulating film through a sputtering process. Then, a tungsten film is deposited to completely fill the contact hole.

다음으로 배리어막(14)이 노출될 때까지, 상기 텅스텐막을 에치백, 또는 연마해서 콘택 플러그(15)를 형성한다. Next, the tungsten film is etched back or polished until the barrier film 14 is exposed to form the contact plug 15.

그리고 나서, 도 1e에 도시된 바와 같이 스퍼터링 공정으로 상기 콘택 플러그(15) 및 배리어막(14) 상에 알루미늄막과 반사방지막, 예컨대, Ti/TiN막을 차례 로 증착하고 공지된 포토리소그라피 공정을 이용하여 반사방지막, 알루미늄막 및 배리어막을 패터닝 함으로써, 콘택 플러그를 갖는 금속 배선을 완성한다.Then, as shown in FIG. 1E, an aluminum film and an antireflection film, such as a Ti / TiN film, are sequentially deposited on the contact plug 15 and the barrier film 14 by a sputtering process, and a known photolithography process is used. By patterning the antireflection film, the aluminum film and the barrier film, a metal wiring having a contact plug is completed.

그러나 소자가 소형화됨으로 인해 공정이 미세화됨에 따라 금속배선 공정의 어라인 마진이 아주 작아져서 공정 속도 및 생산량이 감소하였고 불량률이 증가하는 문제점이 발생하였다.However, due to the miniaturization of the device, as the process becomes finer, the alignment margin of the metallization process is very small, resulting in a decrease in process speed and yield, and an increase in defect rate.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 금속배선 공정의 표면적을 증가함으로써 어라인 마진을 확보하고 금속배선의 단면적 증가에 따른 저항 감소로 신호특성을 개선할 수 있는 금속배선 공정을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the problems of the prior art as described above, by increasing the surface area of the metal wiring process to secure the alignment margin and to improve the signal characteristics by reducing the resistance according to the increase in the cross-sectional area of the metal wiring It is an object of the present invention to provide a wiring process.

본 발명의 상기 목적은 반도체 소자의 금속배선 형성방법에 있어서, 제1층간 절연막을 패터닝하여 콘택홀을 형성하는 단계; 상기 콘택홀에 금속층을 매립하여 콘택 플러그를 형성하는 단계; 상기 구조물의 상부에 제2층간 절연막을 형성하는 단계; 상기 제2층간 절연막의 상부에 포토레지스트를 패터닝하는 단계; 상기 패터닝된 포토레지스트를 마스크로 상기 제2층간 절연막을 식각하는 단계; 상기 포토레지스트를 제거하는 단계 및 상기 구조물의 상부에 금속막을 증착하고 평탄화하여 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법에 의해 달성된다.According to another aspect of the present invention, there is provided a method of forming a metal wiring of a semiconductor device, the method comprising: forming a contact hole by patterning a first interlayer insulating film; Filling a metal layer in the contact hole to form a contact plug; Forming a second interlayer insulating film on the structure; Patterning a photoresist on the second interlayer insulating film; Etching the second interlayer insulating layer using the patterned photoresist as a mask; Removing the photoresist and depositing and planarizing a metal film on top of the structure to form metal wiring.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 금속배선 형성방법의 공정단면도이다.2A to 2E are process cross-sectional views of a method for forming metal wirings of a semiconductor device according to the present invention.

먼저, 도 2a에 도시된 바와 같이, 제 1 층간 절연막(100)이 최상부에 형성된 기판에 포토레지스트(110)를 도포하고 레티클을 이용하여 노광 및 현상공정으로 상기 포토레지스트를 패터닝한다. 이후 상기 패터닝된 포토레지스트를 마스크로 상기 제 1 층간 절연막을 패터닝하여 콘택홀을 형성한 후 상기 포토레지스트를 제거한다. 상기 제 1 층간 절연막은 하부 소자 및 하부 금속층과의 절연을 위한 층간 절연막이다.First, as shown in FIG. 2A, the photoresist 110 is coated on a substrate on which the first interlayer insulating film 100 is formed, and the photoresist is patterned by an exposure and development process using a reticle. Thereafter, the first interlayer insulating layer is patterned using the patterned photoresist as a mask to form a contact hole, and then the photoresist is removed. The first interlayer insulating layer is an interlayer insulating layer for insulating the lower element and the lower metal layer.

다음, 도 2b에 도시된 바와 같이, 상기 콘택홀에 금속막을 증착하고 평탄화하여 콘택 플러그(120)를 형성한다. 상기 금속막은 텅스텐이 바람직하며, 상기 평탄화는 CMP공정이 바람직하다.Next, as illustrated in FIG. 2B, a metal film is deposited and planarized in the contact hole to form a contact plug 120. The metal film is preferably tungsten, and the planarization is preferably a CMP process.

다음, 도 2c에 도시된 바와 같이, 상기 기판상에 제 2 층간 절연막(130)을 형성한다. 상기 제 2 층간 절연막은 후속 공정에서 금속 배선이 형성되는 영역이므로 이를 고려하여 증착한다.Next, as shown in FIG. 2C, a second interlayer insulating layer 130 is formed on the substrate. Since the second interlayer insulating layer is a region in which metal wirings are formed in a subsequent process, the second interlayer insulating layer is deposited in consideration of this.

다음, 도 2d에 도시된 바와 같이, 상기 층간 절연막의 상부에 포토레지스트(140)를 도포하고 레티클을 이용하여 노광 및 현상공정으로 상기 포토 레지스트를 패터닝한다. 이후 상기 패터닝된 포토레지스트를 마스크로 상기 제 2 층간 절연막을 식각한다. 이때 상기 식각공정은 습식 식각으로 공정 마진을 확보하기 위하여 포토레지스트의 아래 부분까지 넓게 식각한다. 이어 상기 포토레지스트를 제거한다. 상기 포토레지스트를 패터닝시 사용하는 레티클은 상기 콘택홀을 형성을 위한 레티클과 동일한 레티클을 사용한다.Next, as shown in FIG. 2D, the photoresist 140 is coated on the interlayer insulating layer, and the photoresist is patterned by an exposure and development process using a reticle. Thereafter, the second interlayer insulating layer is etched using the patterned photoresist as a mask. At this time, the etching process is widely etched to the lower portion of the photoresist in order to secure the process margin by wet etching. The photoresist is then removed. The reticle used for patterning the photoresist uses the same reticle as the reticle for forming the contact hole.

다음, 도 2e에 도시된 바와 같이, 상기 기판에 금속막을 형성하고 평탄화하여 금속배선(150)을 형성한다. 상기 평탄화 공정은 CMP 공정이 바람직하며 층간 절연막이 드러날 때까지 CMP 공정을 진행하여 습식 식각으로 제거된 층간 절연막의 영역에 금속 배선을 형성한다. 상기 금속 배선을 위한 금속막은 알루미늄 또는 구리가 바람직하다.Next, as shown in FIG. 2E, a metal film is formed on the substrate and planarized to form a metal wiring 150. The planarization process is preferably a CMP process, and the CMP process is performed until the interlayer insulating film is exposed to form metal wiring in the region of the interlayer insulating film removed by wet etching. The metal film for the metal wiring is preferably aluminum or copper.

상기의 공정으로 기존의 금속층을 증착하고 패터닝하여 금속배선을 형성하는 것보다 셀프 얼라인된 금속배선을 형성함으로써 얼라인 마진을 확보할 수 있다.According to the above process, alignment margins can be secured by forming self-aligned metal wirings rather than depositing and patterning the existing metal layers to form metal wirings.

상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.

따라서, 본 발명의 반도체 소자의 금속배선 형성방법은 콘택 형성후 층간 절 연막을 더 증착하고 패터닝한 후 패터닝된 층간 절연막에 금속배선을 형성함으로써 금속배선의 표면적을 증가하여 어라인 마진을 확보하고 금속배선의 단면적 증가에 따른 저항 감소로 신호특성을 개선할 수 있는 효과가 있다.Therefore, in the method of forming a metal wiring of the semiconductor device of the present invention, by depositing and patterning an interlayer insulating film after contact formation and forming a metal wiring on the patterned interlayer insulating film, the surface area of the metal wiring is increased to secure the alignment margin and the metal. There is an effect that can improve the signal characteristics by reducing the resistance according to the increased cross-sectional area of the wiring.

Claims (4)

반도체 소자의 금속배선을 형성하는 방법에 있어서,In the method of forming the metal wiring of the semiconductor element, 제1층간 절연막을 패터닝하여 콘택홀을 형성하는 단계;Patterning the first interlayer insulating film to form a contact hole; 상기 콘택홀에 금속층을 매립하여 콘택 플러그를 형성하는 단계;Filling a metal layer in the contact hole to form a contact plug; 상기 콘택 플러그를 덮는 제2층간 절연막을 형성하는 단계;Forming a second interlayer insulating film covering the contact plug; 상기 제2층간 절연막의 상부에 상기 콘택 플러그와 대응하는 개구를 갖는 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on the second interlayer insulating layer, the photoresist pattern having an opening corresponding to the contact plug; 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2층간 절연막을 습식식각하여, 상기 콘택 플러그를 노출 및 상기 제1 및 제2 층간 절연막들의 경계 주변으로부터 상기 제2 층간 절연막의 상부로 갈수록 확장되는 개구를 형성하는 단계;The second interlayer insulating film is wet-etched using the photoresist pattern as an etch mask to expose the contact plug and extend from the periphery of the boundary between the first and second interlayer insulating films to an upper portion of the second interlayer insulating film. Forming a; 상기 제2 층간 절연막 상에 배치된 포토레지스트 패턴을 제거하는 단계; 및Removing the photoresist pattern disposed on the second interlayer insulating film; And 상기 콘택 플러그와 콘택되도록 상기 제2 층간 절연막 상면에 금속막을 증착하고 상기 제2 층간 절연막이 노출될 때까지 상기 금속막을 CMP 공정으로 평탄화하여 상기 콘택 플러그 상에 상기 콘택 플러그보다 넓은 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.Depositing a metal film on an upper surface of the second interlayer insulating film to be in contact with the contact plug, and planarizing the metal film by a CMP process until the second interlayer insulating film is exposed to form a wider metal wiring on the contact plug than the contact plug. Forming a metal wiring of the semiconductor device comprising the step. 삭제delete 삭제delete 삭제delete
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