KR100685618B1 - Methoe for fabricating of semiconductor device - Google Patents

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Abstract

본 발명은 로우-케이막을 사용하여 일시적으로 기판 평탄화를 시켜줌으로써 셀 지역과 주변회로 지역간의 단차로 인해 발생하던 감광막의 흘러내림 및 붕괴 현상을 방지하여 셀 에지 부분에 패턴을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 반도체 소자의 제조 방법은 단차가 심한 셀 지역과 주변회로 지역 상부에 일시적인 기판 평탄화를 위한 희생막으로 로우-케이막을 형성하는 단계; 패터닝하고자 하는 셀 지역이 드러날 정도까지 상기 로우-케이막을 에치-백하는 단계; 상기 셀 지역과 상기 로우-케이막의 상부에 감광막을 도포하는 단계; 도포된 상기 감광막을 노광 및 현상하여 상기 셀 지역에 패턴을 형성하는 단계; 패터닝된 상기 감광막을 마스크로 이용하여 상기 셀 지역을 식각하는 단계; 및 식각된 상기 감광막 및 주변회로 지역의 로우-케이막을 제거하는 단계로 이루어짐을 특징으로 한다.According to the present invention, a semiconductor device capable of improving a pattern at a cell edge part by preventing a drop and collapse of a photoresist film caused by a step between a cell region and a peripheral circuit region by temporarily flattening a substrate using a low-k film. In order to provide a method for manufacturing a semiconductor device, a method of manufacturing a semiconductor device for achieving the above object comprises the steps of: forming a low-k film as a sacrificial film for temporary substrate planarization on top of a highly stepped cell region and a peripheral circuit region; Etching back the low-k film until the cell region to be patterned is revealed; Applying a photoresist film on top of said cell area and said low-kay film; Exposing and developing the coated photoresist to form a pattern in the cell region; Etching the cell region using the patterned photoresist as a mask; And removing the etched low-k film of the photosensitive film and the peripheral circuit area.

포토리소그라피Photolithography

Description

반도체 소자의 제조 방법{METHOE FOR FABRICATING OF SEMICONDUCTOR DEVICE}Method of manufacturing a semiconductor device {METHOE FOR FABRICATING OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 종래 기술의 반도체 소자의 제조 방법을 나타낸 공정 단면도1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device of the prior art.

도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 공정 단면도2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of the drawings

21 : 셀 지역 22 : 주변회로 지역21: cell area 22: peripheral circuit area

23 : 로우-케이막 24 : 감광막23: low-kay film 24: photosensitive film

본 발명은 반도체 소자의 제조 방법에 관한 것으로 특히, 셀 지역과 주변회로 지역간의 단차로 인해 발생하던 감광막의 흘러내림 및 붕괴 현상을 방지하여 셀 에지 부분에 패턴을 향상시키는데 적당한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device suitable for improving a pattern at a cell edge part by preventing a drop and collapse of a photosensitive film caused by a step between a cell region and a peripheral circuit region. It is about.

집적도가 낮은 반도체 소자는 단차가 작아 각 도전층들의 패터닝이나 평탄화에 별다른 문제점이 없었으나, 반도체 소자의 고집적화에 따라 반도체 소자의 다층화, 패턴의 밀도 차이 및 셀 지역의 캐패시터 등의 요인에 의해 웨이퍼 상에서 실 제 소자가 형성되는 셀 지역과 주변회로 지역간의 단차로 인하여 공정 상의 어려움이 심화되며, 이를 방지하기 위하여 적층막들의 상부를 평탄화하는 평탄화 공정이 공정수율 및 소자의 신뢰성에 중요한 영향을 미치게 된다.Low integration semiconductor devices have little problem in patterning or planarization of each conductive layer due to the small step, but due to the high integration of semiconductor devices, the semiconductor devices may be stacked on the wafer due to factors such as multi-layer semiconductors, pattern density differences, and capacitors in cell regions. Difficulties in the process due to the step between the cell region and the peripheral circuit region where the actual device is formed, in order to prevent this, the planarization process of planarizing the top of the laminated film has an important effect on the process yield and the reliability of the device.

특히, 금속 배선 공정 시 발생하는 셀 지역과 주변회로 지역간의 단차는 7000Å에 달해 후속 공정 시 패턴간의 브릿지(bridge), 붕괴(collapse) 등의 문제점을 유발하는 요인이 되고 있다.In particular, the step difference between the cell region and the peripheral circuit region generated during the metal wiring process reaches 7000 Å, which causes problems such as bridges and collapses between patterns in subsequent processes.

이러한 금속 배선 공정 시 발생하는 단차를 감소시키기 위한 종래 기술을 살펴보면 다음과 같다.Looking at the prior art for reducing the step generated in such a metal wiring process as follows.

현재, 1M DRAM 이상의 소자에서는 다량의 불순물을 함유하여 유동성이 우수하고 화학기상증착(chemical vapordeposition; CVD) 방법으로 형성되어 단차피복성이 우수한 BPSG (borophospho silicate glass)나 테오스(Tetra etchylorthor silicate; TEOS) 산화막 등을 평탄화막으로 널리 사용하고 있다.Currently, devices having 1M DRAM or more contain a large amount of impurities and are formed by chemical vapor deposition (CVD) method, and thus have excellent step coverage, such as BPSG (borophospho silicate glass) or Tetra etchylorthor silicate (TEOS). ) Oxide films and the like are widely used as planarization films.

먼저, BPSG를 이용한 방법은 소정의 하부층 공정이 완료된 반도체 기판 상부에 BPSG (borophospho silicate glass)와 같은 층간절연막을 두껍게 증착한 후 CMP (chemical mechenical polishing) 공정을 실시하여 셀 지역 및 주변회로 지역의 단차를 제거한다.First, the method using BPSG deposits a thick interlayer insulating film such as borophospho silicate glass (BPSG) on a semiconductor substrate on which a predetermined lower layer process is completed, and then performs a chemical mechenical polishing (CMP) process to step between cell regions and peripheral circuit regions. Remove it.

그러나, 이와 같이 CMP 공정을 적용하여 셀 지역 및 주변회로 지역간의 단차를 제거하는 방법은 기판 평탄화에 가장 적절한 방법이지만 CMP공정 적용시 제조 비용이 많이 들고 우수한 유동성에도 불구하고 평탄화의 정도에 한계가 어려운 문제점으로 발생하게 된다. However, the method of eliminating the step difference between the cell region and the peripheral circuit region by applying the CMP process is the most suitable method for substrate planarization, but the manufacturing cost is high and the degree of planarization is difficult despite the excellent fluidity when the CMP process is applied. It is caused by a problem.                         

또한, 연마에 의해 발생하는 불균일성(Non-uniformity)에 의해 셀 영역의 선폭 변화를 야기시키고 불순물이 다량으로 포함되어 있어 또다른 문제점이 발생하고 있다.In addition, the non-uniformity caused by polishing causes a change in the line width of the cell region and contains a large amount of impurities, which causes another problem.

이하, 종래 기술에 따른 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor device according to the prior art will be described with reference to the accompanying drawings.

도 1a내지 도 1d는 종래의 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.1A to 1D are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device.

먼저, 도 1a에 도시한 바와 같이, 반도체 소자의 포토리소그래피 (Photolithography) 공정을 위해 셀 지역(1)과 주변회로 지역(2) 상부에 감광막 (Photoresist)(3)을 도포한다.First, as shown in FIG. 1A, a photoresist 3 is coated on a cell region 1 and a peripheral circuit region 2 for a photolithography process of a semiconductor device.

여기서, 상기 감광막(3)은 코팅 두께가 극복할 수 없는 셀 지역(1)과 주변회로 지역(2)간의 단차로 인해 붕괴현상이 발생한다.Here, the photosensitive film 3 is collapsed due to the step between the cell region 1 and the peripheral circuit region 2 that the coating thickness cannot overcome.

이후, 도 1b에 도시한 바와 같이, 도포 된 감광막(3)을 노광 및 현상하여 셀 지역(1)에는 패턴을 형성하고 주변회로 지역(2)은 패턴을 형성하지 않는다.Subsequently, as shown in FIG. 1B, the coated photosensitive film 3 is exposed and developed to form a pattern in the cell region 1, and the peripheral circuit region 2 does not form a pattern.

상기 셀 지역(1) 상부에 형성된 상기 감광막(3a)의 패턴은 붕괴현상으로 인하여 셀 에지 부분에서 감광막의 두께가 감소된 불량 패턴이 발생한다.The pattern of the photoresist film 3a formed on the cell region 1 may have a defective pattern in which the thickness of the photoresist film is reduced at the cell edge part due to collapse.

도 1c에 도시한 바와 같이, 패터닝 된 상기 감광막(3a)을 마스크로 이용하여 셀 지역(1)에 건식 식각 공정을 실시한다.As shown in FIG. 1C, a dry etching process is performed on the cell region 1 using the patterned photoresist 3a as a mask.

여기서, 에지 부분의 셀 지역(1)은 두께가 감소된 감광막(3a)의 불량 패턴으로 인하여 식각 공정중 원하지 않는 영역에까지 식각된다. Here, the cell region 1 of the edge portion is etched to an undesired region during the etching process due to the defective pattern of the photosensitive film 3a having a reduced thickness.                         

이후, 도 1d에 도시한 바와 같이, 상기 감광막(3b)을 제거하여 셀 지역(1)의 식각 공정을 완료한다.Thereafter, as shown in FIG. 1D, the photoresist film 3b is removed to complete the etching process of the cell region 1.

그러나, 상기와 같은 종래의 반도체 소자의 제조 방법에는 다음과 같은 문제점이 있다.However, the conventional method of manufacturing a semiconductor device as described above has the following problems.

셀 지역과 주변회로 지역간의 단차로 인한 감광막의 흘러내림과 붕괴 현상으로 식각 과정에서 셀 에지 부분에 불량 패턴이 발생한다.Poor patterns in the edges of the cells occur during etching due to the falling down and collapse of the photoresist due to the step between the cell region and the peripheral circuit region.

본 발명은 이와 같은 종래 기술의 반도체 소자의 제조 방법의 문제를 해결하기 위한 것으로, 로우-케이막을 사용하여 일시적으로 기판 평탄화를 시켜줌으로써 셀 지역과 주변회로 지역간의 단차로 인해 발생하던 감광막의 흘러내림 및 붕괴 현상을 방지하여 셀 에지 부분에 패턴을 향상시키는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention is to solve such a problem of the manufacturing method of the semiconductor device of the prior art, by using a low-k film to temporarily flatten the substrate by the flow of the photosensitive film caused by the step between the cell area and the peripheral circuit area flow down And to provide a method for manufacturing a semiconductor device suitable for preventing the collapse phenomenon to improve the pattern in the cell edge portion.

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 단차가 심한 셀 지역과 주변회로 지역 상부에 일시적인 기판 평탄화를 위한 희생막으로 로우-케이막을 형성하는 단계, 패터닝하고자 하는 셀 지역이 드러날 정도까지 상기 로우-케이막을 에치-백하는 단계, 상기 셀 지역과 상기 로우-케이막의 상부에 감광막을 도포하는 단계, 도포된 상기 감광막을 노광 및 현상하여 상기 셀 지역에 패턴을 형성하는 단계, 패터닝된 상기 감광막을 마스크로 이용하여 상기 셀 지역을 식각하는 단계, 및 식각된 상기 감광막 및 주변회로 지역의 로우-케이막을 제거하는 단계를 이루어지는 것을 특징으로 한다. The semiconductor device manufacturing method according to the present invention for achieving the above object is to form a low-k film as a sacrificial film for the temporary flattening of the substrate on the cell region and the peripheral circuit region having a high step, the cell region to be patterned is Etching back the low-k film to an extent to be revealed, applying a photoresist film on the cell region and the top of the low-k film, exposing and developing the applied photoresist film to form a pattern in the cell region, And etching the cell region using the patterned photoresist as a mask, and removing the low-k film of the etched photoresist and the peripheral circuit region.

이하, 본 발명의 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor device of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

도 2a에 도시한 바와 같이, 반도체 소자의 포토리소그래피 공정을 위해 셀 지역(21)과 주변회로 지역(22) 상부에 일시적 기판 평탄화를 위한 희생막으로 로우-케이(Low-k)막(23)을 형성한다.As shown in FIG. 2A, a low-k film 23 as a sacrificial film for planarization of a temporary substrate on the cell region 21 and the peripheral circuit region 22 for a photolithography process of a semiconductor device. To form.

상기 로우-케이막(23)은 폴리머(Polymer) 계열의 SOG (Spin-On-Grass) 타입(type)을 사용한다.The low-k film 23 uses a polymer-based Spin-On-Grass (SOG) type.

여기서, 상기 로우-케이막(23)의 두께는 셀 지역(21)과 주변회로 지역(22)간의 단차를 극복할 수 있는 정도로 적용하고 스핀 코팅(Spin coating)하여 웨이퍼 전체의 평탄화를 확보할 수 있도록 한다.In this case, the thickness of the low-k film 23 is applied to the extent that the step between the cell region 21 and the peripheral circuit region 22 can be overcome and spin coated to ensure planarization of the entire wafer. Make sure

이후, 도 2b에 도시한 바와 같이, 패터닝 하고자 하는 셀 지역(21)이 드러날 정도까지 상기 로우-케이막(23)을 에치-백한다.Thereafter, as shown in FIG. 2B, the low-k film 23 is etched back to the extent that the cell region 21 to be patterned is exposed.

이때, 상기 로우-케이막(23)의 식각은 높은 밀도(High density) 또는 중간 밀도 플라즈마 방식의 식각 반응기에서 산소 분위기의 가스 작용을 이용하여 실시한다.In this case, the low-k film 23 is etched by using a gas atmosphere of an oxygen atmosphere in an etching reactor of a high density or medium density plasma method.

이때, 가스는 O2N2CH4, O2N2, O2SO2 및 O2CO 중에서 선택되는 어느 하나를 이용한다.At this time, the gas is any one selected from O 2 N 2 CH 4 , O 2 N 2 , O 2 SO 2 and O 2 CO.

이러한 식각 조건은 일반적인 CVD(Chemical Vapor Deposition) 혹은 PVD(Physical Vapor Deposition) 필름에 대해서 거의 무한대의 선택비를 가지므로 셀 지역(21)에 대한 손상없이 에치-백하는 것이 가능하다.These etching conditions have almost infinite selectivity with respect to general chemical vapor deposition (CVD) or physical vapor deposition (PVD) films, and thus can be etched back without damaging the cell region 21.

도 2c에 도시한 바와 같이, 셀 지역(21)과 로우-케이막(23a)의 상부에 감광막(24)을 도포한다. As shown in Fig. 2C, a photosensitive film 24 is applied over the cell region 21 and the low-k film 23a.

여기서, 로우-케이막(23a)에 의한 일시적인 기판 평탄화로 인해 상기 감광막(24)은 셀 지역(21)과 주변회로 지역(22)의 경계 부위에 붕괴 현상이 발생하지 않고 균일하게 형성된다.Here, due to the temporary substrate planarization by the low-k film 23a, the photoresist layer 24 is uniformly formed at the boundary between the cell region 21 and the peripheral circuit region 22 without causing collapse.

도 2d에 도시한 바와 같이, 도포 된 감광막(24)을 노광 및 현상하여 셀 지역(21)에는 패턴을 형성하고 주변회로 지역은 패턴을 형성하지 않는다.As shown in FIG. 2D, the coated photoresist film 24 is exposed and developed to form a pattern in the cell region 21, and the peripheral circuit region does not form a pattern.

상기 패터닝된 감광막(24a)은 셀 지역(21)과 주변회로 지역(22)의 경계 부위에서 양호한 균일도의 패턴을 형성한다.The patterned photoresist 24a forms a pattern of good uniformity at the boundary between the cell region 21 and the peripheral circuit region 22.

도 2e에 도시한 바와 같이, 패터닝 된 상기 감광막(24a)을 마스크로 이용하여 셀 지역(21)에 식각 공정을 실시한다.As illustrated in FIG. 2E, the cell region 21 is etched using the patterned photoresist 24a as a mask.

그리고, 도 2f에 도시한 바와 같이, 식각 된 상기 감광막(24b)과 주변회로 지역(22)에 채워진 로우-케이막(23a)을 동시에 플라즈마 발생 반응기에서 산소 분위기의 가스 작용을 이용하여 제거한다.As shown in FIG. 2F, the etched photosensitive film 24b and the low-k film 23a filled in the peripheral circuit region 22 are simultaneously removed using a gas atmosphere of an oxygen atmosphere in a plasma generation reactor.

상기와 같은 본 발명의 반도체 소자 제조장비는 다음과 같은 효과가 있다. The semiconductor device manufacturing equipment of the present invention as described above has the following effects.                     

로우-케이막을 사용하여 일시적으로 기판 평탄화를 시켜줌으로써 셀 지역과 주변회로 지역간의 단차로 인해 발생하던 감광막의 흘러내림 및 붕괴 현상을 방지하여 셀 에지 부분의 감광막 패턴을 향상시킬 수 있다.By using the low-k film to temporarily planarize the substrate, the photoresist layer pattern of the cell edge portion can be improved by preventing the photoresist layer from falling and collapsing due to the step difference between the cell region and the peripheral circuit region.

또한, CMP 공정과 같은 후속공정을 제거함으로써, 제조 비용을 감소시킬 수 있다.In addition, manufacturing costs can be reduced by eliminating subsequent processes such as CMP processes.

Claims (3)

단차가 심한 셀 지역과 주변회로 지역 상부에 일시적인 기판 평탄화를 위한 희생막으로 로우-케이막을 형성하는 단계;Forming a low-k film as a sacrificial film for temporary substrate planarization on the stepped cell region and the peripheral circuit region; 패터닝하고자 하는 셀 지역이 드러날 정도까지 상기 로우-케이막을 에치-백하는 단계;Etching back the low-k film until the cell region to be patterned is revealed; 상기 셀 지역과 상기 로우-케이막의 상부에 감광막을 도포하는 단계;Applying a photoresist film on top of said cell area and said low-kay film; 도포된 상기 감광막을 노광 및 현상하여 상기 셀 지역에 패턴을 형성하는 단계;Exposing and developing the coated photoresist to form a pattern in the cell region; 패터닝된 상기 감광막을 마스크로 이용하여 상기 셀 지역을 식각하는 단계; 및Etching the cell region using the patterned photoresist as a mask; And 식각된 상기 감광막 및 주변회로 지역의 로우-케이막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.And removing the etched photoresist and the low-k film in the peripheral circuit area. 제 1 항에 있어서, 상기 로우-케이막은 폴리머 계열의 SOG 타입을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the low-k film is a polymer-based SOG type. 제 1 항에 있어서, 상기 로우-케이막은 플라즈마 발생 반응기에서 O2N2CH4, O2N2, O2SO2 및 O2CO 중에서 선택되는 어느 하나를 이용하여 산소 분위기의 가스 작용으로 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the low-k film is etched by the action of gas in the oxygen atmosphere using any one selected from O 2 N 2 CH 4 , O 2 N 2 , O 2 SO 2 and O 2 CO in a plasma generation reactor The manufacturing method of the semiconductor element characterized by the above-mentioned.
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