KR980012082A - Planarizing method of semiconductor device preventing formation of parasitic capacitor - Google Patents
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Abstract
본 발명은 저 유전상수를 갖는 폴리머 또는 폴리이미드와 같은 절연막이 종래기술에 의한 것 처럼 셀 및 주변회로영역 전체에 형성하지 않고 주변회로 영역에 비해 절대면적이 작은 셀 영역에만 한정하여 형성한다. 이에 따라 반도체기판에 형성되는 폴리머성 물질의 양은 종래에 비해 매우 작으므로 본 발명에 의한 기생 커패시터 형성을 방지하는 반도체장치의 평탄화 방법은 셀 영역에서의 기생 커패시터가 형성되는 것을 방지할 수 있음은 물론 종래 기술에서 발생되는 열적불안정을 최소화 하여 후 공정을 종래보다 안정적으로 진행할 수 있다. 또한, 주변회로영역에서는 상기 폴리머가 완전히 제거되므로 부착력 및 하지막과의 열 팽창계수 차이에 의한 제2 절연막의 리프팅(lifting) 위험이 없을 뿐만 아니라 산소 플라즈마공정에서의 크랙(crack) 형성위험도 제거할 수 있다.The present invention is formed by forming an insulating film such as a polymer or polyimide having a low dielectric constant not only in the cell and the peripheral circuit region as in the prior art but in the cell region having an absolute area smaller than the peripheral circuit region. Accordingly, since the amount of the polymeric material formed on the semiconductor substrate is very small as compared with the prior art, the planarizing method of the semiconductor device for preventing formation of parasitic capacitors according to the present invention can prevent formation of parasitic capacitors in the cell region The thermal instability generated in the conventional technique can be minimized, and the post-process can be performed more stably than before. In addition, since the polymer is completely removed in the peripheral circuit region, there is no lifting risk of the second insulating film due to the difference in the adhesion and the thermal expansion coefficient between the underlying film and the underlying film, and the risk of crack formation in the oxygen plasma process is eliminated .
Description
본 발명은 기생 커패시터 형성을 방지하는 반도체장치의 평탄화 방법에 관한 것으로서, 특히 저 유전상수를 갖는 유전물질을 사용하여 미세패턴사이에 형성되는 기생 커패시터의 형성을 방지하는 반도체장치의 평탄화 방법이다.The present invention relates to a method of planarizing a semiconductor device to prevent formation of parasitic capacitors, and more particularly, to a method of planarizing a semiconductor device that prevents the formation of parasitic capacitors formed between fine patterns using a dielectric material having a low dielectric constant.
반도체기술의 발전에 따른 반도체장치의 고 집적화는 반도체장치의 제조공정의 많은 부분에 변화를 가져오고 있다. 예를 들면, 박막 형성공정에서는 고 집적화에 따라 박막의 두께가 더욱 얇아지고 패턴의 사이즈도 더욱 작아져서 공정이 더욱 복잡해지고 있다. 아울러 박막 형성에 반드시 있어야 하는 사진식각공정도 고 집적화에 따라 더욱 미세한 박막을 패터닝하기 위해 i라인보다 더 짧은 파장의 광을 사용하고 있다.The high integration of semiconductor devices due to the development of semiconductor technology has led to many changes in the manufacturing process of semiconductor devices. For example, in the thin film formation step, the thickness of the thin film becomes thinner and the size of the pattern becomes smaller with higher integration, and the process becomes more complicated. In addition, the photolithography process, which must be used for thin film formation, uses light of shorter wavelength than the i-line to pattern thinner films with higher integration.
한편, 반도체기판 상에 형성되는 패턴은 형성되는 영역에 따라 공정의 복잡성들 패턴형성의 제한에 차이가 있다. 즉, 반도체기판에서 셀 영역과 주변회로 영역에 형성되는 라인과 스페이스(Line adn Space)의 경우 셀 영역보다는 주변회로 영역에서 훨씬 넓게 형성된다. 따라서 상당한 고 집적화에서도 주변회로영역에서는 그 형성 공정이 셀 영역보다는 상대적으로 쉽다. 고 집적화에 따라 반도체기판의 셀 영역에 형성되는 패턴이 관심의 주 대상이 되는데, 이와 같은 이유는 셀 영역에 패턴을 형성하는 공정이 주변회로영역보다는 더 복잡하고 더 많은 문제점을 내포하고 있기 때문이다. 이와 같은 문제점들은 궁극적으로는 반도체장치의 고집적화에 의한 것이다. 이들 문제점들 중의 하나는 반도체기판에 형성되는 패턴 자체보다는 이들 패턴간의 미세화와 관련된 것으로 상세한 설명을 위해 첨부된 도면을 참조한다.On the other hand, the pattern formed on the semiconductor substrate has a limitation in process complexity and pattern formation according to the region to be formed. That is, in the case of a line and a space (Line adn Space) formed in the cell region and the peripheral circuit region in the semiconductor substrate, it is formed much wider in the peripheral circuit region than in the cell region. Therefore, in the peripheral circuit region, the formation process is relatively easier than in the cell region, even with considerable integration. The pattern formed in the cell region of the semiconductor substrate due to the high integration is the main object of interest because the process of forming the pattern in the cell region is more complicated and involves more problems than the peripheral circuit region . These problems ultimately result from the high integration of semiconductor devices. One of these problems is related to refinement between these patterns rather than the pattern formed on the semiconductor substrate, for a detailed description, reference is made to the attached drawings.
도 1 내지 도 3은 종래 기술에 의한 반도체장치의 평탄화 방법을 단계별로 나타낸 도면들이다. 도 1은 도전성 패턴(12)을 형성하는 단계이다. 구체적으로, 반도체기판(10)을 셀 영역과 주변회로 영역으로 구분한 다음, 전면에 도전성 물질을 형성한 다음 사진식각공정을 진행하여 셀 및 주변회로영역에 도전성 패턴(12)을 형성한다. 반도체장치의 고 집적화는 주로 셀 영역에 해당하므로 셀 영역에 형성되는 도전성 패턴(12)의 밀도는 주변회로 영역보다 훨씬 높다. 따라서 도전성 패턴(12)은 동일하더라도 셀 영역에 형성되는 도전성 패턴(12)간의 간격은 주변회로영역보다 훨씬 좁다.FIGS. 1 to 3 are views showing steps of a conventional planarizing method of a semiconductor device. Fig. 1 is a step of forming the conductive pattern 12. Fig. Specifically, the semiconductor substrate 10 is divided into a cell region and a peripheral circuit region. Then, a conductive material is formed on the entire surface, and then a photolithography process is performed to form the conductive pattern 12 in the cell and the peripheral circuit region. Since the high integration of the semiconductor device mainly corresponds to the cell region, the density of the conductive pattern 12 formed in the cell region is much higher than the peripheral circuit region. Therefore, even if the conductive patterns 12 are the same, the distance between the conductive patterns 12 formed in the cell region is much narrower than the peripheral circuit region.
계속해서 도전성 패턴(12)을 후 공정에서 보호하기 위해 도전성 패턴(12)을 포함하는 반도체기판(10) 전면에 제1 절연막(14)을 형성한다. 제1 절연막(14)으로는 화학기상증착(Chemical Vapor Deposition:이하, CVD라 한다) 법으로 형성하는 실리콘 산화막(SiO2)을 사용한다. 제1 절연막(14)의 형성으로 인해 셀 영역에서의 도전성 패턴(12)사이의 간격은 더욱 작아진다.The first insulating film 14 is formed on the entire surface of the semiconductor substrate 10 including the conductive pattern 12 in order to protect the conductive pattern 12 in the subsequent step. As the first insulating film 14, a silicon oxide film (SiO 2) formed by a chemical vapor deposition (hereinafter referred to as CVD) method is used. The spacing between the conductive patterns 12 in the cell region is further reduced due to the formation of the first insulating film 14. [
도 2는 제2 절연막(16)을 형성하는 단계이다. 구체적으로는 평탄화층을 형성하는 단계이다. 도 1의 결과물 전면에 도전층 패턴(12)사이를 채우는 제2 절연막(16)을 형성한다.2 is a step of forming the second insulating film 16. In FIG. Specifically, it is a step of forming a planarization layer. A second insulating film 16 filling between the conductive layer patterns 12 is formed on the entire surface of the resultant structure of FIG.
상술한 바와 같이 셀 영역에서는 패턴이 고 집적화로 형성된다. 따라서 도전성 패턴(12)사이의 간격은 좁아지고 이 결과 도전성 패턴(12)과 그 사이의 스페이스에 채워지는 제2 절연막으로 구성되는 기생 커패시턴스가 형성되는 경우가 발생된다. 따라서 기생 캐피서턴스가 형성되는 것을 방지하기 위해 제2 절연막(16)을 통상적으로 사용되는 절연막보다 낮은 유전 상수를 갖는 유전물질로 형성된 유전막(이하, 저 유전막이라 한다)으로 형성한다. 널리 사용되고 있는 것은 저 유전막으로는 폴리머(ploymer) 또는 폴리이미드(polyimide)계열의 유전막으로 3.0정도의 유전상수를 갖는다.As described above, in the cell region, the pattern is formed with high integration. As a result, a gap between the conductive patterns 12 becomes narrow, and as a result, a parasitic capacitance formed of the conductive pattern 12 and a second insulating film filled in the space therebetween is formed. Therefore, in order to prevent parasitic capacitance from being formed, the second insulating film 16 is formed of a dielectric film (hereinafter, referred to as a low dielectric film) formed of a dielectric material having a dielectric constant lower than that of a commonly used insulating film. What is widely used is a dielectric film of a polymer type or a polyimide type having a dielectric constant of about 3.0 as a low dielectric film.
도 3은 평탄화 공정을 실시하는 단계이다. 구체적으로 제2 절연막(도 2의 16)의 전면을 평탄화하는데, 화학기계적 폴리싱(Chemical Mechanical Ploishing:이하, CMP라 한다)방법이나 에치 백(etch-back)을 사용한다. 이결과 도전성 패턴의 상부에서 형성된 제2 절연막(도 2의 16)은 완전히 제거되고 도전성 패턴(12)사이의 스페이스에만 제2 절연막 패턴(16a)이 형성된다.3 is a step of performing a planarization process. Specifically, a chemical mechanical polishing (CMP) method or an etch-back method is used for planarizing the entire surface of the second insulating film 16 (see FIG. 2). The second insulating film 16 (see FIG. 2) formed on the upper portion of the conductive pattern is completely removed and the second insulating film pattern 16a is formed only in the space between the conductive patterns 12.
상술한 바와 같이 종래 기술에 의한 반도체장치의 평탄화 방법에서는 셀 및 주변회로 영역구분 없이 도전층 패턴사이에 저 유전막인 제2 절연막이 형성되는데, 제2 절연막으로는 폴리머나 폴리이미드계열의 물질막을 사용하고 있다. 그런데, 폴리머나 폴리이미드 계열의 저 유전막은 열적으로 불안정하여 후 공정을 진행하는데 제약을 준다. 또한, 부착력 및 하지막과의 열 팽창계수차이에 의한 제2 절연막의 리프팅(lifting) 및 크랙(crack)이 발생된다. 특히 주변회로영역에서는 제2 절연막이 형성되는 영역이 넓기 때문에 열 팽창계수의 효과가 더욱 커지게 된다. 뿐만 아니라 후속 산소 플라즈마 공정에서 손상을 받아서 크랙이 발생되거나 저 유전특성을 잃어버려서 기생 커패시터가 재 형성되는 등의 문제점들이 있다.As described above, in the conventional method for planarizing a semiconductor device, a second insulating film, which is a low dielectric film, is formed between the conductive layer patterns without using the cell and the peripheral circuit region. The second insulating film uses a polymer film or a polyimide- . However, a polymer or a polyimide-based low-k dielectric film is thermally unstable, which restricts the subsequent process. Further, lifting and cracking of the second insulating film due to the difference in the thermal expansion coefficient between the adhesive force and the underlying film are generated. Particularly in the peripheral circuit region, since the region where the second insulating film is formed is wide, the effect of the thermal expansion coefficient is further increased. In addition, there is a problem that a crack is generated due to damage in a subsequent oxygen plasma process or a parasitic capacitor is re-formed due to loss of low dielectric properties.
따라서 본 발명의 목적은 상술한 종래 기술이 갖는 문제점들을 해결하기 위한 것으로서 셀 영역에만 폴리머나 폴리이미드 계열의 저 유전상수를 갖는 물질막을 사용하여 기생 커패시터 형성을 방지하는 반도체장치의 평탄화 방법을 제공함에 있다.It is therefore an object of the present invention to provide a planarization method of a semiconductor device for preventing the formation of parasitic capacitors by using a material film having a low dielectric constant of polymer or polyimide type only in a cell region have.
제1도 내지 제3도는 종래 기술에 의한 반도체장치의 평탄화 방법을 단계별로 나타낸 도면들이다.FIGS. 1 to 3 are views showing a step-by-step process for planarizing a semiconductor device according to the prior art.
제4도 내지 제8도는 본 발명의 제1 실시예에 의한 기생 커패시터 형성을 방지하는 반도체장치의 평탄화 방법을 단계별로 나타낸 도면들이다.FIGS. 4 to 8 are views showing steps of a planarizing method of a semiconductor device for preventing parasitic capacitor formation according to the first embodiment of the present invention.
제9도 내지 제13도는 본 발명의 제2 실시예에 의한 기생 커패시터 형성을 방지하는 반도체장치의 평탄화방법을 단계별로 나타낸 도면들이다.9 to 13 are views showing steps of a planarization method of a semiconductor device for preventing parasitic capacitor formation according to a second embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
10 : 반도체기판 12 : 도전성 패턴10: semiconductor substrate 12: conductive pattern
38 : 제2 절연막 42 : 제3 절연막38: second insulating film 42: third insulating film
44 : 제4 절연막44: fourth insulating film
상기 목적을 달성하기 위하여, 본 발명의 제1 실시예에 의한 기생 커패시터 형성을 방지하는 반도체장치의 평탄화 방법은 반도체기판을 셀 및 주변회로영역으로 구분한 다음 반도체기판 상에 도전성 패턴을 형성하는 제1 단계; 상기 도전성 패턴을 포함하는 반도체기판 전면에 제1 절연막을 형성하는 제2 단계; 상기 도전층 패턴사이를 채우는 플로우 특성을 갖는 제2 절연막을 상기 반도체기판 전면에 형성하는 제2 단계; 상기 셀 영역에서 상기 제2 절연막을 제거하는 제4 단계; 상기 제2 절연막이 제거된 셀 영역의 상기 도전층 패턴사이를 저유전상수를 갖는 제3 절연막으로 채우는 제5 단계; 및 상기 결과물 전면에 제4 절연막을 형성하는 제6 단계를 포함한다.In order to achieve the above object, a planarizing method of a semiconductor device for preventing parasitic capacitor formation according to the first embodiment of the present invention includes dividing a semiconductor substrate into a cell and a peripheral circuit region, and then forming a conductive pattern on the semiconductor substrate Stage 1; A second step of forming a first insulating layer on the entire surface of the semiconductor substrate including the conductive pattern; A second step of forming a second insulating film on the entire surface of the semiconductor substrate, the second insulating film having a flow characteristic to fill between the conductive layer patterns; A fourth step of removing the second insulating film in the cell region; A fifth step of filling a space between the conductive layers of the cell region from which the second insulating film is removed with a third insulating film having a low dielectric constant; And forming a fourth insulating film on the entire surface of the resultant structure.
상기 제4 단계는 (a) 상기 제2 절연막의 상기주변회로 영역에 형성된 부분을 마스킹하는 제1 포토레지스트 패턴을 상기 제2 절연막 상에 형성하는 단계; 및 (b) 상기 제1 포토레지스 트 패턴을 식각방지 마스크로 사용하여 상기 제2 절연막을 상기 제1 절연막을 식각저지층으로 하여 습식시각하는 단계를 더 포함한다.The fourth step may include: (a) forming a first photoresist pattern on the second insulating layer, the first photoresist pattern masking a portion of the second insulating layer formed in the peripheral circuit region; And (b) wet-visualizing the second insulating layer using the first photoresist pattern as an etch stop layer with the first insulating layer as an etch stop layer.
상기 제5 단계는 (c) 상기 제1 포토레지스트 패턴을 제거하는 단계; (d) 상기 결과물 전면에 상기 셀 영역의 상기 도전층 패턴사이를 채우는 제3 절연막을 형성하는 단계; 및 (e) 상기 제3 절연막을 상기 제1 절연막의 계면이 노출될 때 까지 평탄화하는 단계를 더 포함한다.The fifth step may include: (c) removing the first photoresist pattern; (d) forming a third insulating film on the entire surface of the resultant to fill the space between the conductive layer patterns of the cell region; And (e) planarizing the third insulating film until the interface of the first insulating film is exposed.
상기 제1 절연막은 CVD산화막으로 형성하는데, 예를 들면, 테오스(TEOS)를 실리콘(Si) 소오스로 사용하는 것이 바람직하며, 실리콘 산화막(SiO2), 불소 산화 실리콘막(SiOF) 및 질화막(Si3N4)으로 이루어진 일군중 선택된 어느 한 막으로 형성한다.The first insulating film is formed of a CVD oxide film. For example, TEOS is preferably used as a silicon (Si) source, and a silicon oxide film (SiO 2 ), a fluorine oxide silicon film (SiOF) to form a film of any one selected from a group consisting of Si3N 4).
상기 제2 절연막은 스핀 온 글래스(Spin On Glass:이하, SOG라 한다)막 또는 SOG 막과 동일한 플로우 특성을 갖는 물질막을 형성하는데, 상기 SOG막의 경우는 무기계열의 SOG막을 사용하는 것이 바람직하다.The second insulating film forms a material film having the same flow characteristics as a spin-on glass (SOG) film or an SOG film. In the case of the SOG film, an inorganic SOG film is preferably used.
상기 제3 절연막은 3.9이하의 유전상수를 갖는 막으로 형성하며, 스핀 코팅(Spin Coating) 및 CVD방식으로 형성할 수 있다. 예를 들면, 폴리머막, 폴리이미드막 및 SOG류막으로 이루어진 일군중 선택된 어느 한 막으로 형성한다. 상기 제3 절연막을 형성하는 방법으로는 CVD방법을 사용한다.The third insulating film is formed of a film having a dielectric constant of 3.9 or less, and may be formed by spin coating or CVD. For example, a film selected from a group consisting of a polymer film, a polyimide film, and a SOG film. As the method of forming the third insulating film, a CVD method is used.
상기 제4 절연막은 층간절연막으로 사용할 목적으로 형성하는 것이며, CVD산화막을 형성한다.The fourth insulating film is formed for use as an interlayer insulating film, and forms a CVD oxide film.
상기 목적을 달성하기 위하여 본 발명의 제2 실시예에 의한 기생 커패시터 형성을 방지하는 반도체장치의 평탄화 방법은 반도체기판을 셀 및 주변회로영역으로 구분한 다음 반도체기판 상에 도전성 패턴을 형성하는 제1 단계; 상기 도전성 패턴을 포함하는 반도체기판 전면에 제1 절연막을 형성하는 제2 단계; 상기 도전성 패턴 사이를 채우는 저 유전상수를 갖는 제3 절연막을 상기 반도체기판 전면에 형성하는 제3 단계; 상기 주변회로 영역에서 상기 제3 절연막을 완전히 제거하는 제4 단계; 상기 제3 절연막이 제거된 상기 주변회로 영역의 도전층 패턴사이를 채우는 제5 절연막을 상기 반도체기판 전면에 형성하는 제5 단계; 및 상기 제5 절연막을 평탄화 하는 제6 단계를 포함한다.According to another aspect of the present invention, there is provided a method of planarizing a semiconductor device, the method comprising: dividing a semiconductor substrate into a cell and a peripheral circuit region; forming a conductive pattern on the semiconductor substrate; step; A second step of forming a first insulating layer on the entire surface of the semiconductor substrate including the conductive pattern; A third step of forming a third insulating film having a low dielectric constant filling between the conductive patterns on the entire surface of the semiconductor substrate; A fourth step of completely removing the third insulating film in the peripheral circuit region; A fifth step of forming a fifth insulating film on the entire surface of the semiconductor substrate, the fifth insulating film filling between the conductive layer patterns of the peripheral circuit region from which the third insulating film is removed; And a sixth step of planarizing the fifth insulating film.
상기 제2 실시예에서의 제4 단계는 (f) 상기 제3 절연막 전면을 상기 제1 절연막의 계면이 노출될 때 까지 평탄화하는 단계; (g) 상기 셀 영역을 마스킹하는 제2 포토레지스트 패턴을 상기 결과물 상에 형성하는 단계; (h) 상기 제2 포토레지스트 패턴을 식각방지 마스크로 사용하여 상기 주변회로영역에서 상기 제1 절연막의 계면이 노출될 때 까지 상기 결과물을 습식 식각하는 단계; 및 (i) 상기 제2 포토레지스트 패턴을 제거하는 단계를 더 포함한다.The fourth step in the second embodiment may include: (f) planarizing the entire surface of the third insulating film until the interface of the first insulating film is exposed; (g) forming a second photoresist pattern on the resultant to mask the cell region; (h) using the second photoresist pattern as an etch stop mask to wet-etch the resultant until the interface of the first insulating film is exposed in the peripheral circuit region; And (i) removing the second photoresist pattern.
상기 제1 절연막은 CVD산화막으로 형성하는데, 예를 들면, 테오스(TEOS)를 실리콘(Si) 소오스로 사용하는 것이 바람직하며, 실리콘 산화막(SiO2), 불소 산화 실리콘막(SiOF) 및 질화막(Si3N4)으로 이루어진 일군중 선택된 어느 한 막으로 형성한다.The first insulating film is formed of a CVD oxide film. For example, TEOS is preferably used as a silicon (Si) source, and a silicon oxide film (SiO 2 ), a fluorine oxide silicon film (SiOF) Si 3 N 4 ).
상기 제2 실시예에서의 상기 제3 절연막은 3.9이하의 유전상수를 갖는 막으로 형성하며, 스핀 코팅(Spin Coating) 및 CVD방식으로 형성한다.The third insulating film in the second embodiment is formed of a film having a dielectric constant of 3.9 or less and is formed by spin coating and CVD.
상기 제3 절연막은 폴리머막, 폴리이미드막 및 SOG류막으로 이루어진 일군중 선택된 어느 한 막으로 형성한다.The third insulating film is formed of one selected from the group consisting of a polymer film, a polyimide film, and a SOG film.
상기 제5 절연막은 평탄화를 목적으로 형성하는 막이며, 플로우 특성을 갖는 SOG막 또는 CVD산화막으로 형성할 수 있다. 상기 제5 절연막의 평탄화는 SOG막을 코팅하여 1차적으로 결과물을 평탄화한 다음 그 전면에 CVD산화막을 형성하는 방법, CVD산화막을 두껍게 형성한 다음 그 전면에 희생산화막을 덮고 에치 백하는 방법 및 CVD산화막을 형성한 다음 그 전면을 CMP하는 방법으로 평탄화 하는 방법중 선택된 어느 한 방법을 사용한다.The fifth insulating film is a film formed for the purpose of planarization, and may be formed of an SOG film or a CVD oxide film having flow characteristics. The fifth insulating film may be planarized by a method of forming a CVD oxide film on the entire surface by first coating the SOG film and planarizing the resulting product, a method of forming a thick oxide film on the entire surface of the oxide film, And then flattening the entire surface by a CMP method.
본 발명은 반도체기판의 셀 영역에 형성되는 도전성 패턴사이에만 저 유전상수를 갖는 물질인 폴리머 또는 폴리이미드 계열의 물질막을 채워서 칩내에서 폴리머 양을 최소화한다. 이에 따라 셀 영역에서의 기생 커패시터가 형성되는 것을 방지할 수 있음은 물론 종래 기술에서 발생되는 열적불안정을 최소화 하여 후 공정을 종래보다 안정적으로 진행할 수 있다. 또한, 주변회로영역에서는 상기 폴리머가 완전히 제거되므로 부착력 및 하지막과의 열 팽창계수 차이에 의한 제2 절연막의 리프팅(lifting) 위험이 없을 뿐만 아니라 산소 플라즈마공정에서의 크랙(crack) 형성위험도 제거할 수 있다.The present invention minimizes the amount of polymer in the chip by filling the material film of the polymer or polyimide series which is a material having a low dielectric constant only between the conductive patterns formed in the cell region of the semiconductor substrate. Accordingly, it is possible to prevent parasitic capacitors from being formed in the cell region, as well as to minimize the thermal instability generated in the prior art, and to postpone the process more stably than before. In addition, since the polymer is completely removed in the peripheral circuit region, there is no lifting risk of the second insulating film due to the difference in the adhesion and the thermal expansion coefficient between the underlying film and the underlying film, and the risk of crack formation in the oxygen plasma process is eliminated .
이하, 본 발명의 실시예에 의한 기생 커패시터 형성을 방지하는 반도체장치의 평탄화 방법을 첨부된 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a planarization method of a semiconductor device for preventing parasitic capacitor formation according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
아래의 도면을 설명하는 과정에서 종래 기술의 설명에 사용된 참조번호와 동일한 참조번호는 동일한 부재를 나타낸다.The same reference numerals as those used in the description of the prior art in the process of describing the drawings below represent the same members.
도 4 내지 도 8은 본 발명의 제1 실시예에 의한 기생 커패시터 형성을 방지하는 반도체장치의 평탄화 방법을 단계별로 나타낸 도면들이고, 도 9 내지 도 13은 본 발명의 제2 실시예에 의한 기생 커패시터 형성을 방지하는 반도체장치의 평탄화 방법을 단계별로 나타낸 도면들이다.FIGS. 4 to 8 are views showing steps of a planarization method of a semiconductor device for preventing parasitic capacitor formation according to the first embodiment of the present invention. FIGS. 9 to 13 are cross- FIG. 1 is a view showing a step-by-step method for planarizing a semiconductor device for preventing formation of a semiconductor device.
먼저, 도 4 내지 도 8을 참조하여 제1 실시예를 설명한다. 도 4는 제2 절연막을 형성하는 단계이다. 구체적으로 반도체기판(10)을 셀 영역과 주변회로 영역으로 구분한다. 셀 영역에는 보다 많은 패턴이 형성된다 따라서 주변회로 영역보다는 패턴의 집적도가 훨씬 높다. 상기 셀 및 주변회로영역이 구분된 반도체기판(10) 상에 도전성 패턴(12)을 형성한다. 도면을 참조하면, 상술한 바와 같이 셀 영역에 형성되는 상기 도전성 패턴(12)의 수는 상기 주변회로 영역에 형성되는 패턴의 수보다 많다. 따라서 셀 영역에 형성되는 상기 도전성 패턴(12)사이의 간격은 매우 좁다. 반대로 주변회로 영역에서는 상기 셀 영역에 형성되는 도전성 패턴(12)과 동일한 패턴이 형성되는데, 간격만은 상기 셀 영역보다 훨씬 넓게 형성된다.First, a first embodiment will be described with reference to Figs. 4 to 8. Fig. 4 is a step of forming a second insulating film. Specifically, the semiconductor substrate 10 is divided into a cell region and a peripheral circuit region. More patterns are formed in the cell region. Therefore, the degree of pattern integration is much higher than in the peripheral circuit region. The conductive pattern 12 is formed on the semiconductor substrate 10 in which the cell and the peripheral circuit region are separated. Referring to the drawings, the number of the conductive patterns 12 formed in the cell region is greater than the number of patterns formed in the peripheral circuit region as described above. Therefore, the interval between the conductive patterns 12 formed in the cell region is very narrow. Conversely, in the peripheral circuit region, the same pattern as that of the conductive pattern 12 formed in the cell region is formed, and only the space is formed much wider than the cell region.
상기 도전성 패턴(12)의 예로는 게이트전극이 될 수 있다. 계속해서 상기 도전성 패턴(12)을 포함하는 결과물 전면에 제1 절연막(14)을 형성한다. 상기 제1 절연막(14)이 형성되더라도 상기 셀 영역에서의 상기 도전층 패턴(12)사이에는 다른 물질이 채워질 정도의 공간이 있어야 한다. 상기 제1 절연막(14)은 CVD산호막으로 형성하는데, 예를들면, 테오스(TEOS)를 실리콘(Si) 소오스로 사용하는 것이 바람직하며, 실리콘 산화막(SiO2), 불소산화 실리콘막(SiOF) 및 질화막(Si3N4)으로 이루어진 일군중 선택된 어느 한 막으로 형성한다. 상기 제1 절연막(14) 전면에는 상기 도전층 패턴(12)사이를 채우는 제2 절연막(38)을 형성한다. 상기 제2 절연막(38)은 SOG막 또는 SOG막과 동일한 플로우 특성을 갖는 물질막으로 형성하는데, 상기 SOG막의 경우는 무기계열의 SOG막을 사용하는 것이 바람직하다.An example of the conductive pattern 12 may be a gate electrode. Subsequently, a first insulating layer 14 is formed on the entire surface of the resultant structure including the conductive pattern 12. Even if the first insulating layer 14 is formed, a space must be formed between the conductive layer patterns 12 in the cell region to fill other materials. The first insulating film 14 is formed of a CVD coral film. For example, it is preferable to use TEOS as a silicon source, and a silicon oxide film (SiO 2 ), a fluorine oxide silicon film ) And a nitride film (Si 3 N 4 ). A second insulating layer 38 filling the space between the conductive layer patterns 12 is formed on the entire surface of the first insulating layer 14. The second insulating film 38 is formed of a material film having the same flow characteristics as the SOG film or SOG film. In the case of the SOG film, it is preferable to use an inorganic SOG film.
도 5는 주변회로 영역을 마스킹하는 제1 포토레지스트 패턴(40)을 형성하는 단계이다. 구체적으로, 상기 제2 절연막(도 4의 38)의 전면을 에치-백 또는 CMP방법으로 상기 제1 절연막(14)의 계면이 노출될 때 까지 실시한다. 이 결과 상기 셀 및 주변회로영역에서는 상기 도전성 패턴(12)의 사이에만 상기 제2 절연막(도 4의 38)이 남게 되는데, 이하, 이를 제2 절연막 패턴(38a)이라 한다. 상기 각 도전성 패턴(12) 사이에 상기 제2 절연막 패턴(38a)이 형성되어 있는 결과물 전면에 포토레지스트를 도포한 다음, 패터닝하여 상기 셀 영역은 노출시키되 상기 주변회로 영역은 마스킹하는 형태의 제1 포토레지스트 패턴을 형성한다.5 is a step of forming a first photoresist pattern 40 for masking the peripheral circuit region. Specifically, the entire surface of the second insulating film (38 in FIG. 4) is etched-back or CMP until the interface of the first insulating film 14 is exposed. As a result, in the cell and the peripheral circuit region, the second insulating film (38 in FIG. 4) remains only between the conductive patterns 12, which will be referred to as a second insulating film pattern 38a. A photoresist is applied to the entire surface of the resultant structure in which the second insulating film pattern 38a is formed between the conductive patterns 12 and then patterned to expose the cell region and mask the peripheral circuit region Thereby forming a photoresist pattern.
도 6은 상기 셀 영역에 있는 상기 제2 절연막 패턴(도 5의 38a)을 제거하는 단계이다. 구체적으로, 상기 제1 포토레지스트 패턴(40)을 식각방지 마스크로 하여 상기 결과물 전면을 상기 셀 영역에서 상기 제1 절연막(14)의 계면이 노출될 때 까지 습식식각한다. 상기 SOG막은 상기 제1 절연막(14)과 식각선택성이 우수하므로 상기 습식식각 결과 상기 셀 영역에서 상기 도전층 패턴(12) 사이에 있는 상기 제2 절연막 패턴(38a)는 완전히 제거된다. 이때, 상기 제1 절연막(14)은 거의 식각되지 않는다.6 is a step of removing the second insulating film pattern (38a in FIG. 5) in the cell region. Specifically, using the first photoresist pattern 40 as an etch stop mask, the entire surface of the resultant product is wet etched until the interface of the first insulating film 14 is exposed in the cell region. Since the SOG film has an excellent etching selectivity with respect to the first insulating film 14, the second insulating film pattern 38a between the conductive layer patterns 12 in the cell region is completely removed as a result of the wet etching. At this time, the first insulating film 14 is hardly etched.
도 7은 저 유전상수를 갖는 제3 절연막(42)을 형성하는 단계이다. 구체적으로, 상기 결과물에서 상기 제1 포토레지스트 패턴(40)을 제거한다. 이어서 상기 결과물 전면에 상기 세 영역의 도전성 패턴(12)사이를 채우는 제3 절연막(42)을 형성한다. 상기 제3 절연막(42)은 3.9이하의 유전상수를 갖는 막으로 형성하며, 스핀 코팅(Spin Coating) 및 CVD방식으로 형성할 수 있다. 예를 들면, 폴리머(polymer)막, 폴리이미드막 및 SOG류막으로 이루어진 일군중 선택된 어느 한 막으로 형성한다. 상기 제3 절연막(420을 형성하는 방법으로는 CVD방법을 사용한다.7 is a step of forming a third insulating film 42 having a low dielectric constant. Specifically, the first photoresist pattern 40 is removed from the resultant structure. Next, a third insulating film 42 filling the space between the conductive patterns 12 is formed on the entire surface of the resultant product. The third insulating film 42 is formed of a film having a dielectric constant of 3.9 or less, and may be formed by spin coating or CVD. For example, a film selected from a group consisting of a polymer film, a polyimide film, and a SOG film. A CVD method is used as the method for forming the third insulating film 420. [
도 8은 층간절연막으로 사용되는 제4 절연막(44)을 형성하는 단계이다. 구체적으로, 상기 제3 절연막(도 7의 42)의 전면을 에치 백 또는 CMP방법으로 평탄화하여 상기 주변회로 영역에서는 완전히 제거하고 상기 셀 영역에서는 상기 도전성 패턴(12) 사이에만 남긴다. 상기 셀 성역의 도전성 패턴(12)사이에 남아 있는 상기 제3 절연막(도 7의 42)을 이하, 제3 절연막 패턴(42a)이라한다. 계속해서 상기 제2 및 제3 절연막 패턴(38a, 42a)과 상기 도전성 패턴(12)으로 평탄화된 결과물 전면에 CVD산화먹으로 형성되는 제4 절연막(44)을 형성한다.8 is a step of forming a fourth insulating film 44 used as an interlayer insulating film. Specifically, the entire surface of the third insulating film (42 in FIG. 7) is planarized by an etch back or CMP method so as to be completely removed in the peripheral circuit region, and is left only between the conductive patterns 12 in the cell region. The third insulating film (42 in Fig. 7) remaining between the conductive patterns 12 in the cell area is hereinafter referred to as a third insulating film pattern 42a. A fourth insulating film 44 is formed on the entire surface of the resultant planarized by the second and third insulating film patterns 38a and 42a and the conductive pattern 12 and formed by CVD oxidation.
상술한 바와 같이 상기 본 발명의 제1 실시예에 의한 기생 커패시타 형성을 방지하는 반도체장치의 평탄화 방법에서는 셀 영역에만 상기 저 유전상수를 갖는 물질층이 형성되고 상기 주변회로 영역에는 전혀 형성되지 않는다.As described above, in the planarization method of the semiconductor device for preventing parasitic capacitor formation according to the first embodiment of the present invention, the material layer having the low dielectric constant is formed only in the cell region and not formed in the peripheral circuit region .
다음으로 본 발명의 제2 실시예에 의한 기생 커패시터 형성을 방지하는 반도체장치의 평탄화 방법을 도 9 내지 도 13을 참조하여 상세하게 설명한다.Next, a planarizing method of a semiconductor device for preventing parasitic capacitor formation according to a second embodiment of the present invention will be described in detail with reference to FIGS. 9 to 13. FIG.
도 9는 제1 절연막(14)을 형성하는 단계이다. 구체적으로 반도체기판(10)을 셀 영역과 주변회로 영역으로 구분한다. 상기 셀 및 주변회로영역이 구분된 반도체기판(10) 상에 도전성 패턴(12)을 형성한다. 셀 영역에 형성되는 상기 도전성 패턴(12)의 수는 상기 주변회로 영역에 형성되는 패턴의 수보다 많다. 따라서 셀 영역에 형성되는 상기 도전성 패턴(12)사이의 간격은 매우 좁다. 반대로 주변회로 영역에서는 상기 셀 영역에 형성되는 도전성 패턴(12)과 동일한 패턴이 형성되는데, 간격만은 상기 셀 영역보다 훨씬 넓게 형성된다. 상기 도전성 패턴(12)의 예로는 게이트전극이 될 수 있다. 계속해서 상기 도전성 패턴(12)을 포함하는 결과물 전면에 제1 절연막(14)을 형성한다. 상기 제1 절연막(14)이 형성되더라도 상기 셀 영역에서의 상기 도전층 패턴(12)사이에는 다른 물질이 채워질 정도의 공간이 있어야 한다. 상기 제1 절연막(14)은 CVD산화막으로 형성하는데, 예를 들면, 테오스(TEOS)를 실리콘(Si) 소오스로 사용하는 것이 바람직하며, 실리콘 산화막(SiO2), 불소 산화 실리콘막(SiOF) 및 질화막(Si3N4)으로 이루어진 일군중 선택된 어느 한 막으로 형성한다.9 is a step of forming the first insulating film 14. As shown in FIG. Specifically, the semiconductor substrate 10 is divided into a cell region and a peripheral circuit region. The conductive pattern 12 is formed on the semiconductor substrate 10 in which the cell and the peripheral circuit region are separated. The number of the conductive patterns 12 formed in the cell region is larger than the number of patterns formed in the peripheral circuit region. Therefore, the interval between the conductive patterns 12 formed in the cell region is very narrow. Conversely, in the peripheral circuit region, the same pattern as that of the conductive pattern 12 formed in the cell region is formed, and only the space is formed much wider than the cell region. An example of the conductive pattern 12 may be a gate electrode. Subsequently, a first insulating layer 14 is formed on the entire surface of the resultant structure including the conductive pattern 12. Even if the first insulating layer 14 is formed, a space must be formed between the conductive layer patterns 12 in the cell region to fill other materials. The first insulating film 14 is formed of a CVD oxide film. For example, it is preferable to use TEOS as a silicon source, and a silicon oxide film (SiO 2 ), a fluorine oxide silicon film (SiOF) And a nitride film (Si 3 N 4 ).
도 10은 제3 절연막(42)을 형성하는 단계이다. 구체적으로 상기 도전성 패턴(12)사이를 채우는 저 유전상수를 갖는 물질층인 제3 절연막(42)을 상기 제1 절연막(14) 전면에 형성한다. 상기 제3 절연막(42)은 3.9이하의 유전상수를 갖는 막으로 형성하며, 스핀 코팅(Spin Coating) 및 CVD방식으로 형성할 수 있다. 예를 들면, 폴리머막, 폴리이미드막 및 SOG류막으로 이루어진 일군중 선택된 어느 한 막으로 형성한다. 상기 제3 절연막(42)을 형성하는 방법으로 CVD방법을 사용한다.10 is a step for forming the third insulating film 42. In FIG. Specifically, a third insulating film 42, which is a material layer having a low dielectric constant filling between the conductive patterns 12, is formed on the entire surface of the first insulating film 14. The third insulating film 42 is formed of a film having a dielectric constant of 3.9 or less, and may be formed by spin coating or CVD. For example, a film selected from a group consisting of a polymer film, a polyimide film, and a SOG film. As the method of forming the third insulating film 42, a CVD method is used.
도 11은 셀 영역을 한정하는 제2 포토레지스트 패턴(46)을 형성하는 단계이다. 구체적으로, 상기 제3 절연막(42) 전면을 에치 백 또는 CMP방법으로 평탄화한다. 상기 평탄화 공정은 상기 제1 절연막(140의 계면이 노출될 때 까지 실시한다. 이 결과 상기 제3 절연막(제10도의 42)은 상기 도전성 패턴(12) 사이에만 남게 되는데, 이하, 제3 절연막 패턴(42a)이라한다. 이후 결과물 전면에 포토레지스트를 도포한 다음 패터닝하여 셀 영역을 마스킹하는 제2 포토레지스트 패턴(46)을 형성한다.11 is a step of forming a second photoresist pattern 46 defining a cell region. Specifically, the entire surface of the third insulating film 42 is planarized by etch back or CMP. The planarization process is performed until the interface of the first insulation film 140 is exposed. As a result, the third insulation film (42 in FIG. 10) remains only between the conductive patterns 12, A photoresist is applied on the entire surface of the resultant product, and then patterned to form a second photoresist pattern 46 for masking the cell region.
도 12는 주변회로 영역에서 상기 제3 절연막 패턴(42a)을 제거하는 단계이다. 구체적으로, 상기 제2 포토레지스트 패턴(46)을 식각방지 마스크로 사용하여 상기 결과물을 습식식각한다. 상기 습식식각은 상기 제1 절연막(14)의 계면이 노출될 때까지 실시한다. 이 결과 상기 주변회로 영역에서 상기 도전성 패턴(12) 사이에 형성되어 있는 상기 제3 절연막 패턴(도 11의 42a)이 완전히 제거된다.12 is a step of removing the third insulating film pattern 42a in the peripheral circuit region. Specifically, the second photoresist pattern 46 is used as an etching-resistant mask to wet-etch the resultant. The wet etching is performed until the interface of the first insulating film 14 is exposed. As a result, the third insulating film pattern 42a (FIG. 11) formed between the conductive patterns 12 in the peripheral circuit region is completely removed.
도 13은 제5 절연막(48)을 형성하는 단계이다. 구체적으로, 상기 제2 포토레지스트 패턴(46)을 제거한다. 이어서, 상기 주변회로 영역에 형성된 도전성 패턴(12)사이를 채우는 제5 절연막(48)을 상기 결과물 전면에 두껍게 형성한다. 이어서 상기 제5 절연막(48)을 평탄화한다. 상기 제5 절연막(48)의 평탄화는 상기 제5 절연막(48)으로서 SOG막을 코팅하여 1차적으로 결과물을 평탄화한 다음 그 전면에 CVD산화막을 형성하는 방법, 상기 제5 절연막(48)으로 CVD산화막을 두껍게 형성한다음 그 전면에 희생산화막을 덮고 에치 백하는 방법 및 상기 제5 절연막(48)으로 CVD산화막을 형성한 다음 그 전면을 CMP방법을 사용하여 평탄화 하는 방법중 선택된 어느 한 방법을 사용한다.13 is a step of forming the fifth insulating film 48. [ Specifically, the second photoresist pattern 46 is removed. Next, a fifth insulating film 48 filling between the conductive patterns 12 formed in the peripheral circuit region is formed thick on the entire surface of the resultant structure. Then, the fifth insulating film 48 is planarized. The fifth insulating film 48 may be planarized by a method in which an SOG film is coated as the fifth insulating film 48 to planarize the resultant product and then a CVD oxide film is formed on the entire surface thereof. A method in which a sacrificial oxide film is formed on the entire surface and etched back, and a method in which a CVD oxide film is formed using the fifth insulating film 48 and then the entire surface is planarized using a CMP method is used .
제1 실시예에서는 주변회로 영역을 한정하는 포토레지스트 패턴을 사용하였지만, 상기 제2 실시예에 의한 기생 커패시터 형성을 방지하는 반도체장치의 평탄화 방법에서는 저 유전상수를 갖는 절연막을 먼저, 반도체기판 전면에 형성한 다음 셀 영역을 한정하는 포토레지스트 패턴을 사용하여 결과물을 습식식각하여 상기 저 유전상수를 갖는 절연막이 형성되는 영역을 상기 셀 영역으로 한정한다.In the first embodiment, the photoresist pattern defining the peripheral circuit region is used. In the planarizing method of the semiconductor device for preventing the parasitic capacitor formation according to the second embodiment, the insulating film having the low dielectric constant is first formed on the semiconductor substrate The resultant is wet-etched by using a photoresist pattern defining a cell region to be formed, thereby defining a region where the insulating film having the low dielectric constant is formed is defined as the cell region.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.It is obvious that the present invention is not limited to the above embodiments and that many modifications can be made by those skilled in the art within the technical scope of the present invention.
본 발명은 저 유전상수를 갖는 폴리머 또는 폴리이미드와 같은 절연막이 종래기술에 의한 것 처럼 셀 및 주변회로영역 전체에 형성하지 않고 주변회로 영역에 비해 절대면적이 작은 셀 영역에만 한정하여 형성한다. 따라서 반도체기판에 형성되는 폴리머성 물질의 양은 종래에 비해 매우 작아진다.The present invention is formed by forming an insulating film such as a polymer or polyimide having a low dielectric constant not only in the cell and the peripheral circuit region as in the prior art but in the cell region having an absolute area smaller than the peripheral circuit region. Therefore, the amount of the polymeric substance formed on the semiconductor substrate is much smaller than that in the conventional art.
결과적으로 본 발명에 의한 기생 커패시터 형성을 방지하는 반도체장치의 평탄화 방법은 셀 영역에서의 기생 커패시터가 형성되는 것을 방지할 수 있음은 물론 종래 기술에서 발생되는 열적불안정을 최소화 하여 후공정을 종래보다 안정적으로 진행할 수 있다. 또한, 주변회로영역에서는 상기 폴리머가 완전히 제거되므로 부착력 및 하지막과의 열 팽창계수 차이에 의한 제2 절연막의 리프팅(lifting)위험이 없을 뿐만 아니라 산소 플라즈마공정에서의 크랙(crack) 형성위험도 제거할 수 있다.As a result, the flattening method of the semiconductor device for preventing the formation of parasitic capacitors according to the present invention can prevent the formation of parasitic capacitors in the cell region, minimize the thermal instability generated in the prior art, . In addition, since the polymer is completely removed in the peripheral circuit region, there is no lifting risk of the second insulating film due to the difference in the adhesion and the thermal expansion coefficient between the underlying film and the underlying film, and the risk of crack formation in the oxygen plasma process is eliminated .
Claims (12)
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960031030A KR980012082A (en) | 1996-07-29 | 1996-07-29 | Planarizing method of semiconductor device preventing formation of parasitic capacitor |
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| KR1019960031030A KR980012082A (en) | 1996-07-29 | 1996-07-29 | Planarizing method of semiconductor device preventing formation of parasitic capacitor |
Publications (1)
| Publication Number | Publication Date |
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| KR980012082A true KR980012082A (en) | 1998-04-30 |
Family
ID=66250039
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|---|---|---|---|
| KR1019960031030A KR980012082A (en) | 1996-07-29 | 1996-07-29 | Planarizing method of semiconductor device preventing formation of parasitic capacitor |
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| Country | Link |
|---|---|
| KR (1) | KR980012082A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100607820B1 (en) * | 2004-12-29 | 2006-08-02 | 동부일렉트로닉스 주식회사 | Method for Manufacturing Inter Metal Dielectrics of Semiconductor Devices |
| KR100638743B1 (en) * | 2000-08-31 | 2006-10-27 | 주식회사 하이닉스반도체 | Method for manufacturing capacitor |
| KR100685618B1 (en) * | 2000-12-09 | 2007-02-22 | 주식회사 하이닉스반도체 | Methoe for fabricating of semiconductor device |
| KR100687856B1 (en) * | 2000-12-02 | 2007-02-27 | 주식회사 하이닉스반도체 | Method for planation of Semiconductor Device |
-
1996
- 1996-07-29 KR KR1019960031030A patent/KR980012082A/en not_active Application Discontinuation
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|---|---|---|---|---|
| KR100638743B1 (en) * | 2000-08-31 | 2006-10-27 | 주식회사 하이닉스반도체 | Method for manufacturing capacitor |
| KR100687856B1 (en) * | 2000-12-02 | 2007-02-27 | 주식회사 하이닉스반도체 | Method for planation of Semiconductor Device |
| KR100685618B1 (en) * | 2000-12-09 | 2007-02-22 | 주식회사 하이닉스반도체 | Methoe for fabricating of semiconductor device |
| KR100607820B1 (en) * | 2004-12-29 | 2006-08-02 | 동부일렉트로닉스 주식회사 | Method for Manufacturing Inter Metal Dielectrics of Semiconductor Devices |
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