KR100599439B1 - 리프레쉬 특성을 향상시킬 수 있는 디램 소자 제조 방법 - Google Patents
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Abstract
본 발명은 DRAM 소자의 리프레쉬 특성을 향상시킬 수 있는 DRAM 소자 제조 방법에 관한 것으로, 실리콘 기판 내의 접합쪽으로 확산되는 수소 이온의 양 또는 실리콘 기판 상부에 형성되는 Ti막의 두께를 조절하여 DRAM 소자의 리프레쉬 특성을 향상시키는데 그 특징이 있다.
DRAM, 리프레쉬, 수소, 실리콘 기판, 접합, 금속배선, Ti막
Description
도1은 페시베이션층을 이루는 USG막을 형성하는 과정에서 주입되는 SiH4양에 따른 불량비트 수의 변화를 보이는 그래프,
도2는 페시베이션층 형성 공정에서의 SiH4양과 금속배선을 이루는 Ti층의 두께에 따른 불량비트 수의 변화를 보이는 그래프,
도3a 및 도3b는 본 발명의 일실시예에 따른 DRAM 소자 제조 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
30: 반도체 기판 31: 게이트 전극
32: 접합영역 33: 폴리층간산화막
34, 35: BPSG막
본 발명은 반도체 메모리 소자 제조 방법에 관한 것으로, 특히 DRMA 소자의 리프레쉬 특성 향상 방법에 관한 것이다.
현재 반도체 메모리 소자는 크게 읽기/쓰기(read/write) 메모리와 읽기 전용 메모리(ROM)로 구분할 수 있다. 특히 읽기/쓰기 메모리는 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 스태틱램(static RAM)으로 나뉘어진다. DRAM은 1개의 트랜지스터(transistor)와 1개의 캐패시터가 단위 셀(unit cell)을 이루어 집적도에서 가장 앞서고 있는 소자이다.
DRAM 동작이 다른 메모리 소자의 동작과 다른 점은 데이터 유실을 방지하기 위하여 주기적으로 데이터를 유지시키는 작업이 필요하다. 이러한 동작을 리프레쉬(refresh) 동작이라 한다.
리프레쉬 동작은 센스 증폭기(sense amplifier)가 셀(cell)의 데이터를 읽어(read) 다시 원래의 값을 쓰는(write) 작업이다. 셀에 저장된 데이터(stored signal)가 읽혀질 수 있을 때까지의 시간을 보유시간(retention time)이라고 하는데 보유시간이 감소하면 리프레쉬 주기(refresh cycle)가 짧아지고 전력소모량이 증가하며 속도가 떨어진다. 따라서, 보유시간이 길면 대체로 리프레쉬 특성이 양호하다고 볼 수 있다.
보유시간에 영향을 미치는 인자들은 셀 캐패시터 용량의 크기, 누설전류량, 접합 캐패시턴스(junction capacitance)의 크기, 비트라인(bit line) 캐패시턴스의 크기, 공급전압(supply voltage) 크기, 스위치 버퍼(switch buffer)에 의한 잡음(noise) 등 매우 많은 원인이 복잡하게 얽혀 있다.
그러므로, 리프레쉬 특성 저하의 주요원인이 되는 구성요소의 문제점을 파악하여 리프레쉬 특성 향상을 이룬다는 것은 매우 어려운 실정이다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 DRAM 소자의 리프레쉬 특성을 보다 향상시킬 수 있는 DRAM 소자 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 접합영역을 포함한 소정의 하부구조 형성이 완료된 실리콘 기판 상에 층간절연막을 형성하는 제1 단계; 상기 층간절연막 내에 수소 이온을 주입하여 상기 접합영역 내에 수소이온을 확산시키는 제2 단계; 및 상기 층간절연막 상부에 금속배선을 형성하는 과정에서 150 Å 미만 두께의 Ti막 접착막을 형성하는 제3 단계를 포함하는 DRAM 소자 제조 방법을 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 접합영역을 포함한 소정의 하부구조 형성이 완료된 실리콘 기판 상에 층간절연막을 형성하는 제1 단계; 상기 층간절연막 내에 수소 이온을 주입하여 상기 접합영역 내에 수소이온을 확산시키는 제2 단계; 상기 제3 단계가 완료된 전체 구조 상에 제1 BPSG막을 형성하는 제3 단계; 상기 제1 BPSG막을 선택적으로 식각하여 상기 실리콘 기판을 노출시키는 콘택홀을 형성하는 제4 단계; 상기 콘택홀을 통하여 상기 실리콘 기판과 접하는 전도막 패턴을 형성하는 제5 단계; 상기 제5 단계가 완료된 전체 구조 상에 제2 BPSG막을 형성하는 제6 단계; 상기 제2 BPSG막 내에 수소를 이온주입하는 제7 단계; 열처리하는 제8 단계; 및 상기 제2 BPSG막 상부에 금속배선을 형성하는 과정에서 150 Å 미만 두께의 Ti막 접착막을 형성하는 제9 단계를 포함하는 DRAM 소자 제조 방법을 제공한다.
DRAM 소자의 금속배선에서 접착막으로 사용되는 웨팅층(wetting layer)인 Ti막의 두께가 얇을수록 리프레쉬 특성이 향상됨을 실험결과로부터 알 수 있다. 또한, 리프레쉬 특성은 상기 금속배선 상부의 페시베이션층(passivation layer)을 이루는 USG(undoped silicate glass)막을 형성하는 과정에서 SiH4 증착소스의 유량에도 의존함을 알 수 있다.
첨부된 도면 도1 및 도2를 참조하여 본 발명에 따른 DRAM 소자의 리프레쉬 특성 향상을 위한 기술적 배경을 상세히 설명한다. 참고로, 도1 및 도2는 'Y-March' 리프레쉬 측정법으로 192 msec 내지 32 msec로 시간을 변화시키면서 비트불량을 측정한 결과이다.
도1은 고밀도 플라즈마(high density plasma) 조건에서 SiH4를 이용하여 DRAM 소자의 페시베이션층을 이룰 USG막을 형성할 경우, SiH4양에 따른 불량비트의 변화를 보이는 그래프이다. 도1에서 'BL'은 SiH4과 O2가 주입되지 않은 조건, 'SR-3', 'SR-4' 및 'SR-5'은 SiH4/O2 비가 'SR-1'과 'SR-2'의 경우가 비교할 때 가장 낮은 조건이고, 'SR-3', 'SR-4' 및 'SR-5' 세 가지 경우는 SiH4/O2 비가 모두 동일하고 그 중 SR-3은 인가 전력이 가장 큰 조건이다.
즉, SiH4/O2 비와 인가전력이 모두 클수록 불량 비트수가 줄어드는 경향을 볼 수 있다.
도1은 각 조건에 따라 페시베이션층이 형성된 2개 웨이퍼의 불량비트 수를 보이고 있다.
도2는 페시베이션층 형성 공정에서의 SiH4양과 금속배선을 이루는 Ti층의 두께에 따른 불량비트의 변화를 보이는 그래프이다. 도2에서 도면부호 'B'는 'A'와 동일하게 500 Å 두께의 Ti층을 형성하는 조건 즉, 'C'와 'D'에 비해 얇은 Ti층을 형성하고, SiH4/O2 비가 많은 즉, Si-H 본드가 많은 조건이다. 'C'와 'D'는 Ti층의 두께가 800 Å으로서, 'A'와 'B'에 비해 두껍게 형성된 조건에서 'C'의 SiH4/O2 비는 'A'와 같고, 'D'의 SiH4/O2 비는 'B'와 같다. 즉, 'D'의 조건이 Si-H 본드수가 많다. 도 2 역시 각 조건에 따라 페시베이션층이 형성된 2개의 웨이퍼의 불량비트 수를 보이고 있다.
도1 그리고 도2의 'A' 와 'B' 조건과 'C'와 'D' 조건에 따른 불량비트 결과의 비교로부터 동일한 두께의 Ti막이 형성될 경우 SiH4 주입에 따라 불량비트가 적 어지는 것을 알 수 있고, 도2의 'A' 와 'C' 조건, 'B'와 'D' 조건에 따른 불량비트 결과의 비교로부터 Ti막이 상대적으로 얇게 형성될 경우 불량비트 수가 적음을 알 수 있다.
페시베이션층을 이루는 USG막을 형성하는 과정에서 실리콘 기판 쪽으로 인가되는 바이어스 전압(bias potential)이 구동력(driving force)으로 작용하여 실리콘 기판 내의 접합(junction)으로 확산하고, 접합으로 확산된 수소 원자 또는 이온은 댕글링 본드(dangling bond)와 결합하고, 접합 내에 존재하는 결함을 제거하는 역할을 하게 된다. 이러한 이유로 USG막 증착시 반응가스인 SiH4의 양을 증가시키면 수소 이온의 확산양도 증가하여 리프레쉬 특성이 개선되는 것으로 생각된다.
그리고, 금속배선의 접착막으로 사용되는 Ti막은 접합쪽으로 확산해가는 수소이온을 흡착하는 역할을 한다. 따라서, Ti막의 두께를 얇게 할수록 흡착되는 수소 양이 적기 때문에 보다 많은 양의 수소를 접합쪽으로 확산시킬 수 있다.
한편, USG막 증착 도중 웨이퍼에 인가되는 바이어스 전압을 증가시킬 경우에도 현저한 리프레쉬 특성 향상을 얻을 수 있으며, 2300 W 이상의 바이어스 전압에서는 리프레쉬 특성은 일정해진다.
본 발명은 전술한 바와 같이 실리콘 기판 내의 접합쪽으로 확산되는 수소 이온의 양 또는 실리콘 기판 상부에 형성되는 Ti막의 두께를 조절하여 DRAM 소자의 리프레쉬 특성을 향상시키는데 그 특징이 있다.
이하, 첨부된 도면 도3a 및 도3b를 참조하여 본 발명의 실시예에 따른 DRAM 소자 제조 방법을 설명한다.
먼저, 도3a에 도시한 바와 같이 폴리실리콘 게이트 전극(31) 양단의 실리콘 기판(30) 내에 접합영역(32)을 형성하고, 전체 구조 상에 약 500 Å 두께의 폴리층간산화막(interpoly oxide)(33)을 형성한 다음, 폴리층간산화막(33) 내에 5E15/㎠ 내지 1.0E16/㎠의 수소 이온(H+)을 3 KeV 미만의 에너지로 주입한다.
다음으로, 도3b에 도시한 바와 같이 폴리층간산화막(33) 상에 제1 BPSG(borophospho silicate glass)막(34)을 형성하고 제1 BPSG막(34)을 선택적으로 식각하여 상기 실리콘 기판(30)을 노출시키는 콘택홀을 형성한 다음, 콘택홀을 통하여 상기 실리콘 기판(30)과 접하는 폴리실리콘 패턴(35)을 형성한다. 상기 제1 BPSG막(34) 내에도 수소 이온이 주입된다.
이어서, 전체 구조 상에 2000 Å 내지 15000 Å 두께의 제2 BPSG막(36)을 형성하고 500 ℃ 내지 1000 ℃ 온도에서 열처리를 실시한 다음, DRAM 소자의 리프레쉬 특성 향상을 위하여 상기 제2 BPSG막(36) 내에 5E15/㎠ 내지 2.0E17/㎠의 수소 이온을 170 KeV 내지 190 KeV로 주입하고, 퍼니스(furnace)를 이용한 열처리 또는 급속열처리(rapid thermal process)를 실시한다.
상기 제1 BPSG막(34) 또는 상기 제2 BPSG막(35)은 3번 이하로 나누어 증착하여 형성한다.
이후, 금속배선을 형성하는 과정에서 접착막인 Ti막을 스퍼터링(sputtering) 또는 화학기상증착법(chemical vapor deposition)으로 증착한다. 이때, Ti막의 균일도 향상을 위해 수소가스를 첨가하기도 한다. 상기 Ti막은 150 Å 두께로 증착한다. 이러한 두께는 통상 형성하는 두께(200 Å ) 보다 얇은 두께이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다한 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 DRAM 소자 제조 공정에서 절연막에 수소 이온을 주입하거나, 금속배선의 접착력 향상을 위한 Ti막을 얇게 형성함으로써 리프레쉬 주기(cycle)의 증가를 얻을 수 있으며, 전력소모량을 감소시킬 수 있고 속도를 향상시킬 수 있으며 비트불량을 감소시킬 수 있다.
Claims (5)
- DRAM 소자 제조 방법에 있어서,접합영역을 포함한 소정의 하부구조 형성이 완료된 실리콘 기판 상에 층간절연막을 형성하는 제1 단계;상기 층간절연막 내에 수소 이온을 주입하여 상기 접합영역 내에 수소이온을 확산시키는 제2 단계; 및상기 층간절연막 상부에 금속배선을 형성하는 과정에서 150 Å 미만 두께의 Ti막 접착막을 형성하는 제3 단계를 포함하는 DRAM 소자 제조 방법.
- DRAM 소자 제조 방법에 있어서,접합영역을 포함한 소정의 하부구조 형성이 완료된 실리콘 기판 상에 층간절연막을 형성하는 제1 단계;상기 층간절연막 내에 수소 이온을 주입하여 상기 접합영역 내에 수소이온을 확산시키는 제2 단계;상기 제3 단계가 완료된 전체 구조 상에 제1 BPSG막을 형성하는 제3 단계;상기 제1 BPSG막을 선택적으로 식각하여 상기 실리콘 기판을 노출시키는 콘택홀을 형성하는 제4 단계;상기 콘택홀을 통하여 상기 실리콘 기판과 접하는 전도막 패턴을 형성하는 제5 단계;상기 제5 단계가 완료된 전체 구조 상에 제2 BPSG막을 형성하는 제6 단계;상기 제2 BPSG막 내에 수소를 이온주입하는 제7 단계;열처리하는 제8 단계; 및상기 제2 BPSG막 상부에 금속배선을 형성하는 과정에서 150 Å 미만 두께의 Ti막 접착막을 형성하는 제9 단계를 포함하는 DRAM 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제2 단계에서,상기 층간절연막 내에 5E15/㎠ 내지 1.0E16/㎠의 수소 이온을 3 KeV 미만의 에너지로 주입하는 것을 특징으로 하는 DRAM 소자 제조 방법.
- 제 2 항에 있어서,상기 제6 단계에서 2000 Å 내지 15000 Å 두께의 제2 BPSG막을 형성하고,상기 제7 단계에서 상기 제2 BPSG 막 내에 5E15/㎠ 내지 2.0E17/㎠의 수소 이온을 170 KeV 내지 190 KeV로 주입하는 것을 특징으로 하는 DRAM 소자 제조 방 법.
- 제 4 항에 있어서,상기 제3 단계 후,상기 제1 BPSG막 내에 수소 이온을 주입하는 제10 단계를 더 포함하는 것을 특징으로 하는 DRAM 소자 제조 방법.
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