KR100593908B1

KR100593908B1 - 수정발진기

Info

Publication number: KR100593908B1
Application number: KR1020040037134A
Authority: KR
Inventors: 정찬용
Original assignee: 삼성전기주식회사
Priority date: 2004-05-25
Filing date: 2004-05-25
Publication date: 2006-06-30
Also published as: KR20050112214A

Abstract

본 발명은 수정발진기에 관한 것으로, 수정편; 상기 수정편이 실장되는 캐비티를 구비하고, 상부가 개방된 캐비티를 리드로서 밀폐하며, 상기 수정편과 전기적으로 연결되는 다수의 하부연결단자를 하부면에 형성하도록 다수의 세라믹시트가 적층된 수정편조립체; 상기 수정편조립체의 하부연결단자와 서로 대응하여 전기적으로 연결되는 상부연결단자를 상부면에 다수개 형성하고, 하부면에 하부단자패드를 다수개 형성한 한 IC칩: 및 상기 IC칩의 하부단자패드와 일대일 대응되어 플립칩본딩되는 상부단자패드를 상부면에 다수개 형성하고, 메인기판과 전기적으로 연결되는 다수의 외부단자를 하부면에 형성하도록 다수의 세라믹시트가 적층된 칩조립체;를 포함하여 구성된다.

본 발명에 의하면, 소형화된 IC칩의 크기에 맞추어 수정편이 실장된 수정편조립체를 IC칩의 상부면에 샌드위치식으로 적층하여 제품의 소형화및 슬림화를 도모할 수 있다.

수정발진기, 수정편, IC칩, 세라믹시트, 플립칩본딩, 캐비티, 금속범프

Description

수정발진기{A CRYSTAL OSCILLATOR}

도 1은 종래기술에 따른 수정발진기의 종단면도로써,

(a)는 수정편과 IC칩이 조립체의 캐비티내에 동시에 구비된 경우

(b)는 수정편과 IC칩이 조립체의 상,하부캐비티에 각각 구비된 경우

(c)는 수정편과 IC칩이 두개의 조립체에 각각 구비된 경우

도 2는 본 발명에 따른 수정발진기의 사시도이다.

도 3은 본 발명에 따른 수정발진기의 분해사시도이다.

도 4는 본 발명에 따른 수정발진기의 종단면도이다.

* 도면의 주요부분에 대한 부호의 설명 *

101 : 수정편 102 : IC칩

102a : 상부연결단자 102b : 하부단자패드

110 : 수정편조립체 111,112,121,122 : 세라믹시트

115 : 하부연결단자 117 : 리드

120 ...... 칩조립체 123 : 상부단자패드

125 : 접촉단자 127 : 외부단자

C : 캐비티 B : 금속범프

본 발명은 수정발진기에 관한 것으로, 보다 상세히는 소형화된 IC칩의 크기에 맞추어 수정편이 실장된 수정편조립체를 IC칩의 상부면에 샌드위치식으로 적층하여 제품의 소형화및 슬림화를 도모할 수 있는 수정발진기에 관한 것이다.

일반적으로 수정발진기는 압전현상을 이용하여 수정을 발진하기 위한 IC칩, 디스크리트(discrete)부품을 포함하여 발진주파수를 발생시키는 장치이다.

이러한 수정발진기는 안정된 주파수를 얻을 수 있어 컴퓨터, 통신기기의 발진회로에 사용되어지며, 한단계 더 응용된 전압조정형 수정발진기(VCXO), 온도보상형 수정발진기(TCXO), 항온조정형 수정발진기(OCXO)등의 제품은 보다 세밀하게 주파수 조정을 가능하게 하며, 이와 같은 이유로 모든신호의 기준이 되는 핵심부품으로서 사용되기도 한다.

최근에 정보통신과 디지털기술의 발전으로 높은 주파수 영역에서 사용되고, 빠른 데이터 처리속도 및 새로운 재료, 부품 및 모듈, 기판에 대한 수요가의 요구가 커지고 있는 실정이며, 특히 이동통신 부품의 경우, 소형화, 다중밴드화, 고주파화 추세에 따라 수정발진기의 소형화, 고집적화 및 고주파화한 구조가 요구되고 있다.

이러한 수정발진기는 0.024CC(5.0mm(L)*3.2mm(W)*두께1.5mm(T))가 주류를 이루고 있으나, 휴대폰의 소형화및 다기능화 추세에 맞추어 부품의 소형화가 가속됨에 따라 길이, 폭 및 두께가 짧고, 좁아지며, 얇아진 0.008CC(3.2mm(L)*2.5mm(W)*1.0mm(T)) 및 0.005CC(2.5mm(L)*2.0mm(W)*1.0mm(T))제품이 주류를 이루고 있으며, 이를 위해서 수정발진기부품의 소형화 및 제조공법의 혁신, 경박단소화가 실현되어야 하는 것이다.

종래 수정발진기(10)는 도 1(a)에 도시한 바와같이, 다수의 세라믹시트를 적층하여 하나의 캐비티(C)를 형성하는 조립체(15)를 구성하고, 상기 조립체(15)의 캐비티(C)내에 수정편(11)과 IC칩(13)을 동시에 실장하고, 개방된 상부가 리드(17)에 의해 밀폐된 조립체(15)는 기판(P)상에 탑재되는 것이다.

그러나, 이러한 구조의 수정발진기(10)는 제품구현이 용이하다는 장점이 있는 반면에 하단측 IC칩(13)의 탑재시 유발되는 이물질이 상단측 수정편(11)을 오염시키고, 제조공정상 분리하여 진행하기 곤란한 문제점이 있었다.

또한, 종래의 또다른 수정발진기(20)는 도 1(b)에 도시한 바와같이, 다수의 세라믹시트를 적층하여 상,하부에 두개의 캐비티(C1)(C2)를 각각 형성하는 조립체(25)를 구성하고, 상기 조립체(25)의 캐비티(C1)(C2)내에 수정편(21)과 IC칩(23)을 각각 실장하며, 상기 수정편(21)이 실장되는 상부측 캐비티(C1)는 리드(17)에 의해 밀폐되고, 상기 IC칩(23)이 실장되는 하부측 캐비티(C2)는 상기 조립체(25)가 기판(P)상에 탑재되면서 밀폐되는 구조를 갖는 것이다.

그러나, 이러한 수정발진기(20)는 제품구현및 공정진행이 용이하고, 수정편(21)의 오염을 방지할 수 있는 장점이 있는 반면에, 하부측 캐비티(C2)내에 실장되는 IC칩(23)의 크기가 상기 캐비티(C2)에 의해서 제한되는 문제점이 있었다.

그리고, 도1(c)는 또다른 형태의 종래 수정발진기(30)를 도시한 것으로써, 이는 다수의 세라믹시트를 적층하여 캐비티(C1)(C2)를 갖는 수정편, 칩조립체(35a)(35b)를 각각 구성하고, 상기 수정편,칩조립체(35a)(35b)의 각 캐비티(C1)(C2)내에 수정편(31)과 IC칩(33)을 각각 실장하며, 상기 수정편(31)이 실장되는 수정편조립체(35a)의 개방된 상부는 리드(37)에 의해 밀폐되고, 상기 IC칩(33)이 실장되는 칩조립체(35b)의 개방된 상부는 상기 수정편조립체(35a)에 의해 밀폐되는 구조를 갖는 것이다.

그러나, 이러한 종래 수정발진기(30)도 제품구현및 공정진행이 용이하고, 수정편(21)의 오염을 방지할 수 있는 장점이 있는 반면에, 칩조립체(35b)의 캐비티(C2)내에 실장되는 IC칩(33)의 크기가 상기 캐비티(C2)에 의해서 제한되는 문제점이 있었다.

즉, 상기한 구성을 갖는 종래 수정발진기(10)(20)(30)는 IC칩(13)(23)(33)을 실장할 수 있도록 X,Y축으로 밀폐된 외벽에 의해서 캐비티(cavity)를 형성하게 되는데, 상기 캐비티를 구성하는 외벽두께는 최소 0.3mm 이상 확보해야만 한다.

이러한 경우, 수정발진기의 소형화 설계시 IC칩의 크기도 수정발진기의 소형화비율에 맞추어 상대적으로 축소해야만 하는데, 다양한 회로및 기억부가 집적된 IC칩을 소형화하는데 한계가 있고, 무리한 소형화시 IC칩의 기능이 저하되는 문제점을 초래하였다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해소하기 위하여 제안된 것으로써,그 목적은 소형화된 IC칩의 크기에 맞추어 제품의 소형화및 슬림화를 도모할 수 있는 수정발진기를 제공하고자 한다.

상기와 같은 목적을 달성하기 위한 기술적인 구성으로써, 본 발명은,

수정편;

상기 수정편이 실장되는 캐비티를 구비하고, 상부가 개방된 캐비티를 리드로서 밀폐하며, 상기 수정편과 전기적으로 연결되는 다수의 하부연결단자를 하부면에 형성하도록 다수의 세라믹시트가 적층된 수정편조립체 ;

상기 수정편조립체의 하부연결단자와 서로 대응하여 전기적으로 연결되는 상부연결단자를 상부면에 다수개 형성하고, 하부면에 하부단자패드를 다수개 형성한 한 IC칩:

상기 IC칩의 하부단자패드와 일대일 대응되어 플립칩본딩되는 상부단자패드를 상부면에 다수개 형성하고, 메인기판과 전기적으로 연결되는 다수의 외부단자를 하부면에 형성하도록 다수의 세라믹시트가 적층된 칩조립체;를 포함하는 수정발진기를 제공한다.

바람직하게는 상기 수정편조립체의 하부연결단자와 상기 IC칩의 상부연결단자는 납땝부를 매개로 납땜연결된다.

바람직하게는 상기 수정편조립체와 상기 IC칩사이는 상기 하부연결단자와 상부연결단자를 서로 전기적으로 연결하도록 도전성 에폭시본드로서 연결된다..

바람직하게는 상기 IC칩과 칩조립체사이는 열경화성 에폭시로서 채워져 언더필된다.

바람직하게는 상기 칩조립체의 외부측면에는 적어도 하나이상의 접촉단자부 형성한다.

바람직하게는 상기 칩조립체의 하부면에는 적어도 하나이상의 접촉단자를 형성한다.

바람직하게는 상기 수정편, 칩조립체의 각변의 길이는 상기 IC칩의 각변의 길이와 대략적으로 동일하거나 크게 구비된다.

이하, 본 발명에 대하여 보다 상세히 설명한다.

도 2는 본 발명에 따른 수정발진기의 사시도이고, 도 3은 본 발명에 따른 수정발진기의 분해사시도이며, 도 4는 본 발명에 따른 수정발진기의 종단면도이다.

본 발명의 수정발진기(100)는 도 2 내지 4에 도시한 바와같이, IC칩(I)이 내장되는 캐비티(20a)를 형성하는 외벽중 일부를 제거하고, 이를 몰딩재로서 대체하여 부품의 소형화설계에 맞추어 IC칩의 부피를 줄이지 않으면서 부품의 소형화를 도모할 수 있는 것으로사, 이러한 수정발진기(100)는 수정편(101), 수정편조립체(110), IC칩(102)및 칩조립체(120)로 구성된다.

그리고, 본 발명에 의해 구성되는 수정발진기(100)의 구조는 전압조정형 수정발진기(VCXO), 온도보상형 수정발진기(TCXO), 항온조정형 수정발진기(OCXO)등에 선택적으로 적용가능한 것으로 이해되어야 한다.

즉, 상기 수정편(110)은 외부로부터 인가되는 교면전위에 의해 기계적인 진동이 발생되고, 고유의 공진주파수에서 최대 진폭으로 진동을 하는 진동소자이며, 이러한 수정편(101)의 표면에는 전극패턴(101a)이 형성되어 있으며, 일단부에는 상기 전극패턴(101a)을 상기 수정편조립체(110)에 전기적으로 연결하기 위한 단자부(101b)가 형성되어 있다.

그리고, 상기 수정편조립체(110)는 상기 수정편(101)이 실장되는 캐비티(C)를 밀폐하는 리드(lid)(117)와, 적어도 2개이상의 세라믹시트(111)(112)로 구성되며, 상기 수정편조립체(110)의 하부면에는 상기 수정편(101)과 전기적으로 연결되는 하부연결단자(115)를 다수개 형성한다.

여기서, 상기 세라믹시트는 사전에 설정된 회로패턴(미도시)이 상부면에 인쇄된 제 1세라믹시트(111)와, 그 외측 테두리를 따라 적층되는 사각틀형상으로 구비되어 적층시 오목한 내부공간인 캐비티(C)를 형성하는 제 2세라믹시트(112)로 구성되며, 상기 리드(117)는 상기 수정편(101)이 실장되는 캐비티(C)를 외부와 완전히 차단하면서 내부의 환경을 항상 일정하게 유지하도록 상기 제 2세라믹시트(112)의 상부면에 접합되는 덮개부재이다.

또한, 상기 IC칩(102)은 다양한 회로부및 기억부가 집적설계된 칩부품으로써, 상부면에는 상기 수정편조립체(110)의 하부연결단자(115)와 서로 일대일 대응하여 전기적으로 연결되는 상부연결단자(102a)를 복수개 형성한다.

상기 수정편조립체(110)의 하부연결단자(115)와 상기 IC칩(102)의 상부연결단자(102a)는 납땝부(S)를 매개로 납땜연결되는 것이 바람직하며, 상기 수정편조립체(110)의 하부면과 상기 IC칩(102)의 상부면사이의 간격은 50㎛정도가 되도록 상기 납땜부(S)에 의해서 규제된다.

그리고, 상기 수정편조립체(110)의 하부면과 상기 IC칩(102)의 상부면사이는 상기 하부연결단자(115)와 상부연결단자(102a)를 서로 전기적으로 연결할 수 있도록 도전성 에폭시본드로 연결되어도 좋다.

여기서, 일대일 대응하는 수정편조립체(110)의 하부연결단자(115)와 IC칩(102)의 상부연결단자(102a)사이에서 전원을 인가하고, 발진신호의 처리는 다음과 같다.

즉, 상기 칩조립체(120)하부면의 외부단자(127)을 통해 메인기판(P)로부터 전원이 인가되면, 세라믹시트(121)(122)의 회로패턴에 연결을 통해 발진회로를 포함하고 있는 IC칩(102)을 동작시키게 된다. 이때, IC칩(102)의 상부연결단자(102a)를 통해 수정편조립체(110)의 하부연결단자(115)를 통해 50mW의 발진동작전력(Drive Level)이 인가되고, 발진된 신호는 다시 수정편조립체(110)의 하부연결단자(115)를 통해 IC칩(102)의 상부연결단자(102a)를 경유하여, 세라믹시트(121)(122)의 회로패턴이 연결된 칩조립체(120)의 하부면의 외부단자(127)을 통해 메인기판(P)로 발진신호를 출력하는 것이다.

한편, 메인기판(P)상에 탑재되는 칩조립체(120)는 다양한 회로패턴(미도시)이 인쇄된 사각판상의 세라믹시트(121)(122)가 적어도 2개이상 적층되어 구성되며, 그 하부면에는 상기 메인기판(P)과 전기적으로 연결되도록 다수의 외부단자(127)가 형성되어 있다.

이러한 외부단자(127)는 각각 데이터입출력용 단자(DIO), 칩셀렉용 단자(CS), 유틸용 단자(UTIL)및 클런신호용 단자(SCLK)로 구성된다.

그리고, 상기 칩조립체(120)의 상부면에는 상기 IC칩(102)의 하부면에 형성된 복수개의 하부단자패드(102b)를 상부면에 플립칩본딩(flip chip bonding)방식으로 연결하도록 복수개의 상부단자패드(123)가 형성되어 있다.

이러한 플립칩본딩연결은 상기 칩조립체(120)의 최상부 세라믹시트(122)에 형성된 상부단자패드(123)상에 금속범프(B)를 올려놓고, 상기 상부단자패드(123)와 일대일 대응하도록 상기 IC칩(102)의 하부면에 형성된 하부단자패드(102b)를 서로 접촉시킨 상태에서 상기 IC칩(102)을 일정세기의 가압력으로서 직하부로 가압하고, 300℃내외의 열원과 2W 이내로 230msec 동안 초음파와 열을 이용하여 상기 금속범프(B)를 경화시킴으로써 상기 칩조립체(120)상에 IC칩(102)을 실장할 수 있는 것이다.

이때, 상기 IC칩(102)과 칩조립체(120)사이에는 상기 금속범프(B)에 의해서 일정크기의 틈새가 형성되는바, 이들 사이의 틈새에는 열팽창계수차이에 기인하는 온도변화에 따른 상기 금속범프(B)의 스트레스를 완충하면서 상기 금속범프(B)에 가해지는 피로도(solder joint fatigue)를 줄이기 위해 열경화성 에폭시(thermosetting polymer)를 채워 넣어 언더필(underfill)한다.

또한, 상기 칩조립체(120)의 외부측면에는 상기 IC칩(102)의 기억부에 기록된 데이터를 갱신하거나 업데이트하고, 테스트할 수 있도록 적어도 하나이상의 접촉단자(125)를 형성하며, 이는 칩조립체(120)의 하부면에 적어도 하나이상 형성하여도 좋다.

그리고, 상기 수정편조립체(110)와 칩조립체(120)의 각 변의 길이는 이들사이에 구비되는 상기 IC칩(102)의 각 변의 길이보다 대략적으로 같거나 크게 형성되는 것이 바람직하며, 이에 따라 상기 IC칩(102)은 상기 수정편, 칩조립체(110)(120)의 외측으로 돌출되지 않게 되는 것이다.

상기한 구성을 갖는 수정발진기(100)는 수정편(101)이 실장되는 수정편조립체(110)를 상부부품으로 하고, 상기 IC칩(102)이 탑재되는 칩조립체(120)를 하부부품으로 하여 상하적층되는 구조로 조립완성된다.

먼저, 상기 수정편조립체(110)는 사각판상의 세라믹시트(111)상에 사면 테두리를 따라 적층되는 사각틀형상의 제 2세라믹시트(112)를 적층하여 캐비티(C)를 형성하고, 이에 수정편(101)을 실장한 다음, 상기 캐비티(C)의 개방된 상부는 최상부의 세라믹시트(112)상에 장착되는 리드(117)에 의해서 밀봉처리된다.

그리고, 상기 칩조립체(120)는 상부면에 패턴회로가 인쇄된 사각판상의 세라믹시트(121)(122)를 적층하여 구성하고, 상,하부면에는 상기 패턴회로와 전기적으로 연결되는 다수개의 상부단자패드(123)와 외부단자(127)가 형성되어 있다.

이에 따라, 상기 칩조립체(120)의 상부단자패드(123)상에 금속범프(B)를 올려놓고, 상기 상부단자패드(123)와 대응하는 하부면에 다수의 하부단자패드(102b)가 형성된 IC칩(102)을 플립칩본딩방식으로 상기 칩조립체(120)상에 탑재한다.

그리고, 상기 IC칩(102)과 칩조립체(120)사이의 틈새에는 열경화성 에폭시를 채워넣어 언더필함으로써 금속범프(B)의 손상을 방지하고, 패턴회로를 보호하도록 한다.

연속하여, 상기와 같이 수정편(101)이 실장된 수정편조립체(110)와 IC칩(102)이 상부면에 탑재된 칩조립체(120)는 상기 수정편조립체(110)를 상부부품으로 하고, 상기 칩조립체(120)를 하부부품으로 하여 상기 수정편조립체(110)의 하부면에 형성된 하부연결단자(115)와 상기 IC칩(102)이 상부면에 형성된 상부연결단자(102a)를 솔더링방식으로 납땜부(S)를 형성하여 수정발진기(100)를 제조완성한다.

상술한 바와같은 본 발명에 의하면, IC칩을 플립칩본딩방식으로 상부면에 탑 재한 칩조립체와, 수정편이 실장되는 수정편조립체를 상하적층하여 조립함으로써, 소형화설계된 IC칩의 크기에 맞추어 수정편조립체,칩조립체를 샌드위치식으로 상하적층할 수 있기 때문에, 휴대폰의 소형화에 따라 부품의 소형화및 슬림화에 탄력적으로 대응할 수 있다.

또한, 수정편조립체를 상부부품으로하고 칩조립체를 하부부품으로 하여 상하적층하는 기존의 양산설비를 그대로 사용함으로써, 부품의 설계변경에 따른 신규설비의 투자를 최소화하여 제조원가를 절감할 수있다.

본 발명은 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 청구범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도내에서 본 발명이 다양하게 개조 및 변화될수 있다는 것을 당업계에서 통상의 지식을 가진자는 용이하게 알수 있음을 밝혀두고자 한다.

Claims

수정편;

상기 수정편이 실장되는 캐비티를 구비하고, 상부가 개방된 캐비티를 리드로서 밀폐하며, 상기 수정편과 전기적으로 연결되는 다수의 하부연결단자를 하부면에 형성하도록 다수의 세라믹시트가 적층된 수정편조립체 ;

상기 수정편조립체의 하부연결단자와 서로 대응하여 전기적으로 연결되는 상부연결단자를 상부면에 다수개 형성하고, 하부면에 하부단자패드를 다수개 형성한 한 IC칩:

상기 IC칩의 하부단자패드와 일대일 대응되어 플립칩본딩되는 상부단자패드를 상부면에 다수개 형성하고, 메인기판과 전기적으로 연결되는 다수의 외부단자를 하부면에 형성하도록 다수의 세라믹시트가 적층된 칩조립체;를 포함함을 특징으로 하는 수정발진기.
제 1항에 있어서,

상기 수정편조립체의 하부연결단자와 상기 IC칩의 상부연결단자는 납땝부를 매개로 납땜연결됨을 특징으로 하는 수정발진기.
제 1항에 있어서,

상기 수정편조립체와 상기 IC칩사이는 상기 하부연결단자와 상부연결단자를 서로 전기적으로 연결하도록 도전성 에폭시본드로서 연결됨을 특징으로 하는 수정발진기.
제 1항에 있어서,

상기 IC칩과 칩조립체사이는 열경화성 에폭시로서 채워져 언더필됨을 특징으로 하는 수정발진기.
제 1항에 있어서,

상기 칩조립체의 외부측면에는 적어도 하나이상의 접촉단자를 형성함을 특징으로 하는 수정발진기.
제 1항에 있어서,

상기 칩조립체의 하부면에는 적어도 하나이상의 접촉단자를 형성함을 특징으로 하는 수정발진기.
제 1항에 있어서,

상기 수정편, 칩조립체의 각변의 길이는 상기 IC칩의 각변의 길이와 대략적으로 동일하거나 크게 구비됨을 특징으로 하는 수정발진기.