KR100580650B1 - 멀티 비트 자기 램과 그 제조 및 동작방법 - Google Patents

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Abstract

멀티 비트 자기 램 및 그 제조 및 동작 방법에 관해 개시되어 있다. 여기서 본 발명은 스위칭 소자, 상기 스위칭 소자에 연결된 자성 기록체, 상기 스위칭 소자와 상기 자성 기록체사이에 구비된 제1 자기장 발생수단 및 상기 자성 기록체에 연결된 제2 자기장 발생수단을 포함하되, 상기 자성 기록체는 자화방향이 고정된 핀드막과, 상기 핀드막 상에 순차적으로 적층된 제1 스페이서, 제1 자성막, 제2 스페이서 및 제2 자성막을 포함하되, 상기 제1 및 제2 자성막은 외부 자기장에 의해 자화 방향이 달라질 수 있는 자성막이고, 상기 핀드막, 제1 스페이서 및 제1 자성막으로 된 적층물의 최대 저항과 최소 저항의 차(△R1)와 상기 제1 자성막, 제2 스페이서 및 제2 자성막으로 된 적층물의 최대 저항과 최소 저항의 차(△R2)는 다른 것을 특징으로 하는 자기 램을 제공하고, 이러한 자기 램의 제조 및 동작 방법을 제공한다.

Description

멀티 비트 자기 램과 그 제조 및 동작방법{Multi-bit MRAM and methods of manufacturing and operating the same}
도 1은 본 발명의 실시예에 의한 멀티 비트 자기램의 단면도이다.
도 2는 도 1에 도시한 자기램의 자성 기록체를 확대한 단면도이다.
도 3 및 도 4는 외부 자기장에 대한 도 2에 도시한 자성 기록체에 구비된 자성막의 전자의 스핀 세차 운동을 예시하는 도면이다.
도 5는 도 2의 자성 기록체에 구비된 자성막의 전자의 스핀 세차 운동을 2차원으로 나타낸 진동 그래프이다.
도 6은 도 4에 도시한 스핀 세차 진동의 한 주기에 해당하는 시간동안 인가되는 외부 자기장에 대한 도 2의 자성 기록체에 구비된 자성막의 전자의 반응을 나타낸 그래프이다.
도 7은 도 4에 도시한 스핀 세차 진동의 반주기에 해당하는 시간동안 인가되는 외부 자기장에 대한 도 2의 자성 기록체에 구비된 자성막의 전자의 반응을 나타낸 그래프이다.
도 8은 도 2의 자성 기록체에 인가되는 외부 자기장의 이지 축(easy axis) 및 하드 축(hard axis) 방향의 자기장 펄스를 예시한 도면이다.
도 9는 이지 축에 대한 도 2의 자성 기록체에 구비된 제1 및 제2 자성막의 포화 자화(saturated magnetization)의 정렬 방향을 보여주는 사시도이다.
도 10은 도 2의 자성 기록체에 인가되는 이지 축 방향 자기장 펄스와 하드 축 방향 자기장 펄스의 비가 일정하게 유지되는 외부 자기장에 의한 이지 축에 대한 제1 및 제2 자성막의 포화 자화의 회전각 변화를 나타낸 그래프이다.
도 11은 2의 자성 기록체에 구비된 제1 및 제2 자성막의 포화 자화의 비와 상기 자성 기록체에 인가되는 하드 축 방향의 자기장 펄스(Hy)를 일정하게 유지하면서 상기 자성 기록체에 인가되는 이지 축 방향 자기장 펄스(Hx)를 변화시켰을 때, 이지 축에 대한 제1 및 제2 자성막의 포화 자화의 방향 변화를 나타낸 그래프이다.
도 12는 도 2의 자성 기록체를 포함하는 셀들로 이루어진 어레이에서 하드 축 방향 자기장 펄스(Hy)에 대한 선택되지 않은 셀의 자성 기록체에 구비된 제1 및 제2 자성막의 포화 자화의 반응을 나타낸 그래프이다.
도 13은 도 2의 자성 기록체를 포함하는 셀들로 이루어진 어레이에서 이지 축 방향 자기장 펄스(Hx)에 대한 선택되지 않은 셀의 자성 기록체에 구비된 제1 및 제2 자성막의 포화 자화의 반응을 나타낸 그래프이다.
도 14는 도 2의 자성 기록체를 포함하는 셀들로 이루어진 어레이에서 하드 축 방향의 자기장 펄스(Hy)의 세기와 이지 축 방향의 자기장 펄스(Hx)의 세기가 소정의 비를 이루고, 상기 이지 축 방향의 자기장 펄스의 지속 시간이 상기 하드 축 방향의 자기장 펄스의 지속 시간보다 긴 외부 자기장에 대한 선택된 셀의 자성 기록체에 구비된 제1 및 제2 자성막의 반응을 나타낸 그래프이다.
도 15는 도 2의 자성 기록체를 포함하는 셀들로 이루어진 어레이에서 하드 축 방향의 자기장 펄스(Hy)의 세기와 이지 축 방향의 자기장 펄스(Hx)의 세기가 동일하고, 상기 이지 축 방향의 자기장 펄스의 지속 시간이 상기 하드 축 방향의 자기장 펄스의 지속 시간보다 긴 외부 자기장에 대한 선택된 셀의 자성 기록체에 구비된 제1 및 제2 자성막의 반응을 나타낸 그래프이다.
도 16 내지 도 19는 도 1의 자기램의 자성 기록체가 가질 수 있는 네 가지 멀티 비트 데이터 기록 상태를 제1 및 제2 자성막의 자화 상태의 변화를 통해서 보여주는 도면들이다.
*도면의 주요부분에 대한 부호의 설명*
40:씨드층 42:피닝막
44:핀드막 46, 50:제1 및 제2 스페이서
48, 52:제1 및 제2 자성막 54:캡핑층
48a:Hy에 대한 제1 자성막의 포화 자화 반응 그래프
52a:Hy에 대한 제2 자성막의 포화 자화 반응 그래프
110, 100:제1 및 제2 적층물 S:자성 기록체
Hy, P1:하드 축 방향 자기장 펄스 Hx, P2:이지 축 방향 자기장 펄스
1. 발명의 분야
본 발명은 메모리 장치와 그 제조 및 동작방법에 관한 것으로써, 보다 자세하게는 멀티 비트 자기 램과 그 제조 및 동작 방법에 관한 것이다.
2. 관련 기술의 설명
자기램은 비자성층을 중심으로 그 상부와 하부에 각각 자성막을 구비하는 MTJ(Magnetic Tunneling Junction)층의 저항 특성이 상기 자성막의 자화 상태에 따라 달라지는 현상을 이용하는 차세대 불휘발성 메모리 장치의 하나이다.
상기 MTJ층에 구비된 자성막들의 자화 방향이 평행할 때, 상기 MTJ층의 저항은 상기 자성막들의 자화 방향이 반평행일 때보다 낮다.
이와 같이 자기램의 MTJ층에 포함된 자성막들의 상대적 자화 상태에 따라 상기 MTJ층의 저항이 달라지는 사실을 이용하여 상기 MTJ층에 비트 데이터를 기록할 수 있다.
예를 들면, 상기 MTJ층에 구비된 자성막들의 자화 상태가 평행할 때, 상기 MTJ층에 비트 데이터 "1"이 기록된 것으로 간주할 수 있다. 그리고 상기 자성막들의 자화 상태가 반평행일 때, 상기 MTJ층에 비트 데이터 "0"이 기록된 것으로 간주할 수 있다.
상기 MTJ층에 기록된 이러한 비트 데이터는 상기 MTJ층의 저항값 또는 전류값을 측정한 다음, 측정된 저항값 또는 전류값을 기준값과 비교하여 측정할 수 있다.
현재까지 이와 같은 특성을 갖는 MTJ층이 구비된 다양한 자기램이 소개되고 있다. 현재까지 소개된 자기램(이하, 종래의 자기램)은 대부분 MTJ층에 구비된 자 성막의 도메인(domain)의 자화 방향을 반전시키는 방법을 이용하여 데이터를 기록한다. 따라서 종래의 자기램은 데이터 기록 시간이 길어진다. 그리고 종래의 자기램의 데이터 기록 과정은 MTJ층에 내재된 결함(defects)이나 MTJ층의 사이즈 변화에 매우 민감하다. 이는 곧 MTJ층의 사이즈 편차에 대한 마진이 작다는 것을 의미하는 바, 종래의 자기램의 경우, 사이즈 균일성이 높은 MTJ층이 요구된다. 또한, 종래의 자기램은 MTJ층에 하나의 비트 데이터만을 기록할 수 있다. 따라서 종래의자기램의 집적도는 MTJ층을 포함하는 메모리 셀의 부피를 줄이는 과정을 통해서 높일 수밖에 없다. 그런데 메모리 셀의 부피를 줄이는 데는 기술적 한계가 있으므로, 결국 종래의 자기램의 집적도를 높이는데 한계가 있다.
이에 따라 멀티 비트 데이터를 기록할 수 있는 MTJ층을 구비하는 자기램에 대한 관심이 높아지면서 단위 셀에 2 비트 데이터를 기록할 수 있는 MTJ층을 구비하는 자기램이 소개되고 있다.
그러나 소개되고 있는 멀티 비트 자기램의 경우도 단위 셀에 2 비트보다 많은 비트 데이터를 기록하기는 어렵고, 상기 종래 자기램이 갖는 문제점을 여전히 갖고 있다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 집적도를 높일 수 있고, 고속 기록이 가능하며 자성 기록체의 사이즈 편차에 따른 영향을 줄일 수 있는 멀티 비트 자기 램을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 자기 램의 제조 및 동 작방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자, 상기 스위칭 소자에 연결된 자성 기록체, 상기 스위칭 소자와 상기 자성 기록체사이에 구비된 제1 자기장 발생수단 및 상기 자성 기록체에 연결된 제2 자기장 발생수단을 포함하되, 상기 자성 기록체는 자화 방향이 고정된 핀드막 상에 순차적으로 적층된 제1 및 제2 자성막과, 상기 핀드막, 제1 자성막, 제2 자성막사이에 각각 구비된 제1 내지 제2 스페이서를 포함하고, 상기 핀드막, 제1 스페이서 및 제1 자성막으로 된 적층물의 최대 저항과 최소 저항의 차(△R1)와 상기 제1 자성막, 제2 스페이서 및 제2 자성막으로 된 적층물의 최대 저항과 최소 저항의 차(△R2)는 다른 것을 특징으로 하는 자기 램을 제공한다.
상기 제1 및 제2 자성막은 동일한 자성 물질막일 수 있고, 이때는 상기 제2 자성막 상에 길버트 감쇠 상수(Gilbert damping constant)를 증가시키는 캡핑층이 구비될 수 있다. 또한, 상기 제1 및 제2 자성막은 이지 축과 하드 축 방향의 자기장 펄스를 포함하는 외부 자기장이 수 나노초 동안 인가되어 자화가 반전되는 자성 물질막일 수 있다.
상기 외부 자기장이 상기 제1 자성막에 인가될 때, 상기 제1 자성막의 전자의 스핀 세차 운동의 주기를 T1(ns)이라 하면, 상기 제1 자성막은 상기 외부 자기장이 [n + (1/2)]T1(n은 정수) 동안 인가될 때, 자화가 반전되는 자성 물질막일 수 있다.
상기 외부 자기장이 상기 제2 자성막에 인가될 때, 상기 제2 자성막의 전자의 스핀 세차 운동의 주기를 T2(ns)라 하면, 상기 제2 자성막은 상기 외부 자기장이 nT2(n은 정수) 동안 인가될 때, 자화가 반전되는 자성 물질막일 수 있다.
상기 제2 자성막 상에 제3 스페이서, 제3 자성막, 제4 스페이서 및 제4 자성막이 더 적층될 수 있다. 이때, 상기 제3 및 제4 스페이서는 도전성 물질, 비도전성 물질 또는 이들의 결합 물질로 된 스페이서일 수 있다. 상기 제1 내지 제4 자성막은 포화 자화가 서로 다를 수 있다. 또한, 상기 제1 내지 제3 자성막은 포화 자화가 서로 다를 때, 상기 제3 및 제4 자성막의 포화 자화는 같을 수 있고, 이때 상기 제4 자성막 상에 길버트 감쇠 상수를 증가시키는 캡핑층이 더 구비될 수 있다.
상기 제1 및 제2 자기장 발생수단은 각각 데이터 라인과 비트라인일 수 있다.
상기 제1 및 제2 자성막은 자화가 수직 방향으로 일어나는 자성 물질막일 수 있다. 또한, 상기 제1 내지 제4 자성막이 모두 자화가 수직 방향으로 일어나는 자성 물질막일 수 있다.
상기 자성 기록체 내에 또는 상에 스핀 분극 전류를 만들기 위한 필터가 구비될 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와 상기 스위칭 소자에 연결된 자성 기록체를 포함하는 자기 램의 제조 방법에 있어서, 상기 자성 기록체는 상기 스위칭 소자에 연결된 패드 도전층 상에 핀드막, 제1 스페이서, 제1 자성막, 제2 스페이서 및 제2 자성막을 순차적으로 형성하는 제1 단계 및 상기 핀드막, 제1 스페이서, 제1 자성막, 제2 스페이서 및 제2 자성막을 역순으로 패터닝하는 제2 단계를 거쳐 형성할 수 있되, 상기 핀드막, 제1 스페이서 및 제1 자성막으로 된 제1 적층물에서 상기 제1 자성막의 자화 방향에 따른 상기 제1 적층물의 최대 저항과 최소 저항의 차를 △R1이라 하고, 상기 제1 자성막, 제2 스페이서 및 제2 자성막으로 된 제2 적층물에서 상기 제1 및 제2 자성막의 자화 방향에 따른 상기 제2 적층물의 최대 저항과 최소 저항의 차를 △R2라 할 때, 상기 제1 및 제2 자성막은 상기 △R1과 △R2가 서로 다른 값이 되는 자성 물질막으로 형성하는 것을 특징으로 하는 자기 램 제조 방법을 제공한다.
이러한 제조 방법에서 상기 제1 및 제2 자성막은 동일한 자성 물질막으로 형성할 수 있고, 이때 상기 제2 자성막 상에 길버트 감쇠 상수(Gilbert damping constant)를 증가시키는 캡핑층을 더 형성할 수 있다.
또한, 상기 제1 및 제2 자성막은 이지 축과 하드 축 방향의 자기장 펄스를 포함하는 외부 자기장이 수 나노초 동안 인가될 때, 자화가 반전되는 자성 물질막으로 형성할 수 있다.
또한, 상기 외부 자기장이 상기 제1 자성막에 인가될 때, 상기 제1 자성막의 전자의 스핀 세차 운동의 주기를 T1(ns)이라 하면, 상기 제1 자성막은 상기 외부 자기장이 [n+ (1/2)]T1(n은 정수) 동안 인가될 때, 자화가 반전되는 자성 물질막으로 형성할 수 있다.
상기 외부 자기장이 상기 제2 자성막에 인가될 때, 상기 제2 자성막의 전자의 스핀 세차 운동의 주기를 T2(ns)라 하면, 상기 제2 자성막은 상기 외부 자기장 이 nT2(n은 정수) 동안 인가될 때, 자화가 반전되는 자성 물질막으로 형성할 수 있다.
상기 제1 단계에서 상기 제2 자성막 상에 제3 스페이서, 제3 자성막, 제4 스페이서 및 제4 자성막을 더 형성할 수 있다. 이때, 상기 제3 및 제4 스페이서는 도전성 물질, 비도전성 물질 또는 이들을 결합한 물질로 형성할 수 있다. 또한, 상기 제1 내지 제4 자성막은 포화 자화가 서로 다른 자성 물질막으로 형성할 수 있다. 또한, 상기 제1 내지 제3 자성막은 포화 자화가 서로 다른 자성 물질막으로 형성하면서 상기 제4 자성막은 상기 제3 자성막과 포화 자화가 같은 자성 물질막으로 형성할 수 있으며, 이때 상기 제4 자성막 상에 길버트 감쇠 상수를 증가시키는 캡핑층을 더 형성할 수 있다.
상기 제1 및 제2 자성막은 자화가 수직 방향으로 일어나는 자성 물질막일 수 있고, 상기 제1 내지 제4 자성막은 모두 자화가 수직 방향으로 일어나는 자성 물질막일 수 있다.
상기 자성 기록체 내에 또는 상에 스핀 분극 전류를 만들기 위한 필터를 더 형성할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와, 상기 스위칭 소자에 연결되고, 비트 데이터가 기록되는 자성막이 구비된 자성 기록체를 포함하는 자기 램의 동작방법에 있어서, 상기 자성 기록체에 이지 축 방향의 자기장 펄스(Hx)와 하드 축 방향의 자기장 펄스(Hy)를 포함하는 외부 자기장 펄스를 인가하여 비트 데이터를 기록하는 것을 특징으로 하는 자기 램 동작방법을 제공한다.
이러한 동작 방법에서 상기 하드 축 방향의 자기장 펄스(Hy)의 세기를 일정하게 유지한 상태에서 상기 이지 축 방향의 자기장 펄스(Hx)의 세기를 변화시킬 수 있다.
상기 자성 기록체에 상기 Hx의 세기/Hy의 세기가 0.5로 유지되는 외부 자기장 펄스를 인가할 수 있다.
상기 하드 축 방향의 자기장 펄스를 상기 이지 축 방향의 자기장 펄스보다 짧게 인가할 수 있다.
또한, 세기가 동일한 상기 하드 축 방향의 자기장 펄스(Hy)와 상기 이지 축 방향의 자기장 펄스(Hx)를 포함하는 외부 자기장을 인가할 수 있다.
또한, 동일한 세기의 상기 하드 축 방향의 자기장 펄스(Hy)와 상기 이지 축 방향의 자기장 펄스(Hx)를 포함하는 제1 외부 자기장을 인가하는 제1 단계, 상기 하드 축 방향의 자기장 펄스(Hy)와 세기가 상기 하드 축 방향의 자기장 펄스의 세기보다 작은 상기 이지 축 방향의 자기장 펄스(Hx)를 포함하는 제2 외부 자기장을 인가하는 제2 단계를 포함하여 상기 자성 기록체에 멀티 비트 데이터를 선택적으로 기록할 수 있다.
상기 자성막은 스페이서를 사이에 두고 순차적으로 적층된 적어도 두개의 자성막(제1 및 제2 자성막)을 포함하고, 상기 두개의 자성막에 각각 비트 데이터를 기록하여 상기 자성 기록체에 멀티 비트 데이터를 기록할 수 있다.
상기 외부 자기장이 인가되었을 때의 상기 제1 자성막의 전자의 스핀 세차 운동의 주기를 T1이라 하면, 상기 하드 축 방향 자기장 펄스는 (n+1/2)T1 (n은 정 수)동안 인가할 수 있다.
또한, 상기 외부 자기장이 인가되었을 때의 상기 제2 자성막의 전자의 스핀 세차 운동의 주기를 T2라 하면, 상기 하드 축 방향 자기장 펄스는 nT2 (n은 정수)동안 인가할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와, 상기 스위칭 소자에 연결되고, 각각에 비트 데이터가 기록되는 제1 및 제2 자성막과, 상기 제1 및 제2 자성막사이에 구비된 스페이서를 포함하는 자성 기록체를 포함하는 자기 램의 동작방법에 있어서, 상기 자성 기록체에 스핀 분극 전류를 인가하여 상기 제1 및 제2 자성막 중 어느 하나에 비트 데이터를 기록하는 것을 특징으로 하는 자기 램 동작방법을 제공한다.
이러한 본 발명을 이용하면, 자기램의 단위 셀에 2 비트 이상의 멀티 비트 데이터를 기록할 수 있으므로 집적도를 높일 수 있다. 그리고 전자의 스핀 세차 운동을 이용하여 자성막에 데이터를 기록하므로 기록시간을 크게 줄일 수 있다. 또한, 자성 기록체의 사이즈에 대한 편차 마진을 충분히 확보할 수 있다.
이하, 본 발명의 실시예에 의한 멀티 비트 자기램, 그 제조 및 동작방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 멀티 비트 자기 램(이하, 본 발명의 자기 램)에 대해 설명한다.
도 1을 참조하면, 반도체 기판(10) 상에 게이트 전극이 포함된 게이트 적층 물(12)이 구비되어 있다. 게이트 적층물(12) 양쪽 반도체 기판(10)에 소오스 및 드레인 영역(14, 16)이 형성되어 있다. 이렇게 해서, 반도체 기판(10)에 트랜지스터(T)가 구비된다. 참조번호 11은 필드 산화막을 나타낸다. 반도체 기판(10) 상에 트랜지스터(T)를 덮는 층간 절연막(18)이 존재한다. 층간 절연막(18)이 형성되는 과정에서 게이트 적층물(12) 위쪽에 층간 절연막(18)으로 덮이는 데이터 라인(20)이 게이트 적층물(12)과 나란히 형성된다. 층간 절연막(18)에 드레인 영역(16)이 노출되는 콘택홀(22)이 형성되어 있다. 콘택홀(22)은 도전성 플러그(24)가 채워져 있다. 층간 절연막(18) 상에 도전성 플러그(24)의 전면과 접촉되는 패드 도전층(26)이 구비되어 있다. 패드 도전층(26)은 데이터 라인(20) 위쪽으로 형성되어 있다. 패드 도전층(26)의 데이터 라인(20)에 대응되는 영역 상에 적어도 2 비트의 멀티 비트 데이터가 기록되는 자성 기록체(S), 예를 들면 MTJ층이 구비되어 있다. 자성 기록체(S)에 대해서는 후술한다. 자성 기록체(S)가 형성된 결과물 상으로 자성 기록체(S)와 패드 도전층(26)을 덮는 제2 층간 절연막(28)이 존재한다. 제2 층간 절연막(28)에 자성 기록체(S)의 상부막이 노출되는 비어홀(30)이 형성되어 있다. 제2 층간 절연막(28) 상에 비어홀(30)을 채우는 비트라인(32)이 구비되어 있다. 비트라인(32)은 상기 게이트 전극 및 데이터 라인(20)에 수직한 방향으로 구비되어 있다.
도 2는 자성 기록체(S)의 구성에 대한 일예를 보여준다.
도 2를 참조하면, 본 발명의 자기램의 자성 기록체(S), 예를 들면 MTJ층은 도전성 패드(26) 상에 형성된 씨드층(40)과 씨드층(40) 상에 순차적으로 적층된 피 닝막(42), 핀드막(44), 제1 스페이서(46), 제1 자성막(48), 제2 스페이서(50), 제2 자성막(52) 및 캡핑층(54)을 포함한다. 씨드층(seed layer)(40)은 자성층, 비자성층 또는 자성층과 비자성층의 결합층일 수 있다. 씨드층(40)은 예를 들면, 탄탈륨(Ta)층, 루테늄(Ru)층일 수 있다. 피닝막(42)은 단일막일 수 있으나, 복수막을 포함할 수도 있다. 전자의 경우, 피닝막(42)은 반강자성막(AFM)일 수 있다. 후자의 경우, 피닝막(42)은 상하부 자성막과 그사이에 도전막을 포함하는 SAF막일 수 있다. 핀드막(44)의 자화 방향은 반강자성막(AFM)과의 교환 바이어스 효과(exchange bias effect) 또는 SAF막을 통한 층간 커플링에 의해 고정되거나 핀드(pinned)된다. 제1 스페이서(46)는 도전성 또는 비도전성 물질로 된 스페이서일 수 있다. 제1 스페이서(46)가 도전성 물질인 경우, 제1 스페이서(46)는 GMR효과를 나타낼 수 있고, 비도전성 물질인 경우, TMR효과를 나타낼 수 있다. 제1 자성막(48)은 이지 축(easy axis)과 제1 각을 이루는 제1 포화 자화(saturated magnetization)를 갖는다. 또한 제1 자성막(48)의 전자(electron)는 상기 외부 자기장, 예를 들면 데이터 라인(20)에 기인한 하드 축 방향의 자기장(Hy)과 비트라인(32)에 기인한 이지 축 방향의 자기장(Hx) 및 상기 두 자기장(Hy, Hx)에 반발하는 방향인 이방성 자기장(Hk)의 벡터 합으로 얻어지는 자기장에 대해 제1 스핀 세차 운동을 한다. 상기 제1 스핀 세차 운동은 수 나노초(ns)의 제1 주기와 기가 헬쯔(GHz)의 제1 진동수를 갖는다. 제1 자성막(48)은 예를 들면, NiFe막일 수 있다.
제1 자성막(48)의 상기 제1 포화 자화는 제1 자성막(48)에 포함된 전자들의 스핀에 기인한 것이므로, 전자들이 상기 제1 스핀 세차 운동을 하면서 상기 외부 자기장 방향으로 정렬된다는 것은 제1 자성막(48)의 상기 제1 포화 자화가 상기 외부 자기장 방향으로 정렬됨을 의미한다. 제1 자성막(48)의 전자의 자화와 상기 외부 자기장이 이루는 각에 따라 상기 전자의 자화의 방향 반전 여부가 결정되고, 제1 자성막(48)의 상기 제1 포화 자화의 반전 여부도 결정된다. 이에 대해서는 후술한다.
이와 같이 제1 자성막(48)의 자화 상태는 외부 자기장에 의해 변화될 수 있으나, 다른 방법, 예를 들면 스핀 분극 전류(spin polarized electrical current)에 의해 변화될 수도 있다. 이를 위해, 자성 기록체(S)의 적어도 어느 한 곳, 예를 들면 제1 및 제2 자성막(48, 52)사이에, 제2 자성막(52)과 캡핑층(54)사이에 스핀 분극 전류를 만들기 위한 필터가 구비될 수 있다. 상기 필터는 캡핑층(54) 위에 구비될 수도 있다.
제1 자성막(48)은 포화자화(saturation magnetization), 자기 이방성(magnetic anisotropy), 층 두께, 자기변형계수(magnetostriction coefficient), 보자력(coercivity), 감쇠상수(damping constant), 재질 등 명확한 자기적 물리적 성질들을 가질 수 있다. 제1 자성막(48)의 이러한 물리적 성질은 하기 제2 자성막(52)의 물리적 성질과 다른 것이 바람직하다.
외부 자기장하에서 제1 자성막(48)의 자화(M)의 시간에 따른 변화는 수학식 1로 정해진다.
Figure 112004021561777-pat00001
수학식 1의 오른쪽 첫번째 항은 제1 자성막(48)에 포함된 전자의 스핀 세차와 관련된 항이고, 두 번째 항은 감쇠와 관련된 항이다. 수학식 1에서 γ는 자이로마그네틱 비(gyromagnetic ratio)를 나타내고, Heff는 자성막에 인가되는 유효 자기장를 나타내며, α는 길버트 감쇠 상수를 나타낸다. 자성막에 인가되는 유효 자기장(Heff)은 Hx + Hy + Hk +...로 표현할 수 있다. 여기서, Hx는 자성막의 이지 축 방향 자기장을, Hy는 자성막의 하드 축 방향의 자기장을, Hk는 이방성 자기장을 나타낸다.
핀드막(44)의 자화 상태는 주어진 방향으로 고정되어 있으므로, 제1 자성막(48)의 자화 방향에 따라 핀드막(44), 제1 스페이서(46) 및 제1 자성막(48)으로 이루어진 제1 적층물(110)의 저항 특성은 달라진다. 예컨대, 제1 자성막(48)의 상기 포화 자화의 방향이 핀드막(44)의 자화 방향과 일치할 경우, 핀드막(44), 제1 스페이서(46) 및 제1 자성막(48)으로 이루어진 제1 적층물(110)은 제1 저항값을 갖는다. 반면, 제1 자성막(48)의 상기 포화 자화의 방향이 핀드막(44)의 자화 방향과 반대인 경우, 제1 적층물(110)은 상기 제1 저항값보다 큰 제2 저항값을 갖는다. 상기 제2 저항값에서 상기 제1 저항값을 뺀 나머지를 이하 △R1이라 한다.
제2 스페이서(50)는 제1 스페이서(46)와 마찬가지로 도전성 물질, 비도전성 물질 또는 이들이 결합된 물질로 된 것이 바람직하다.
제2 자성막(52)은 제2 자성막(52)의 이지 축과 제2 각을 이루는 제2 포화 자화를 갖는다. 상기 제2 각은 상기 제1 각보다 작다. 따라서 상기 제2 포화 자화는 상기 제1 자성막(48)의 제1 포화 자화보다 큰 것이 바람직하다. 그러나 상기 제2 각이 상기 제1 각과 같을 수도 있고 클 수도 있다. 따라서 상기 제2 포화 자화는 상기 제1 포화 자화와 같을 수도 있고, 작을 수도 있다. 이러한 제2 자성막(52)은 예를 들면 CoFe막일 수 있다.
상기 외부 자기장 하에서 제2 자성막(52)의 전자는 제2 주기와 제2 진동수를 갖는 제2 스핀 세차 운동을 하면서 상기 외부 자기장의 방향으로 정렬된다. 상기 제2 주기는 상기 제1 주기와 다른 것이 바람직하고, 상기 제2 진동수는 상기 제1 진동수와 다른 것이 바람직하다. 상기 외부 자기장하에서의 제2 자성막(52)의 상기 제2 포화 자화의 시간에 따른 변화는 상기 수학식 1로 정해진다.
제1 자성막(48)과 제2 스페이서(50)와 제2 자성막(52)으로 이루어진 제2 적층물(100)의 저항값은 제1 및 제2 자성막(48, 52)의 제1 및 제2 포화 자화의 정렬 방향에 따라 달라진다.
예를 들어, 제1 자성막(48)의 상기 제1 포화 자화의 방향과 제2 자성막(52)의 상기 제2 포화 자화의 방향이 동일한 경우, 제1 자성막(48)과 제2 스페이서(50)와 제2 자성막(52)으로 이루어진 제2 적층물(100)은 제3 저항값을 갖는다.
상기 제1 및 제2 포화 자화의 방향이 반대인 경우, 제1 자성막(48)과 제2 스페이서(50)와 제2 자성막(52)으로 이루어진 제2 적층물(100)은 상기 제3 저항값보다 큰 제4 저항값을 갖는다. 상기 제4 저항값에서 상기 제3 저항값을 뺀 나머지를 이하 △R2라 한다. 본 발명의 자기램에서 상기 △R1과 △R2는 서로 다른 것이 바람직하다. 자성 기록체(S)도 이러한 결과를 만족하는 구성을 갖는 것이 바람직하다.
제2 자성막(52)의 상부면을 덮는 캡핑층(54)은 외부환경, 예를 들면 침식(corrosion)으로부터 제2 자성막(52)과 그 아래에 순차적으로 적층된 물질층들을 보호하는 역할을 한다. 또한, 캡핑층(54)은 제2 자성막(52)의 길버트 감쇠 상수(Gilbert damping constant)를 증가시킨다. 따라서 제2 자성막(52)의 상부면에 캡핑층(54)이 존재하는 경우, 제1 및 제2 자성막(48, 52)의 물리적 특징이 동일하더라도 외부 자기장에 대한 제1 및 제2 자성막(48, 52)의 반응 시간은 달라지게 된다.
구체적으로, 제2 자성막(52)의 상부면에 캡핑층(54)이 존재하지 않고, 제1 및 제2 자성막(48, 52)의 물리적 특징, 예를 들면 물질의 종류, 두께 등이 동일한 경우에 외부 자기장에 대한 제1 및 제2 자성막(48, 52)의 반응시간, 예를 들면 상기 외부 자기장의 방향으로 전자가 정렬되는 시간은 동일하게 된다. 그러나 동일한 상황에서 제2 자성막(52)의 상부면에 캡핑층(54)이 존재하면, 상기 외부 자기장에 대한 제2 자성막(52)에 포함된 전자들이 상기 외부 자기장의 방향으로 정렬하는 시간은 제1 자성막(48)에 포함된 전자들이 상기 외부 자기장의 방향으로 정렬하는 시간보다 느리게 된다.
이러한 결과에 따라 제1 자성막(48)에 포함된 전자들이 정렬할 수 있는 시간 동안만 상기 외부 자기장을 인가하면, 제1 자성막(48)의 상기 제1 포화 자화의 방향은 반전되는 반면, 제2 자성막(52)의 상기 제1 포화 자화의 방향은 반전되지 않 는다. 반면, 상기 외부 자기장을 제2 자성막(52)에 포함된 전자들이 정렬할 수 있는 시간 동안 인가하는 경우, 제1 및 제2 자성막(48, 52)의 제1 및 제2 포화 자화의 방향은 모두 반전된다. 이후, 다시 제1 자성막(48)에 포함된 전자들이 정렬할 수 있는 시간 동안만 상기 외부 자기장을 인가하면, 제1 자성막(48)의 상기 제1 포화 자화의 방향은 원래의 방향이 된다.
이와 같이, 제1 및 제2 자성막(48, 52)의 물리적 특성이 동일한 조건하에서 제2 자성막(52)의 상부면에 캡핑층(54)이 존재하는 경우, 외부 자기장이 인가되는 시간을 조절함으로써, 제1 및 제2 자성막(48, 52) 중 어느 하나 혹은 모두의 포화 자화의 방향을 선택적으로 반전시킬 수 있다. 자성 기록체(S)에서 제1 및 제2 자성막(48, 52)의 상기 제1 및 제2 포화 자화의 방향 변화는 바로 자성 기록체(S)에 기록된 비트 데이터의 변화 또는 자성 기록체(S)에 새로운 비트 데이터의 기록을 의미하는 바, 제1 및 제2 자성막(48, 52)의 물리적 특성이 동일한 조건하에서 제2 자성막(52)의 상부면에 캡핑층(54)이 존재할 때는 상기 외부 자기장의 인가시간을 조절함으로써 자성 기록체(S)에 비트 데이터를 선택적으로 기록할 수 있다.
계속해서, 도 3 및 도 4는 자성 기록체(S)에 외부 자기장(Heff)이 인가된 경우에 제1 및 제2 자성막(48, 52)에 포함된 전자들의 가능한 스핀 세차 운동을 보여준다. 여기서, 외부 자기장(Heff)은 데이터 라인(20)에 공급된 전류로부터 기인한 하드 축 방향의 자기장(Hy)과 비트라인(32)에 공급된 전류로부터 기인하는 이지 축 방향의 자기장(Hx)과 상기 두 자기장(Hy, Hx)이 인가되면서 이에 반발하는 자기장, 곧 이방성 자기장(Hk)의 벡터합으로 주어진다.
도 3은 외부 자기장(Heff)과 제1 및 제2 자성막(48, 52)에 포함된 전자의 자화(Me)사이의 각이 상기 전자의 자화(Me) 방향을 반전시키는데 필요한 각보다 작은 경우, 예를 들면 π/4보다 작은 경우를 보여준다.
도 3에 도시한 바와 같이 외부 자기장(Heff)과 전자의 자화(Me)사이의 각이 작은 경우, 제1 및 제2 자성막(48, 52)에 포함된 전자는 외부 자기장(Heff)을 중심으로 스핀 세차 운동을 하면서 외부 자기장(Heff) 방향으로 정렬된다. 이것은 제1 및 제2 자성막(48, 52)의 포화 자화가 외부 자기장(Heff) 방향으로 정렬됨을 의미한다.
그러나 외부 자기장(Heff)과 제1 및 제2 자성막(48, 52)의 전자의 자화(Me)사이의 각이 π/4보다 작기 때문에, 전자가 외부 자기장(Heff)을 중심으로 스핀 세차 운동을 하는 동안에 전자의 자화(Me)가 최초 위치로부터 벌어질 수 있는 최대 각은 π/2보다 작게 된다. 이에 따라 전자의 자화(Me)는 반전되지 못하고, 외부 자기장(Heff)이 사라지면서 외부 자기장(Heff)이 인가되기 전과 동일한 방향, 곧 +X 방향을 향하게 된다. 제1 및 제2 자성막(48, 52)의 포화 자화는 전자들의 자화의 벡터 합이므로 도 3에 도시한 바와 같이 외부 자기장(Heff)과 전자의 자화(Me)사이의 각이 π/4보다 작은 경우, 제1 및 제2 자성막(48, 52)의 포화 자화는 외부 자기장(Heff)이 인가되는 동안 여기(excitation)는 되지만 반전되지 않으며, 외부 자기장(Heff)이 제거된 후에는 바로 원래의 위치로 돌아가게 된다.
이와 같이 외부 자기장(Heff)과 전자의 자화(Me)사이의 각이 π/4보다 작은 경우, 제1 및 제2 자성막(48, 52)의 자화 상태는 바뀌지 않으므로, 제1 및 제2 자 성막(48, 52)에 기록된 비트 데이터는 달라지지 않는다.
도 4는 외부 자기장(Heff)과 제1 및 제2 자성막(48, 52)의 전자의 자화(Me)사이의 각(θ)이 π/4보다 클 때, 상기 전자의 스핀 세차 운동을 보여준다.
도 4를 참조하면, 외부 자기장(Heff)과 전자의 자화(Me)사이의 각이 π/4보다 크기 때문에, 전자의 자화(Me)가 스핀 세차 운동 동안에 자신의 최초 위치로부터 벌어질 수 있는 최대 각은 π/2보다 크게 된다. 전자의 자화(Me)가 최초 위치로부터 π/2보다 큰 각으로 회전된 위치(P)에서 전자의 자화(Me)의 벡터 성분들 중에서 +X 방향 성분은 없고, -X방향 성분과 +Y 방향 성분만 존재하게 된다. 그러므로 전자의 자화(Me)가 최초 위치로부터 π/2보다 큰 각으로 회전된 위치(P)에 있을 때, 외부 자기장(Heff)을 제거하면 전자의 자화(Me)는 -X 방향으로 정렬된다. 곧, 전자의 자화(Me) 방향은 최초의 방향과 반대 방향으로 반전된다. 이러한 결과는 제1 및 제2 자성막(48, 52)의 포화 자화의 방향이 반전됨을 의미한다.
전자의 스핀 세차는 주기를 갖는 운동이다. 전자의 자화(Me)의 끝이 외부 자기장(Heff) 둘레를 한번 회전하는데 걸리는 시간을 스핀 세차 주기(T1)라 하면, 도 4로부터 전자의 자화(Me)가 자신의 최초 위치와 최대 각을 이루는 위치(P)에 도달되는 시간은 T1/2인 것을 알 수 있다. 이로부터 인가된 외부 자기장(Heff)이 전자의 자화(Me)와 π/4보다 큰 각을 이루는 경우, 외부 자기장(Heff)을 (1/2)T1, (3/2)T1, (5/2)T1… 시간 동안 인가함으로써, 전자의 자화(Me)의 방향을 반전시킬 수 있다.
도 5는 소정의 외부 자기장하에서 전자의 스핀 세차 운동이 +X 방향과 -X방 향으로 동등하게 일어나는 경우를 2차원 주기 진동으로 표현한 제1 그래프(G1)를 보여준다.
도 6은 도 5에 도시한 바와 같은 주기 진동을 갖는 전자에 상기 진동의 한 주기에 해당하는 시간 동안 외부 자기장 펄스를 인가하였을 때의 상기 전자의 스핀 세차 운동을 2차원으로 해석하여 표현한 것이다. 참조부호 G2는 외부에서 인가되는 자기장 펄스를 나타내고, G3은 이러한 자기장 펄스에 따른 전자의 스핀 여기를 나타낸다.
도 6을 참조하면, 상기 진동의 한 주기에 해당하는 시간 동안 외부 자기장 펄스(G2)를 인가하였을 때, 전자의 스핀 세차 운동은 상기 외부 자기장 펄스(G2)가 인가되기 전과 동일한 상태가 됨을 알 수 있다. 곧, 상기 외부 자기장의 인가에 따른 전자의 스핀 배열 상태는 변화가 없게 된다.
도 7은 도 5에 도시한 바와 같은 주기 진동을 갖는 전자에 상기 진동의 주기의 1/2에 해당하는 시간 동안 지속되는 외부 자기장 펄스(G4)를 인가하였을 때, 외부 자기장 펄스(G4)에 반응하는 전자의 스핀 여기 상태의 변화를 보여주는 그래프(G5)를 나타낸다.
도 7을 참조하면, 외부 자기장 펄스(G4)가 인가되는 동안 전자의 스핀 여기는 최대가 됨을 알 수 있고, 전자의 이러한 상태는 외부 자기장 펄스(G4)가 사라진 후에도 계속됨을 알 수 있다. 이것은 곧 외부 자기장 펄스(G4)가 인가된 후, 전자의 스핀 배열 방향은 외부 자기장 펄스(G4)가 인가되기 전과 반대로 되었음을 의미한다.
도 8은 본 발명의 MRAM의 MTJ층에 인가되는 외부 자기장 펄스의 이지 축 방향 성분과 하드 축 방향 성분을 보여준다.
도 8을 참조하면, 외부 자기장 펄스의 이지 축 방향 성분(+Hx, -Hx)은 비트라인(32)에 흐르는 전류에 기인하여 비트라인(32) 둘레에 존재하는 것으로 비트라인(32)에 흐르는 전류의 방향에 따라 이지 축의 양의 방향 성분(+Hx)과 음의 방향 성분(-Hx)이 존재함을 알 수 있다. 그리고 외부 자기장 펄스의 하드 축 방향 성분(+Hy)은 데이터 라인(20)에 흐르는 전류에 기인하여 데이터 라인(20) 둘레에 존재하는 것으로 항상 양의 방향임을 알 수 있다. 또한, 상기 외부 자기장 펄스의 이지 축 방향 성분(+Hx, -Hx)의 지속 시간은 하드 축 방향 성분(+Hy)의 지속 시간 보다 긴 것을 알 수 있다.
한편, 도 8에서 상기 외부 자기장 펄스의 하드 축 방향 성분(+Hy)의 높이가 이지 축 방향 성분(+Hx, -Hx)보다 높게 되어 있으나, 양쪽 성분의 높이는 같거나 다를 수 있다.
도 9는 도 2에 도시한 MTJ층의 제1 및 제2 자성막(48, 52)의 외부 자기장이 인가되지 않았을 때, 각 자성막의 포화 자화의 방향이 다른 경우를 보여준다.
도 9를 참조하면, 제1 자성막(48)의 포화 자화(Ms1)는 이지 축(Ae)과 제1 각(θ1)을 이루고, 제2 자성막(52)의 포화 자화(Ms2)는 이지 축(Ae)과 제2 각(θ2)을 이룬다(θ1>θ2).
이와 같은 제1 및 제2 자성막(48, 52)에 외부 자기장이 인가되면, 제1 및 제2 자성막(48, 52)에는 각각 상기 외부 자기장과 반대되는 자기장인 이방성 필드(anisotropy field) Hk1 및 Hk2가 발생된다(Hk1<Hk2). 상기 Hk1 및 Hk2는 각각 다음 수학식 2와 3으로 주어진다.
Hk1 = (Ny-Nx)Ms1
Hk2 = (Ny-Nx)Ms2
수학식 2 및 3에서 Ny 및 Nx는 각각 하드 축(y축) 및 이지 축(x축) 방향의 감쇠 인자(damping factor)로써, 물질에 따라 고유한 값을 갖는다.
도 10은 도 9에 도시한 바와 같은 제1 및 제2 자성막(48, 52)에 이지 축 방향 성분(Hx)과 하드 축 방향 성분(Hy)의 비(Hx/Hy)가 0.5인 외부 자기장 펄스를 인가하였을 때, 제2 포화 자화(Ms2)와 제1 포화 자화(Ms1)의 비(R=Ms2/Ms1)가 1인 제1 및 제2 자성막(48, 52)의 전자의 스핀 방향의 변화를 보여주는 그래프들(G6, G7)을 나타낸다. 실선으로 표시된 그래프(G6)는 제1 자성막(48)에 대한 것이고, 점선으로 표시된 그래프(G7)는 제2 자성막(52)에 대한 것이다.
도 4에서 외부 자기장이 이지 축 상에 놓인 전자의 스핀 방향과 π/4보다 큰 각을 이루면서 전자의 스핀 방향이 반전된 것을 고려하면, 도 9에서 제1 자성막(48)의 전자는 이미 이지 축(Ae)으로부터 제1 각(θ1) 만큼 회전되어 있다. 그러므로 제1 자성막(48)의 전자의 스핀 방향은 90°에서 제1 각(θ1)을 뺀 각(90°-θ1) 만큼만 더 회전되면 반전될 수 있다. 마찬가지로, 도 9에서 제2 자성막(52)의 전자는 이미 이지 축으로부터 제2 각(θ2) 만큼 회전된 상태이므로, 제2 자성막(52)의 전자의 스핀 방향이 90°에서 제2 각(θ2)을 뺀 각(90°-θ2) 만큼만 더 회전될 수 있으면 제2 자성막(52)의 전자의 스핀 방향은 반전된다.
도 10에서 제1 영역(A1)은 도 9에 도시한 제1 및 제2 자성막(48, 52)에 외부 자기장을 인가하였을 때, 제1 및 제2 자성막(48, 62)의 전자의 스핀 방향과 이지 축사이의 각이 π/4보다 작은 영역을 나타낸다. 제1 영역(A1)에서 제1 및 제2 자성막(48, 52)의 전자들은 모두 반전되지 않는다. 이에 따라 제1 및 제2 자성막(48, 52)의 포화 자화(Ms1, Ms2)의 방향은 모두 반전되지 않는다.
도 10에서 제2 영역(A2)은 도 9에 도시한 제1 및 제2 자성막(48, 52)에 외부 자기장을 인가하였을 때, 제1 자성막(48)의 전자의 스핀 방향은 이지 축과 π/4보다 큰 각을 이루는 반면, 제2 자성막(52)의 전자의 스핀 방향은 이지 축과 π/4보다 작은 각을 이루는 영역이다. 따라서 제2 영역(A2)에서 제1 자성막(48)의 전자들은 모두 반전되는 반면, 제2 자성막(52)의 전자들은 반전되지 않는다. 이에 따라 제1 자성막(48)의 포화 자화(Ms1)의 방향은 반전되고, 제2 자성막(52)의 포화 자화(Ms2)의 방향은 반전되지 않는다.
도 10에서 제3 영역(A3)은 도 9에 도시한 제1 및 제2 자성막(48, 52)에 외부 자기장을 인가하였을 때, 제1 및 제2 자성막(48)의 전자의 스핀 방향이 모두 이지 축과 π/4보다 큰 각을 이루는 영역이다. 따라서 제3 영역(A3)에서 제1 및 제2 자성막(48, 52)의 전자들의 스핀 방향은 모두 반전된다. 이에 따라 제1 및 제2 자성막(48, 52)의 포화 자화(Ms1, Ms2)는 모두 반전된다.
도 10을 참조하면, 결국 하드 축 방향의 자기장 펄스(Hy)의 세기에 따라 도 2에 도시한 MTJ층의 제1 및 제2 자성막(48, 52) 중 어느 하나만을 선택할 수도 있고, 제1 및 제2자성막(48, 52)을 모두 선택할 수도 있다.
계속해서, 본 발명자는 도 2에 도시한 MTJ층에서 제1 자성막(48)은 니켈철(NiFe)막으로, 제2 자성막(52)은 코발트철(CoFe)막으로 각각 형성하였다. 이때, 니켈철막의 포화 자화는 10,000G이고, 코발트철막의 포화 자화는 18,000G 정도이므로, 제2 자성막(52)대 제1 자성막(48)의 포화자화의 비(R=Ms2/Ms1)는 1.8정도가 된다. 본 발명자는 이러한 MTJ층을 대상으로 하드 축 방향의 자기장 펄스(Hy)의 세기를 고정시킨 상태에서 이지 축 방향의 자기장 펄스(Hx)의 세기만을 변화시켰을 때, 이지 축에 대한 제1 및 제2 자성막(48, 52)의 포화 자화의 방향사이의 각이 어떻게 변화하는지를 측정하였다. 측정 결과는 도 11에 도시하였다.
도 11에서 참조부호 G8은 제1 원(C1)안에 도시한 바와 같이 같은 세기의 하드 축 방향 자기장 펄스(Hy)와 이지 축 방향 자기장 펄스(Hx)의 벡터 합인 제1 외부 자기장 펄스가 인가되었을 때(이하, 제1 조건), 제1 자성막(48)의 포화 자화와 이지 축사이의 각의 변화를 나타낸 그래프이다. 그리고 참조부호 G9는 상기 제2 조건에서 제2 자성막(52)의 포화 자화와 이지 축사이의 각의 변화를 나타낸 그래프이다. 또한, 참조부호 G10은 제2 원(C2)안에 도시한 바와 같이 소정의 세기를 갖는 하드 축 방향 자기장 펄스(Hy)와 하드 축 방향 자기장 펄스(Hy)의 세기의 절반의 세기를 갖는 이지 축 방향 자기장 펄스(Hx)의 벡터 합인 제2 외부 자기장 펄스가 인가되었을 때(이하, 제2 조건), 제1 자성막(48)의 포화 자화와 이지 축사이의 각의 변화를 나타낸 그래프이다. 또한, 참조부호 G11은 상기 제2 조건에서 제2 자성 막(52)의 포화 자화와 이지 축사이의 각의 변화를 나타낸 그래프이다. 상기 제2 외부 자기장 펄스의 하드 축 방향 자기장 펄스의 세기는 상기 제1 외부 자기장 펄스의 하드 축 방향 자기장 펄스의 세기와 동일하다.
도 11의 그래프들(G8...G11)을 참조하면, MTJ층에 대한 외부 자기장 인가 조건이 상기 제1 조건에서 상기 제2 조건으로 바뀜에 따라 제1 자성막(48)의 포화 자화와 이지 축사이의 각의 변화를 나타내는 그래프(G8)와 제2 자성막(52)의 포화 자화와 이지 축사이의 각의 변화를 나타내는 그래프(G9)는 각각 그래프(G10)와 그래프(G11)의 위치로 이동된다.
반대로 MTJ층에 대한 외부 자기장 인가 조건이 상기 제2 조건에서 상기 제1 조건으로 바뀌는 경우, 그래프(G10)와 그래프(G11)는 각각 그래프(G8)와 그래프(G9)의 위치로 이동된다.
MJT층에 대한 외부 자기장 인가 조건을 상기 제1 조건에서 상기 제2 조건으로 바꾼다는 것과 상기 제2 조건에서 상기 제1 조건으로 바꾼다는 것은 결국 제1 및 제2 원(C1, C2)의 비교를 통해서 알 수 있듯이 이지 축 방향의 자기장 펄스의 세기를 변화시킨다는 것이다.
따라서 도 11에 도시한 그래프들(G8...G11)이 시사하는 바는 MTJ층에 인가되는 외부 자기장 펄스의 이지 축 방향의 성분, 곧 이지 축 방향 자기장 펄스의 세기만을 변화시켜서 제1 및 제2 자성막(48, 52)의 포화 자화를 모두 반전시킬 수도 있고, 제1 및 제2 자성막(48, 52) 중 어느 하나의 포화 자화만을 반전시킬 수도 있다는 것이다.
구체적으로, 도 11에서 ry 값이 회전각이 π/4가 되는 그래프(G9)의 ry값과 회전각이 π/4가 되는 그래프(G11)의 ry값사이의 범위(WA)에 속하도록 하드 축 방향의 자기장 펄스(Hy)가 인가되고, 이때 상기 하드 축 방향의 자기장 펄스(Hy)가 상기 제1 조건을 만족하면, 제1 및 제2 자성막(48, 52)의 포화 자화와 이지 축사이의 각의 변화는 그래프들(G8, G9)로 정해진다.
그래프들(G8, G9)을 참조하면, ry값이 상기 범위(WA)에 속하는 하드 축 방향 자기장 펄스에서 제1 및 제2 자성막(48, 52)의 포화 자화들(Ms1, Ms2)과 이지 축(Ae)사이의 각들(θ1, θ2)은 π/4보다 크게 됨을 알 수 있다. 이것은 곧 ry 값이 상기 범위(WA)에 속하는 하드 축 방향 자기장 펄스에서, 상기 하드 축 방향 자기장 펄스가 상기 제1 조건을 만족할 때, 제1 및 제2 자성막(48, 52)의 포화 자화(Ms1, Ms2)의 방향은 모두 반전됨을 의미한다.
도 11에서 ry 값이 상기 범위(WA)에 속하도록 하드 축 방향의 자기장 펄스(Hy)가 인가되고, 상기 하드 축 방향의 자기장 펄스가 상기 제2 조건을 만족하면, 제1 및 제2 자성막(48, 52)의 포화 자화들(Ms1, Ms2)과 이지 축(Ae)사이의 각(θ1, θ2)의 변화는 그래프들(G10, G11)로 정해진다.
그래프들(G10, G11)을 참조하면, 그래프(G10)로 표현되는 제1 자성막(48)의 포화 자화(Ms1)와 이지 축(Ae)사이의 각(θ1)은 상기 범위(WA)에서 π/4보다 크므로, 상기 범위(WA)에서 제1 자성막(48)의 포화 자화(Ms1)의 방향은 반전된다. 그러나 그래프(G11)로 표현되는 제2 자성막(52)의 포화 자화(Ms2)와 이지 축(Ae)사이의 각(θ2)은 상기 범위(WA)에서 π/4보다 작게 된다. 그러므로 상기 범위(WA)에서 제2 자성막(52)의 포화 자화(Ms2)의 방향은 반전되지 않는다.
이와 같이 ry값이 상기 범위(WA)에 속하도록 하드 축 방향 자기장 펄스(Hy)를 인가한 상태에서 단순히 이지 축 방향 자기장 펄스(Hx)의 세기만을 조절함으로써, 제1 및 제2 자성막(48, 52)의 포화 자화(Ms1, Ms2)를 모두 반전시킬 수 있고, 제1 및 제2 자성막(48, 52) 중 어느 하나의 포화 자화만을 선택적으로 반전시킬 수도 있다.
제1 및 제2 자성막(48, 52)의 포화 자화의 반전, 곧 포화 자화 상태의 변화는 제1 및 제2 자성막(48, 52)에 기록된 비트 데이터의 변화를 의미하고, 상기 범위(WA)에서 제1 및 제2 자성막(48, 52)의 포화 자화 상태는 선택적으로 반전될 수 있으므로, 상기 범위(WA)에서 이지 축 방향의 자기장 펄스(Hx)의 세기를 조절하는 방법으로 제1 및 제2 자성막(48, 52)에 비트 데이터를 선택적으로 기록할 수 있다. 이렇게 볼 때, 상기 범위(WA)는 제1 및 제2 자성막(48, 52)에 비트 데이터를 선택적으로 기록할 수 있는 윈도우가 된다. 상기 범위(WA)가 넓을수록, 곧 △ry가 클수록 제1 및 제2 자성막(48, 52)에 비트 데이터를 기록하는데 필요한 마진이 넓어져서 외부 조건의 변화, 예를 들면 MTJ층의 사이즈의 변화에도 불구하고 어느 정도까지는 비트 데이터를 안정되게 기록할 수 있다.
상기 범위(WA), 곧 △ry는 다음 수학식 4로 주어진다.
△ry = R{[1/(1-rx1)] -[1/(1-rx2)]}
수학식 4에서 rx1은 Hx/Hy가 1일때의 rx를, rx2는 Hx/Hy가 0.5일 때의 rx를 나타낸다.
수학식 4로부터 R을 조절하거나 rx1 또는 rx2를 조절하여 상기 범위(WA)를 조절할 수 있음을 알 수 있다.
도 11에서 상기 범위(WA)는 38 Oe 정도가 되는데, 이 값은 비등방성 필드 (Ny-Nx)Ms1의 30%에 해당된다.
한편, 자기램 제조 과정에서 각 셀의 MTJ층의 사이즈를 균일하게 하는 것이 이상적이다. 하지만, 현실적으로 각 셀의 MTJ층의 사이즈를 균일하게 하기는 어렵고, 이에 따라 자기램의 각 셀의 MTJ층 사이즈는 조금씩 다르다.
자기램의 제조 과정의 용이성 측면에서 MTJ층 사이즈의 편차는 가능한 크게 하는 것이 바람직하나, MTJ층 사이즈의 편차가 어느 이상일 경우, MR비가 급격히 작아지는 등 자기램의 특성이 급격히 열화될 수 있다.
현재까지 소개된 자기램의 경우, 각 셀의 MTJ층 사이즈 편차가 MR비에 미치는 영향이 극히 민감하여 각 셀의 MTJ층 사이즈에 대한 허용 편차는 매우 작다. 이것은 곧 자기램의 제조 공정이 매우 엄격한 조건하에서 진행되어야 함을 의미하는 바, 현재까지 소개된 자기램의 경우, 충분한 공정 마진을 확보하기 어렵고, 그에 따라 제조 비용도 증가할 수 있다.
그러나 본 발명의 자기램의 경우, 상기 본 발명자의 실험 결과를 보여주는 도 11과 관련하여 상술한 바와 같이 제1 및 제2 자성막(48, 52)에 선택적으로 비트 데이터를 기록하기 위한 자기장에 대한 마진은 비등방성 필드의 30%에 해당하는데, 이 정도의 마진은 MTJ층 사이즈에 대한 20%의 허용 편차에 해당한다. 달리 표현하 며, 본 발명자의 상기 실험에서와 같은 자성 물질로 대체된 제1 및 제2 자성막(48, 52)을 구비하는 본 발명의 자기램을 제조하는 과정에서 각 셀의 MTJ층을 20%의 사이즈 편차를 갖도록 형성하였을 때, 제1 및 제2 자성막(48, 52)에 비트 데이터를 기록하기 위한 자기장의 편차는 30% 정도가 된다. 본 발명의 자기램의 경우, 이 정도의 자기장 편차에도 불구하고 제1 및 제2 자성막(48, 52)에 비트 데이터를 정상적으로 기록할 수 있음을 의미한다.
반대로 해석하면, 본 발명의 자기램의 MTJ층 제조 과정에서 각 셀간의 MTJ층 사이즈는 최대 20% 정도 다르게 형성해도 무방하므로, MTJ층 제조 공정을 상대적으로 용이하게 진행할 수 있고, 제조 비용은 낮추고 수율은 높일 수 있다.
도 12 및 도 13은 자기램의 선택된 셀에 비트 데이터를 기록하는 과정에서 비 선택된 셀의 MTJ층의 자성막들의 반응을 보여준다.
선택된 셀에는 비트라인에 기인한 이지 축 방향의 자기장 펄스와 데이터 라인에 기인한 하드 축 방향의 자기장 펄스가 함께 인가되는 반면, 선택되지 않은 셀은 상기 비트라인 혹은 상기 데이터 라인에만 연결되어 있기 때문에, 상기 이지 축 방향의 자기장 펄스와 상기 하드 축 방향의 자기장 펄스 중 하나만 인가된다.
도 12는 주기가 1ns 정도인 하드 축 방향의 자기장 펄스(P1)만 인가되는 비 선택된 셀의 제1 및 제2 자성막(48, 52)의 포화 자화가 하드 축 방향의 자기장 펄스(P1)에 반응하는 것을 보여준다. 참조번호 48a와 52a는 각각 하드 축 방향 자기장 펄스(P1)에 대한 제1 및 제2 자성막(48, 52)의 포화 자화의 반응 그래프를 나타낸다.
도 12의 반응 그래프(48a, 52a)를 참조하면, 하드 축 방향의 자기장 펄스(P1)가 인가되면서 비 선택된 셀의 제1 및 제2 자성막(48, 52)의 포화 자화는 반전될 정도는 아니지만 조금 여기된 후 다시 원래의 상태로 돌아가는 것을 볼 수 있다.
도 13은 주기가 3ns 정도로 하드 축 방향 자기장 펄스(P1)보다 주기가 긴 이지 축 방향의 자기장 펄스(P2)만 인가되는 비 선택된 셀의 제1 및 제2 자성막(48, 52)의 포화 자화가 이지 축 방향의 자기장 펄스(P2)에 반응하는 것을 보여준다.
도 13의 이지 축 방향 자기장 펄스(P2)와 반응 그래프(48a, 52a)를 참조하면, 비 선택된 셀의 제1 및 제2 자성막(48, 52)의 포화 자화는 이지 축 방향의 자기장 펄스(P2)에 여기되지 않고, 일정한 방향을 유지함을 알 수 있다.
도 14 및 도 15는 자기램의 선택된 셀에 하드 축 방향의 자기장 펄스(P1)와 이지 축 방향의 자기장 펄스(P2)가 동시에 인가된 경우, 두 자기장 펄스(P1, P2)에 대한 제1 및 제2 자성막(48, 52)의 포화 자화의 반응을 보여준다.
도 14는 이지 축 방향의 자기장 펄스(P2)의 세기가 하드 축 방향의 자기장 펄스(P1)의 절반일 때의 제1 및 제2 자성막(48, 52)의 포화 자화의 반응을 보여준다.
도 14의 반응 그래프(48a, 52a)를 참조하면, 이지 축 방향의 자기장 펄스(P2)가 먼저 인가된 후, 하드 축 방향의 자기장 펄스(P1)가 인가되면서 제1 자성막(48)의 포화 자화는 반전되고, 이러한 상태는 하드 축 방향의 자기장 펄스(P1)가 사라진 후에도 유지된다. 그러나 제2 자성막(52)의 포화 자화는 하드 축 방향의 자기장 펄스(P2)가 인가되면서 여기되나 반전되지는 않는다.
이와 같이 자기램의 선택된 셀에 하드 축 방향의 자기장 펄스(P1)와 세기가 하드 축 방향의 자기장 펄스(P1)의 절반인 이지 축 방향의 자기장 펄스(P2)가 함께 인가되는 경우, 제1 자성막(48)의 포화 자화는 반전되나 제2 자성막(52)의 포화 자화는 반전되지 않는다.
도 15는 이지 축 방향의 자기장 펄스(P2)의 세기와 하드 축 방향의 자기장 펄스(P1)의 세기가 같을 때, 제1 및 제2 자성막(48, 52)의 포화 자화의 반응을 보여준다.
도 15의 반응 그래프(48a, 52a)를 참조하면, 이지 축 방향의 자기장 펄스(P2)가 인가된 후, 하드 축 방향의 자기장 펄스(P1)가 인가되면서 제1 및 제2 자성막(48, 52)의 포화 자화는 모두 반전되고, 이러한 상태는 하드 축 방향의 자기장 펄스(P1)와 이지 축 방향의 자기장 펄스(P2)가 사라진 후에도 유지된다.
도 14와 도 15에 도시한 바와 같은 결과는 도 11에 도시한 그래프의 해석과 동일한 결과이다.
다음, 본 발명의 자기램에 대한 상술한 바를 바탕으로 하여 본 발명의 자기램에 비트 데이터를 기록하는 방법(이하, 데이터 기록 방법)을 설명한다. 상기 데이터 기록 방법에는 도 16 내지 도 19를 참조한다. 도 16 내지도 19에서 화살표는 자화 방향을 나타낸다. 편의 상 도 16 내지 도 19에는 도 2에 도시한 자성 기록체(S) 중에서 비트 데이터 기록에 관여하는 물질층만 도시하였다.
도 16은 핀드막(44), 제1 및 제2 자성막(48, 52)의 자화 방향이 동일한 경우 를 보여준다.
도 16에 도시한 바와 같은 경우는 제1 및 제2 자성층(48, 52)에 동일한 세기의 이지 축 방향 자기장 펄스(Hx)와 하드 축 방향 자기장 펄스(Hy)를 포함하는 외부 자기장을 인가하여 얻을 수 있다. 이때, 상기 하드 축 방향의 자기장 펄스의 지속 시간은 제1 자성막(48)의 경우, 전자의 스핀 세차 운동의 주기를 T1이라 할 때, (n+1/2)T1이고, 제2 자성막(52)의 경우, nT1이다.
도 16과 같이, 핀드막(44), 제1 및 제2 자성막(48, 52)의 자화 방향이 모두 동일한 경우, 핀드막(44)과 제1 스페이서 및 제1 자성막(48)을 포함하는 제1 적층물(110)의 저항은 최저(R1min)가 되고, 제1 자성막(48), 제2 스페이서(50) 및 제2 자성막(52)을 포함하는 제2 적층물(100)의 저항 역시 최저(R2min)가 된다. 그러므로 도 16에 도시한 자성 기록체(S)의 저항(RT1)은 다음 수학식 5와 같다.
RT1 = R1min + R2min
도 17은 제1 자성막(48)은 핀드막(44)과 동일한 방향으로 자화되어 있고, 제2 자성막(52)은 핀드막(44)과 반대 방향으로 자화된 경우이다.
도 17에 도시한 바와 같은 경우는 다음 두 단계를 거쳐 얻을 수 있다.
첫 번째 단계로써, 도 16의 자화 상태를 갖는 제1 및 제2 자성막(48, 52)에 동일한 세기의 하드 축 방향 자기장 펄스(Hy)와 이지 축 방향의 자기장 펄스(Hx)를 포함하는 외부 자기장(rx=1)을 인가한다. 이렇게 하면, 제1 및 제2 자성막(48, 52)의 자화 상태가 모두 반전된다. 곧, 제1 및 제2 자성막(48, 52)의 자화 상태는 나 타내는 화살표는 모두 왼쪽을 향한다.
두 번째 단계로써, 상기 첫 번째 단계의 결과 자화 상태가 모두 왼쪽으로 반전된 제1 및 제2 자성막(48, 52)에 제1 자성막(48)의 자화 상태만 반전시키기 위해 하드 축 방향의 자기장 펄스(Hy)와 세기가 하드 축 방향의 자기장 펄스(Hy)의 절반인 이지 축 방향의 자기장 펄스(Hx)를 포함하는 외부 자기장 펄스를 인가한다. 이때, 상기 하드 축 방향의 자기장 펄스(Hy)는 제1 자성막(48)의 전자의 스핀 세차 운동의 주기(T1)의 적어도 1/2에 해당하는 시간동안 인가한다. 이와 같은 외부 자기장 펄스는 도 11에서 알 수 있듯이, 제1 자성막(48)의 자화 상태만 반전시키고, 제2 자성막(52)의 자화 상태는 반전시키기 않는다. 이에 따라 자화 상태가 모두 왼쪽으로 반전된 제1 및 제2 자성막(48, 52) 중에서 제1 자성막(48)의 자화 상태는 다시 오른쪽으로 반전되어, 제1 및 제2 자성막(48, 52)의 자화 상태는 도 17에 도시한 바와 같이 된다.
제1 및 제2 자성막(48, 52)의 자화 상태가 도 17에 도시한 바와 같은 경우, 핀드막(44), 제1 스페이서(46) 및 제1 자성막(48)을 포함하는 제1 적층물(110)의 저항은 최저(R1min)인 반면, 제1 자성막(48), 제2 스페이서(50) 및 제2 자성막(52)을 포함하는 제2 적층물(100)의 저항은 최대(R2min+△R2)가 된다.
따라서 제1 및 제2 자성막(48, 52)이 도 17에 도시한 바와 같은 자화 상태를 갖는 자성 기록체(S)의 저항(RT2)은 다음 수학식 6과 같다.
RT2 = R1min + R2min + △R2
도 18은 제1 자성막(48)은 핀드막(44)과 반대 방향으로 자화되어 있고, 제2 자성막(52)은 핀드막(44)과 같은 방향으로 자화된 경우이다.
도 18에 도시한 바와 같은 경우는 도 16에 소정의 외부 자기장을 인가하여 한번에 얻을 수 있고(제1 경우), 도 17에 두 차례에 걸쳐 서로 다른 외부 자기장을 인가하여 얻을 수도 있다(제2 경우).
상기 제1 경우는 제1 자성막(48)의 자화 상태만 반전시키면 되므로, 도 16에 도시한 자성 기록체(S)에 rx(Hx/Hy)가 0.5인 외부 자기장 펄스를 인가한다.
상기 제2 경우는 제1 및 제2 자성막(48, 52)의 자화 방향을 모두 오른쪽으로 반전시킨 다음, 제1 자성막(48)의 자화 방향만 다시 왼쪽으로 반전시키면 되므로, 도 17에 도시한 자성 기록체(S)에 rx가 1인 외부 자기장 펄스를 인가한 다음, 다시 rx가 0.5인 외부 자기장 펄스를 인가한다.
상기 제1 및 제2 경우에서 하드 축 방향의 자기장 펄스(Hy)는 전자의 스핀 세차 운동 주기의 적어도 1/2에 해당하는 시간동안 인가한다.
제1 및 제2 자성막(48, 52)의 자화 상태가 도 18에 도시한 바와 같은 경우, 제1 적층물(110)의 저항은 최대(R1min+ △R1)가 되고, 제2 적층물(100)의 저항도 최대(R2min+△R2)가 된다. 따라서 도 18의 자성 기록체(S)의 저항(RT3)은 다음 수학식 7과 같게 된다.
RT3 = R1min + R2min + △R1 + △R2
도 19는 제1 및 제2 자성막(48, 52)의 자화 방향이 모두 핀드막(44)의 자화 방향과 반대인 경우이다.
도 19에 도시한 바와 같은 경우는 제1 및 제2 자성막(48, 52)의 자화 상태가 도 16에 도시한 바와 같은 자성 기록체(S)에 rx가 1인 외부 자기장 펄스를 전자의 스핀 세차 운동 주기의 적어도 1/2에 해당하는 시간 동안 인가하여 얻을 수 있다. 또는 제1 및 제2 자성막(48, 52)의 자화 상태가 도 17에 도시한 바와 같은 자성 기록체(S)에 rx가 0.5인 외부 자기장 펄스를 전자의 스핀 세차 운동 주기의 적어도 1/2에 해당하는 시간 동안 인가하여 얻을 수 있다. 또는 제1 및 제2 자성막(48, 52)의 자화 상태가 도 18에 도시한 바와 같은 자성 기록체(S)에 rx가 1인 외부 자기장 펄스를 인가한 다음, 다시 rx가 0.5인 외부 자기장 펄스를 인가하여 얻을 수 있다.
제1 및 제2 자성막(48, 52)의 자화 상태가 도 19에 도시한 바와 같은 경우에 핀드막(44)과 제1 자성막(48)의 자화 방향은 반대이므로, 제1 적층물(110)의 저항은 최대(R1min + △R1)인 반면, 제1 및 제2 자성막(48, 52)의 자화 방향은 동일하므로, 제2 적층물(100)의 저항은 최소(R2min)가 된다. 이에 따라 도 19의 자성 기록체(S)의 저항(RT4)은 다음 수학식 8과 같게 된다.
RT4 = R1min + R2min + △R1
도 16 내지 도 19에 도시한 자성 기록체(S)의 자화 상태가 다르고, 그에 따른 저항이 모두 다르므로, 제1 및 제2 자성막(48, 52)의 자화 상태가 도 16에 도시한 바와 같을 때, 자성 기록체(S)에 소정의 멀티 비트 데이트, 예를 들면 (0,0)이 기록된 것으로 간주할 수 있다. 그리고 제1 및 제2 자성막(48, 52)의 자화 상태가 도 17에 도시한 바와 같을 때는 자성 기록체(S)에 소정의 멀티 비트 데이트, 예를 들면 (1,0)이 기록된 것으로 간주할 수 있다. 또한, 제1 및 제2 자성막(48, 52)의 자화 상태가 도 18에 도시한 바와 같을 때, 자성 기록체(S)에 멀티 비트 데이트 (0,1)이 기록된 것으로 간주할 수 있다. 또한, 제1 및 제2 자성막(48, 52)의 자화 상태가 도 19에 도시한 바와 같을 때, 자성 기록체(S)에 멀티 비트 데이터 (1,1)이 기록된 것으로 간주할 수 있다.
도 16 내지 도 19의 자성 기록체(S)에 기록된 멀티 비트 데이터를 읽는 과정은 다음과 같다.
자성 기록체(S)의 상단과 하단사이에 소정의 읽기 전압(Vr)을 인가한 후, 자성 기록체(S)로부터 전류를 측정한다. 이때, 자성 기록체(S)의 저항은 수학식 5 내지 8에서 볼 수 있듯이, 제1 및 제2 자성막(48, 52)의 자화 상태에 따라 다르므로, 자성 기록체(S)로부터 측정된 전류도 제1 및 제2 자성막(48, 52)의 자화 상태에 따라 다르게 된다. 이에 따라 자성 기록체(S)로부터 측정된 전류를 이용하여 계산된 자성 기록체(S)의 저항 값이 수학식 5로 계산되는 저항 값과 같은 경우, 자성 기록체(S)로부터 소정의 멀티 비트 데이터, 예를 들면 (0,0)을 읽은 것으로 간주할 수 있다. 자성 기록체(S)로부터 측정된 전류를 이용하여 계산된 자성 기록체(S)의 저항 값이 수학식 6으로 계산되는 저항 값과 같은 경우에는 자성 기록체(S)로부터 멀티 비트 데이터 (1,0)를 읽은 것으로 간주할 수 있다. 같은 방법으로 자성 기록체(S)로부터 멀티 비트 데이트 (0,1) 및 (1,1)을 읽을 수 있다.
상술한 본 발명의 자기 램의 자성 기록체(S), 예컨대 MTJ층의 설명에서 자성 기록체(S)에 비트 데이터가 기록되는 자성막으로써, 제1 및 제2 자성막(48, 52)이 포함된 것으로 설명하였으나, 자성 기록체(S)의 제2 자성막(52)과 캡핑층(54)사이에 제3, 제4의 자성막을 더 형성할 수 있다. 그리고 상기 제3 및 제4 자성막사이에 제3 스페이서를 형성할 수 있다. 이때, 제2 자성막(52)과 상기 제3 자성막을 포함하는 제3 적층물의 최대 저항과 최소 저항의 차를 △R3라 하고, 상기 제3 자성막과 상기 제4 저항막의 최대 저항과 최소 저항의 차를 △R4라 하면, 상기 △R1, △R2, △R3 및 △R4사이에 수학식 10과 같은 관계가 성립한다.
△R1 ≠ △R2 ≠ △R3 ≠ △R4
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 제1 자성막(48)과 제2 자성막(52)의 위치를 바꾸어서 제1 및 제2 자성막(48, 52) 중에서 어느 하나를 선택할 때, 제2 자성막(52)이 선택되게 할 수 있다. 또한, 외부 자기장 대신에 스핀 분극 전류를 이용하여 제1 및 제2 자성막(48, 52) 중 어느 하나의 자화 상태를 선택적으로 바꿀 수 있을 것이다. 또한, 제1 및 제2 자성막(48, 52)을 자화가 수평 방향이 아니라 수직 방향으로 일어나는 자성 물질막으로 대체할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 자기램은 단순히 하나의 핀드막 상에 복수의 자성막을 적층하여 멀티 비트 데이터를 기록하므로, 구조가 간단하고, 셀당 비트 데이터도 쉽게 증가시킬 수 있다. 그리고 스핀 세차 운동을 이용해서 수 나노초의 주기를 갖는 자기장 펄스를 인가하여 멀티 비트 데이터를 기록하므로, 기가 헬쯔(GHz) 단위의 고속 데이터 기록이 가능하다. 아울러, 비트 데이터의 기록 마진이 커서 자기램의 자성 기록체, 예컨대 MTJ층의 사이즈 편차 마진을 충분히 확보할 수 있다. 이에 따라 자기램의 제조 공정 중 적어도 자성 기록체 제조 공정에 대한 마진을 충분히 확보할 수 있으므로, 자성 기록체 제조 공정에 대한 신뢰성을 높일 수 있다.

Claims (41)

  1. 스위칭 소자;
    상기 스위칭 소자에 연결된 자성 기록체;
    상기 스위칭 소자와 상기 자성 기록체사이에 구비된 제1 자기장 발생수단; 및
    상기 자성 기록체에 연결된 제2 자기장 발생수단을 포함하되,
    상기 자성 기록체는,
    자화방향이 고정된 핀드막과, 상기 핀드막 상에 순차적으로 적층된 제1 스페이서, 제1 자성막, 제2 스페이서 및 제2 자성막을 포함하되,
    상기 제1 및 제2 자성막은 외부 자기장에 의해 자화 방향이 달라질 수 있는 자성막이고, 상기 핀드막, 제1 스페이서 및 제1 자성막으로 된 적층물의 최대 저항과 최소 저항의 차(△R1)와 상기 제1 자성막, 제2 스페이서 및 제2 자성막으로 된 적층물의 최대 저항과 최소 저항의 차(△R2)는 다른 것을 특징으로 하는 자기 램.
  2. 제 1 항에 있어서, 상기 제1 및 제2 자성막은 포화 자화(saturated magnetization)가 서로 다른 자성 물질막인 것을 특징으로 하는 자기 램.
  3. 제 1 항에 있어서, 상기 제1 및 제2 자성막은 동일한 자성 물질막이고, 상기 제2 자성막 상에 길버트 감쇠 상수(Gilbert damping constant)를 증가시키는 캡핑층이 구비된 것을 특징으로 하는 자기 램.
  4. 제 1 항에 있어서, 상기 제1 스페이서는 도전성 물질 또는 비도전성 물질로 된 스페이서인 것을 특징으로 하는 자기 램.
  5. 제 1 항에 있어서, 상기 제2 스페이서는 도전성 물질 또는 비도전성 물질로 된 스페이서인 것을 특징으로 하는 자기 램.
  6. 제 1 항에 있어서, 상기 제1 및 제2 자성막은 이지 축과 하드 축 방향의 자기장 펄스를 포함하는 외부 자기장이 수 나노초 동안 인가되어 자화가 반전되는 자 성 물질막인 것을 특징으로 하는 자기 램.
  7. 제 6 항에 있어서, 상기 외부 자기장이 상기 제1 자성막에 인가될 때, 상기 제1 자성막의 전자의 스핀 세차 운동의 주기를 T1(ns)이라 할 때, 상기 제1 자성막은 상기 외부 자기장이 [n+ (1/2)]T1(n은 정수) 동안 인가될 때, 자화가 반전되는 자성 물질막인 것을 특징으로 하는 자기 램.
  8. 제 6 항에 있어서, 상기 외부 자기장이 상기 제2 자성막에 인가될 때, 상기 제2 자성막의 전자의 스핀 세차 운동의 주기를 T2(ns)라 할 때, 상기 제2 자성막은 상기 외부 자기장이 nT2(n은 정수) 동안 인가될 때, 자화가 반전되는 자성 물질막인 것을 특징으로 하는 자기 램.
  9. 제 1 항에 있어서, 상기 제2 자성막 상에 제3 스페이서, 제3 자성막, 제4 스페이서 및 제4 자성막이 더 적층된 것을 특징으로 하는 자기 램.
  10. 제 9 항에 있어서, 상기 제3 및 제4 스페이서는 도전성 물질, 비도전성 물질 또는 이들의 결합 물질로 된 스페이서인 것을 특징으로 하는 자기 램.
  11. 제 9 항에 있어서, 상기 제1 내지 제4 자성막은 포화 자화가 서로 다른 것을 특징으로 하는 자기 램.
  12. 제 9 항에 있어서, 상기 제1 내지 제3 자성막은 포화 자화가 서로 다르고, 상기 제4 자성막은 상기 제3 자성막과 포화 자화가 같고, 상기 제4 자성막 상에 길버트 감쇠 상수를 증가시키는 캡핑층이 구비된 것을 특징으로 하는 자기 램.
  13. 제 1 항에 있어서, 상기 제1 및 제2 자기장 발생수단은 각각 데이터 라인과 비트라인인 것을 특징으로 하는 자기 램.
  14. 제 1 항에 있어서, 상기 제1 및 제2 자성막은 자화가 수직 방향으로 일어나는 자성 물질막인 것을 특징으로 하는 자기 램.
  15. 제 9 항에 있어서, 상기 제1 내지 제4 자성막은 자화가 수직 방향으로 일어나는 자성 물질막인 것을 특징으로 하는 자기 램.
  16. 제 1 항에 있어서, 상기 자성 기록체 내에 또는 상에 스핀 분극 전류를 만들기 위한 필터가 구비된 것을 특징으로 하는 자기 램.
  17. 스위칭 소자와 상기 스위칭 소자에 연결된 자성 기록체를 포함하는 자기 램의 제조 방법에 있어서,
    상기 자성 기록체는,
    상기 스위칭 소자에 연결된 패드 도전층 상에 핀드막, 제1 스페이서, 외부 자기장에 의해 자화 방향이 달라질 수 있는 제1 자성막, 제2 스페이서 및 외부 자기장에 의해 자화 방향이 달라질 수 있는 제2 자성막을 순차적으로 형성하는 제1 단계; 및
    상기 핀드막, 제1 스페이서, 제1 자성막, 제2 스페이서 및 제2 자성막을 역순으로 패터닝하는 제2 단계를 거쳐 형성하되,
    상기 핀드막, 제1 스페이서 및 제1 자성막으로 된 제1 적층물에서 상기 제1 자성막의 자화 방향에 따른 상기 제1 적층물의 최대 저항과 최소 저항의 차를 △R1이라 하고, 상기 제1 자성막, 제2 스페이서 및 제2 자성막으로 된 제2 적층물에서 상기 제1 및 제2 자성막의 자화 방향에 따른 상기 제2 적층물의 최대 저항과 최소 저항의 차를 △R2라 할 때,
    상기 제1 및 제2 자성막은 상기 △R1과 △R2가 서로 다른 값이 되는 자성 물질막으로 형성하는 것을 특징으로 하는 자기 램 제조 방법.
  18. 제 17 항에 있어서, 상기 제1 및 제2 자성막은 포화 자화가 서로 다른 자성 물질막으로 형성하는 것을 특징으로 하는 자기 램 제조 방법.
  19. 제 17 항에 있어서, 상기 제1 및 제2 자성막은 동일한 자성 물질막으로 형성하고, 상기 제2 자성막 상에 길버트 감쇠 상수(Gilbert damping constant)를 증가시키는 캡핑층을 더 형성하는 것을 특징으로 하는 자기 램 제조 방법.
  20. 제 17 항에 있어서, 상기 제1 스페이서는 도전성 물질 또는 비도전성 물질로 형성하는 것을 특징으로 하는 자기 램 제조 방법.
  21. 제 17 항에 있어서, 상기 제2 스페이서는 도전성 물질 또는 비도전성 물질로 형성하는 것을 특징으로 하는 자기 램 제조 방법.
  22. 제 17 항에 있어서, 상기 제1 및 제2 자성막은 이지 축과 하드 축 방향의 자기장 펄스를 포함하는 외부 자기장이 수 나노초 동안 인가될 때, 자화가 반전되는 자성 물질막으로 형성하는 것을 특징으로 하는 자기 램 제조 방법.
  23. 제 22 항에 있어서, 상기 외부 자기장이 상기 제1 자성막에 인가될 때, 상기 제1 자성막의 전자의 스핀 세차 운동의 주기를 T1(ns)이라 할 때, 상기 제1 자성막은 상기 외부 자기장이 [n+ (1/2)]T1(n은 정수) 동안 인가될 때, 자화가 반전되는 자성 물질막인 것을 특징으로 하는 자기 램 제조 방법.
  24. 제 22 항에 있어서, 상기 외부 자기장이 상기 제2 자성막에 인가될 때, 상기 제2 자성막의 전자의 스핀 세차 운동의 주기를 T2(ns)라 할 때, 상기 제2 자성막은 상기 외부 자기장이 nT2(n은 정수) 동안 인가될 때, 자화가 반전되는 자성 물질막으로 형성하는 것을 특징으로 하는 자기 램 제조방법.
  25. 제 17 항에 있어서, 상기 제1 단계에서 상기 제2 자성막 상에 제3 스페이서, 제3 자성막, 제4 스페이서 및 제4 자성막을 더 형성하는 것을 특징으로 하는 자기 램 제조방법.
  26. 제 25 항에 있어서, 상기 제3 및 제4 스페이서는 도전성 물질, 비도전성 물질 또는 이들을 결합한 물질로 형성하는 것을 특징으로 하는 자기 램 제조 방법.
  27. 제 25 항에 있어서, 상기 제1 내지 제4 자성막은 포화 자화가 서로 다른 자성 물질막으로 형성하는 것을 특징으로 하는 자기 램 제조 방법.
  28. 제 25 항에 있어서, 상기 제1 내지 제3 자성막은 포화 자화가 서로 다른 자성 물질막으로 형성하고, 상기 제4 자성막은 상기 제3 자성막과 포화 자화가 같은 자성 물질막으로 형성하며, 상기 제4 자성막 상에 길버트 감쇠 상수를 증가시키는 캡핑층을 더 형성하는 것을 특징으로 하는 자기 램 제조 방법.
  29. 제 17 항에 있어서, 상기 제1 및 제2 자성막은 자화가 수직 방향으로 일어나는 자성 물질막인 것을 특징으로 하는 자기 램 제조 방법.
  30. 제 25 항에 있어서, 상기 제1 내지 제4 자성막은 자화가 수직 방향으로 일어나는 자성 물질막으로 형성하는 것을 특징으로 하는 자기 램 제조 방법.
  31. 제 17 항에 있어서, 상기 자성 기록체 내에 또는 상에 스핀 분극 전류를 만들기 위한 필터를 더 형성하는 것을 특징으로 하는 자기 램 제조 방법.
  32. 스위칭 소자와, 상기 스위칭 소자에 연결되고, 비트 데이터가 기록되는 자성막이 구비된 자성 기록체를 포함하는 자기 램의 동작방법에 있어서,
    상기 자성막은 스페이서를 사이에 두고 순차적으로 적층되어 있고 외부 자기장에 의해 자화 방향이 달라질 수 있는 적어도 두 개의 자성막을 포함하고,
    상기 자성 기록체에 이지 축 방향의 자기장 펄스(Hx)와 하드 축 방향의 자기장 펄스(Hy)를 포함하는 외부 자기장 펄스를 인가하여 상기 두 개의 자성막에 각각 비트 데이터를 기록하여 상기 자성 기록체에 멀티 비트 데이터를 기록하는 것을 특징으로 하는 자기 램 동작방법.
  33. 제 32 항에 있어서, 상기 하드 축 방향의 자기장 펄스(Hy)의 세기를 일정하게 유지한 상태에서 상기 이지 축 방향의 자기장 펄스(Hx)의 세기를 변화시키는 것을 특징으로 하는 자기 램 동작방법.
  34. 제 32 항에 있어서, 상기 자성 기록체에 상기 Hx의 세기/Hy의 세기가 0.5로 유지되는 외부 자기장 펄스를 인가하는 것을 특징으로 하는 자기 램 동작방법.
  35. 제 32 항에 있어서, 상기 하드 축 방향의 자기장 펄스를 상기 이지 축 방향의 자기장 펄스보다 짧게 인가하는 것을 특징으로 하는 자기 램 동작방법.
  36. 제 32 항에서 세기가 동일한 상기 하드 축 방향의 자기장 펄스(Hy)와 상기 이지 축 방향의 자기장 펄스(Hx)를 포함하는 외부 자기장을 인가하는 것을 특징으로 하는 자기 램 동작방법.
  37. 제 32 항에 있어서, 동일한 세기의 상기 하드 축 방향의 자기장 펄스(Hy)와 상기 이지 축 방향의 자기장 펄스(Hx)를 포함하는 제1 외부 자기장을 인가하는 제1 단계;
    상기 하드 축 방향의 자기장 펄스(Hy)와 세기가 상기 하드 축 방향의 자기장 펄스의 세기보다 작은 상기 이지 축 방향의 자기장 펄스(Hx)를 포함하는 제2 외부 자기장을 인가하는 단계를 포함하여 상기 자성 기록체에 멀티 비트 데이터를 선택적으로 기록하는 것을 특징으로 하는 자기 램 동작방법.
  38. 삭제
  39. 제 32 항에 있어서, 상기 외부 자기장이 인가되었을 때의 상기 제1 자성막의 전자의 스핀 세차 운동의 주기를 T1이라 하면, 상기 하드 축 방향 자기장 펄스는 (n+1/2)T1 (n은 정수)동안 인가하는 것을 특징으로 하는 자기 램 동작방법.
  40. 제 32 항에 있어서, 상기 외부 자기장이 인가되었을 때의 상기 제2 자성막의 전자의 스핀 세차 운동의 주기를 T2라 하면, 상기 하드 축 방향 자기장 펄스는 nT2 (n은 정수)동안 인가하는 것을 특징으로 하는 자기 램 동작방법.
  41. 스위칭 소자와, 상기 스위칭 소자에 연결되고, 각각에 비트 데이터가 기록되고 외부 자기장에 의해 자화 방향이 달라질 수 있는 제1 및 제2 자성막과, 상기 제1 및 제2 자성막사이에 구비된 스페이서를 포함하는 자성 기록체를 포함하는 자기 램의 동작방법에 있어서,
    상기 자성 기록체에 스핀 분극 전류를 인가하여 상기 제1 및 제2 자성막 중 어느 하나에 비트 데이터를 기록하는 것을 특징으로 하는 자기 램 동작방법.
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